JPH0713922A - データ伝送システム - Google Patents
データ伝送システムInfo
- Publication number
- JPH0713922A JPH0713922A JP15375593A JP15375593A JPH0713922A JP H0713922 A JPH0713922 A JP H0713922A JP 15375593 A JP15375593 A JP 15375593A JP 15375593 A JP15375593 A JP 15375593A JP H0713922 A JPH0713922 A JP H0713922A
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- JP
- Japan
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- main storage
- storage device
- processing unit
- central processing
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- Prior art date
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- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 入出力装置が主記憶装置をアクセスしている
ときでも、可能な範囲で中央処理装置が主記憶装置をア
クセスすることができるようにし、処理効率を向上でき
るデータ伝送システムを提供する。 【構成】 中央処理装置１と入出力装置３〜９とが主記
憶装置２を介して、データの授受を行う。第１のバス１
０，１１を介して前記中央処理装置を前記主記憶装置に
アクセスさせる第１のインタフェ−スと、第２のバス１
２，１３を介して入出力装置を主記憶装置にアクセスさ
せる第２のインタフェ−スと、中央処理装置と、入出力
装置との主記憶装置へのアクセスの競合を回避させる競
合制御部とを有する。この場合、第１，第２のインター
フェースと、競合制御部とは主記憶装置に具備された処
理部２０に含まれる。
ときでも、可能な範囲で中央処理装置が主記憶装置をア
クセスすることができるようにし、処理効率を向上でき
るデータ伝送システムを提供する。 【構成】 中央処理装置１と入出力装置３〜９とが主記
憶装置２を介して、データの授受を行う。第１のバス１
０，１１を介して前記中央処理装置を前記主記憶装置に
アクセスさせる第１のインタフェ−スと、第２のバス１
２，１３を介して入出力装置を主記憶装置にアクセスさ
せる第２のインタフェ−スと、中央処理装置と、入出力
装置との主記憶装置へのアクセスの競合を回避させる競
合制御部とを有する。この場合、第１，第２のインター
フェースと、競合制御部とは主記憶装置に具備された処
理部２０に含まれる。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置と入出力装
置とが主記憶装置を介して、データの授受を行うデータ
伝送システムに関する。
置とが主記憶装置を介して、データの授受を行うデータ
伝送システムに関する。
【０００２】
【従来の技術】従来のデータ伝送システムは図４に示す
ように、中央処理装置２１（以降、ＣＰＵ２１と記す）
と、主記憶装置２２（以降、ＭＥＭ２２と記す）と、複
数の入出力装置２３〜２９（以降、ＩＯ２３〜２９と記
す）とを有し、アドレスバス３０、データバス３１によ
って接続されている。
ように、中央処理装置２１（以降、ＣＰＵ２１と記す）
と、主記憶装置２２（以降、ＭＥＭ２２と記す）と、複
数の入出力装置２３〜２９（以降、ＩＯ２３〜２９と記
す）とを有し、アドレスバス３０、データバス３１によ
って接続されている。
【０００３】次に動作について説明する。図５はＭＥＭ
２２内に格納される情報割付を示したメモリ構成図であ
る。
２２内に格納される情報割付を示したメモリ構成図であ
る。
【０００４】ＣＰＵ２１が内部処理を行う際にアクセス
する内部処理エリアと、ＩＯに対する制御指示情報であ
るコマンドを格納するコマンドエリアと、ＩＯの動作状
態情報を格納するステータスエリアと、ＣＰＵ２１とＩ
Ｏとの間で送受するデータを格納する送受データエリア
とからなる。図６にＩＯを制御する際の制御シーケンス
を示す図である。最初にＣＰＵ２１は第１番目のＩＯで
あるＩＯ２３へのコマンドをＭＥＭ２２のコマンドエリ
アに送信データを送受データエリアに書込む。次にＣＰ
Ｕ２１はＩＯ２３に起動指示を行う。ＩＯ２３はＭＥＭ
２２のコマンドエリアからコマンドを読出した後にリー
ド／ライト等の命令、データ転送元アドレス、データ転
送先アドレス、データ転送量等を判別する。例えば、ラ
イト命令であればＭＥＭ２２のデータ送受エイラエリデ
ータを読出す。
する内部処理エリアと、ＩＯに対する制御指示情報であ
るコマンドを格納するコマンドエリアと、ＩＯの動作状
態情報を格納するステータスエリアと、ＣＰＵ２１とＩ
Ｏとの間で送受するデータを格納する送受データエリア
とからなる。図６にＩＯを制御する際の制御シーケンス
を示す図である。最初にＣＰＵ２１は第１番目のＩＯで
あるＩＯ２３へのコマンドをＭＥＭ２２のコマンドエリ
アに送信データを送受データエリアに書込む。次にＣＰ
Ｕ２１はＩＯ２３に起動指示を行う。ＩＯ２３はＭＥＭ
２２のコマンドエリアからコマンドを読出した後にリー
ド／ライト等の命令、データ転送元アドレス、データ転
送先アドレス、データ転送量等を判別する。例えば、ラ
イト命令であればＭＥＭ２２のデータ送受エイラエリデ
ータを読出す。
【０００５】ＩＯ２３が内部処理を行っている間にＣＰ
Ｕ２１は第２番目のＩＯであるＩＯ２５に対するコマン
ドをＭＥＭ２２に書込む。
Ｕ２１は第２番目のＩＯであるＩＯ２５に対するコマン
ドをＭＥＭ２２に書込む。
【０００６】ＩＯ２３は処理が終了すると、正常終了ま
たは異常終了等の動作状態情報をＭＥＭ２２のステータ
スエリアに書込む。その後、終了割込通知信号線３２を
介してＣＰＵ２１に終了を通知する。ＣＰＵ２１はＭＥ
Ｍ２２のステータスエリアから動作状態を読出し、正常
または異常動作を確認し、一連の動作が完了する。
たは異常終了等の動作状態情報をＭＥＭ２２のステータ
スエリアに書込む。その後、終了割込通知信号線３２を
介してＣＰＵ２１に終了を通知する。ＣＰＵ２１はＭＥ
Ｍ２２のステータスエリアから動作状態を読出し、正常
または異常動作を確認し、一連の動作が完了する。
【０００７】上記のコマンド書込み／読出し、ＩＯ起
動、ステータス書込み／読出しは、ＣＰＵ２１とＩＯ２
３〜２９とに共通なアドレスバス３０、データバス３１
を介して行われる。
動、ステータス書込み／読出しは、ＣＰＵ２１とＩＯ２
３〜２９とに共通なアドレスバス３０、データバス３１
を介して行われる。
【０００８】
【発明が解決しようとする課題】上述した従来のデータ
伝送システムでは中央処理装置と主記憶装置と複数の入
出力装置が共通バスに接続されているため、入出力装置
がバスを占有している間は中央処理装置から主記憶装置
へのアクセスはできず、処理効率が低下するという問題
があった。
伝送システムでは中央処理装置と主記憶装置と複数の入
出力装置が共通バスに接続されているため、入出力装置
がバスを占有している間は中央処理装置から主記憶装置
へのアクセスはできず、処理効率が低下するという問題
があった。
【０００９】本発明は上記問題に鑑み、入出力装置が主
記憶装置をアクセスしているときでも、可能な範囲で中
央処理装置が主記憶装置をアクセスすることができるよ
うにし、処理効率を向上できるデータ伝送システムを提
供することを目的とする。
記憶装置をアクセスしているときでも、可能な範囲で中
央処理装置が主記憶装置をアクセスすることができるよ
うにし、処理効率を向上できるデータ伝送システムを提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のデータ伝送シス
テムは、第１のバスを介して前記中央処理装置を前記主
記憶装置にアクセスさせる第１のインタフェ−スと、第
２のバスを介して前記入出力装置を前記主記憶装置にア
クセスさせる第２のインタフェ−スと、前記中央処理装
置と、前記入出力装置との前記主記憶装置へのアクセス
の競合を回避させる競合制御部とを有している。
テムは、第１のバスを介して前記中央処理装置を前記主
記憶装置にアクセスさせる第１のインタフェ−スと、第
２のバスを介して前記入出力装置を前記主記憶装置にア
クセスさせる第２のインタフェ−スと、前記中央処理装
置と、前記入出力装置との前記主記憶装置へのアクセス
の競合を回避させる競合制御部とを有している。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明のデータ伝送システムの一実施例を
示すブロック構成図である。中央処理装置１（以降、Ｃ
ＰＵ１と記す）は、ＣＰＵバス（アドレス１０とデータ
バス１１の総称）を介して主記憶装置２（以降、ＭＥＭ
２と記す）内の中央処理装置インタフェ−ス部２０（以
降、ＭＣＴＬ２０と記す）と接続され情報の書込／読出
を行う。複数の入出力装置３〜７（以降、ＩＯ３〜９と
記す）はＩＯバス（アドレスバス１２とデータバス１３
の総称）を介してＭＥＭ２内のＭＣＴＬ２０と接続され
情報の書込／読出を行う。図２は本発明の主記憶装置内
に格納される情報割付を示したメモリ構成図である。
る。図１は、本発明のデータ伝送システムの一実施例を
示すブロック構成図である。中央処理装置１（以降、Ｃ
ＰＵ１と記す）は、ＣＰＵバス（アドレス１０とデータ
バス１１の総称）を介して主記憶装置２（以降、ＭＥＭ
２と記す）内の中央処理装置インタフェ−ス部２０（以
降、ＭＣＴＬ２０と記す）と接続され情報の書込／読出
を行う。複数の入出力装置３〜７（以降、ＩＯ３〜９と
記す）はＩＯバス（アドレスバス１２とデータバス１３
の総称）を介してＭＥＭ２内のＭＣＴＬ２０と接続され
情報の書込／読出を行う。図２は本発明の主記憶装置内
に格納される情報割付を示したメモリ構成図である。
【００１２】図５の従来例と同様に内部処理エリア、コ
マンドエリア、ステータスエリア、送受データエリアが
あり、コマンドエリアには各ＩＯ３〜９に対するコマン
ドを格納する領域が割付けてある。ステータスエリアも
各ＩＯ３〜９からのステータスを格納する領域が割付け
てある。
マンドエリア、ステータスエリア、送受データエリアが
あり、コマンドエリアには各ＩＯ３〜９に対するコマン
ドを格納する領域が割付けてある。ステータスエリアも
各ＩＯ３〜９からのステータスを格納する領域が割付け
てある。
【００１３】図３はＩＯ３〜９を制御する際の制御シー
ケンスを示す図である。ＣＰＵ１は第１番目のＩＯであ
るＩＯ３に対する制御指示情報であるコマンドをＭＥＭ
２にＣＰＵバスを介して書込む。ＩＯ３は自律的にかつ
周期的にコマンドエリアから自己に対するコマンドをＩ
Ｏバスを介して読出す。ＩＯ３はコマンドから前周期に
登録され既に実行済のコマンドか、あるいは新たに登録
されたコマンドかを判断する。新たなコマンドの場合、
命令種別、転送元アドレス、転送先アドレス、転送数等
を判別し、例えば、ライト命令の場合はＭＥＭ２内送受
データエリアからデータを読出す。
ケンスを示す図である。ＣＰＵ１は第１番目のＩＯであ
るＩＯ３に対する制御指示情報であるコマンドをＭＥＭ
２にＣＰＵバスを介して書込む。ＩＯ３は自律的にかつ
周期的にコマンドエリアから自己に対するコマンドをＩ
Ｏバスを介して読出す。ＩＯ３はコマンドから前周期に
登録され既に実行済のコマンドか、あるいは新たに登録
されたコマンドかを判断する。新たなコマンドの場合、
命令種別、転送元アドレス、転送先アドレス、転送数等
を判別し、例えば、ライト命令の場合はＭＥＭ２内送受
データエリアからデータを読出す。
【００１４】一方、ＣＰＵ１はＩＯ５に対するコマン
ド、ＩＯ８に対するコマンドを順次ＣＰＵバスを介して
ＭＥＭ２に書込む。ＩＯ３からのＩＯ３ステータスライ
トとＣＰＵ１の内部処理メモリアクセスが同時に発生し
た場合、ＭＥＭ２内のＭＣＴＬ２０が競合を整理した後
に、順次各動作が実行される。ＩＯ３から処理完了通知
信号線１４を介して終了割込みが中央処理装置１に通知
されると一連の動作が終了する。
ド、ＩＯ８に対するコマンドを順次ＣＰＵバスを介して
ＭＥＭ２に書込む。ＩＯ３からのＩＯ３ステータスライ
トとＣＰＵ１の内部処理メモリアクセスが同時に発生し
た場合、ＭＥＭ２内のＭＣＴＬ２０が競合を整理した後
に、順次各動作が実行される。ＩＯ３から処理完了通知
信号線１４を介して終了割込みが中央処理装置１に通知
されると一連の動作が終了する。
【００１５】
【発明の効果】以上説明したように本発明は、中央処理
装置と主記憶装置を第１のバスで接続し、中央処理装置
と入出力装置を第２のバスで接続し主記憶装置に対する
アクセス競合を回避するように制御を行うことにより、
主記憶装置に対する中央処理装置と入出力装置とのアク
セスを互いに独立に行うことができ、処理能力を向上で
きるという効果がある。
装置と主記憶装置を第１のバスで接続し、中央処理装置
と入出力装置を第２のバスで接続し主記憶装置に対する
アクセス競合を回避するように制御を行うことにより、
主記憶装置に対する中央処理装置と入出力装置とのアク
セスを互いに独立に行うことができ、処理能力を向上で
きるという効果がある。
【図１】本発明のデータ伝送システムの一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１の実施例の主記憶装置における情報割付を
示すメモリ構成図である。
示すメモリ構成図である。
【図３】中央処理装置が入出力装置を制御する制御シー
ケンスの一例を示す図である。
ケンスの一例を示す図である。
【図４】従来例を示すブロック図である。
【図５】図４の従来例の主記憶装置における情報割付を
示すメモリ構成図である。
示すメモリ構成図である。
【図６】図４の従来例の中央処理装置が入出力装置を制
御する制御シーケンスの一例を示す図である。
御する制御シーケンスの一例を示す図である。
１ 中央処理装置（ＣＰＵ） ２ 主記憶装置（ＭＥＭ） ３〜９ 入出力装置（ＩＯ） １０，１２ アドレスバス １１，１３ データバス １４ 終了割込通知信号線
Claims (3)
- 【請求項１】 中央処理装置と入出力装置とが主記憶装
置を介して、データの授受を行うデータ伝送システムに
おいて、 第１のバスを介して前記中央処理装置を前記主記憶装置
にアクセスさせる第１のインタフェ−スと、 第２のバスを介して前記入出力装置を前記主記憶装置に
アクセスさせる第２のインタフェ−スと、 前記中央処理装置と、前記入出力装置との前記主記憶装
置へのアクセスの競合を回避させる競合制御部とを有す
ることを特徴とするデータ伝送システム。 - 【請求項２】 前記処理装置からの前記入出力装置の制
御は、前記主記憶装置へのデータ書き込み、データ読み
出し動作により実行され、入出力装置から中央処理装置
への応答も主記憶装置へのデータ書き込み、データ読み
出し動作より実行される請求項１記載のデータ伝送シス
テム。 - 【請求項３】 前記第１，第２のインターフェースと、
競合制御部とは主記憶装置に具備された処理部に含まれ
る請求項１または２記載のデータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15375593A JPH0713922A (ja) | 1993-06-24 | 1993-06-24 | データ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15375593A JPH0713922A (ja) | 1993-06-24 | 1993-06-24 | データ伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713922A true JPH0713922A (ja) | 1995-01-17 |
Family
ID=15569422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15375593A Pending JPH0713922A (ja) | 1993-06-24 | 1993-06-24 | データ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713922A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264452A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | メモリ切替制御方式 |
-
1993
- 1993-06-24 JP JP15375593A patent/JPH0713922A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264452A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | メモリ切替制御方式 |
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