JP2754692B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP2754692B2 JP2754692B2 JP1080604A JP8060489A JP2754692B2 JP 2754692 B2 JP2754692 B2 JP 2754692B2 JP 1080604 A JP1080604 A JP 1080604A JP 8060489 A JP8060489 A JP 8060489A JP 2754692 B2 JP2754692 B2 JP 2754692B2
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- JP
- Japan
- Prior art keywords
- initialization
- address
- storage means
- data
- memory
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、共通バスに接続されるメモリのイニシャラ
イズ手段に利用する。特に、その高速化手段に関する。
イズ手段に利用する。特に、その高速化手段に関する。
本発明は、共通バスを経由して複数のメモリの初期化
を実行する手段において、 特定のアドレスが一斉にメモリにアクセスし、かつ、
メモリ内のバンクに対して一斉に初期化を行うことによ
り、 初期化に伴うバスの占有時間を短縮することができる
ようにしたものである。
を実行する手段において、 特定のアドレスが一斉にメモリにアクセスし、かつ、
メモリ内のバンクに対して一斉に初期化を行うことによ
り、 初期化に伴うバスの占有時間を短縮することができる
ようにしたものである。
従来例では、システム制御装置が共通バスを用いてメ
モリライト要求によりメモリイニシャライズを行う。主
記憶装置はモジュール番号が一致すればアドレスおよび
データ（イニシャライズ時は「０」）を取込んでメモリ
に書込む。すなわち、メモリライト要求によりオール
「０」データを「０」番地から最上位アドレスまで主記
憶装置の１つ１つについて順次行っていた。
モリライト要求によりメモリイニシャライズを行う。主
記憶装置はモジュール番号が一致すればアドレスおよび
データ（イニシャライズ時は「０」）を取込んでメモリ
に書込む。すなわち、メモリライト要求によりオール
「０」データを「０」番地から最上位アドレスまで主記
憶装置の１つ１つについて順次行っていた。
このような従来例では、メモリ空間でメモリライト動
作を繰返すことで行っていた。ところで、同時に複数の
アドレスを載せることが不可能な共通バスで構成される
システムでこの方法を用いると、主記憶装置の一台一台
に対してアドレスを「１」づつインクリメントさせなが
ら書き込まなければならない。すなわち、メモリイニシ
ャライズ動作に多大の時間を費やすこととなる欠点があ
る。また、メモリイニシャライズ時にバスを占有するこ
とになり、システム立上げ時の他の作業が行えずシステ
ム全体の立上げ速度の低下を招く欠点がある。
作を繰返すことで行っていた。ところで、同時に複数の
アドレスを載せることが不可能な共通バスで構成される
システムでこの方法を用いると、主記憶装置の一台一台
に対してアドレスを「１」づつインクリメントさせなが
ら書き込まなければならない。すなわち、メモリイニシ
ャライズ動作に多大の時間を費やすこととなる欠点があ
る。また、メモリイニシャライズ時にバスを占有するこ
とになり、システム立上げ時の他の作業が行えずシステ
ム全体の立上げ速度の低下を招く欠点がある。
本発明はこのような欠点を除去するもので、メモリイ
ニシャライズの所要時間を短絡することができるデータ
処理装置を提供することを目的とする。
ニシャライズの所要時間を短絡することができるデータ
処理装置を提供することを目的とする。
本発明は、実アドレス空間が複数個のモジュール単位
に分割されたデータ処理装置の実アドレス空間のひとつ
のメモリ領域を有するｎ個の記憶手段と、前記記憶手段
にシステムバスを介して接続され先行するデータの上記
記憶手段への書込み終了後にひとつのアドレスの付され
た初期化データの送出が行える初期化手段を含むシステ
ム制御装置とを備え、前記記憶手段のメモリ領域はそれ
ぞれ複数のバンクに分割されて構成され、各記憶手段は
このバンクに対するアクセスを実行するアドレス変換手
段を含むデータ処理装置において、上記初期化手段は、
送出する初期化データに特定のアドレスを付加する手段
を有し、上記ｎ個の記憶手段のそれぞれは、この特定の
アドレスの付された初期化データを受信する手段を有
し、上記アドレス変換手段は、自手段が含まれる記憶手
段が受信する初期化データにかかわるアクセスをこの記
憶手段を構成する複数のバンクに対して一斉に実行する
手段を有することを特徴とする。
に分割されたデータ処理装置の実アドレス空間のひとつ
のメモリ領域を有するｎ個の記憶手段と、前記記憶手段
にシステムバスを介して接続され先行するデータの上記
記憶手段への書込み終了後にひとつのアドレスの付され
た初期化データの送出が行える初期化手段を含むシステ
ム制御装置とを備え、前記記憶手段のメモリ領域はそれ
ぞれ複数のバンクに分割されて構成され、各記憶手段は
このバンクに対するアクセスを実行するアドレス変換手
段を含むデータ処理装置において、上記初期化手段は、
送出する初期化データに特定のアドレスを付加する手段
を有し、上記ｎ個の記憶手段のそれぞれは、この特定の
アドレスの付された初期化データを受信する手段を有
し、上記アドレス変換手段は、自手段が含まれる記憶手
段が受信する初期化データにかかわるアクセスをこの記
憶手段を構成する複数のバンクに対して一斉に実行する
手段を有することを特徴とする。
主記憶装置は、システム制御装置からメモリイニシャ
ライズを示す信号を受信し、そのときのコマンド、アド
レスおよびライトデータを取り込む。主記憶装置はメモ
リイニシャライズを認識すると、モジュール番号を無視
して複数の主記憶装置の同時動作を可能にし、さらに、
各主記憶装置内で複数アドレスのバンクへの同時書込み
を実行する。
ライズを示す信号を受信し、そのときのコマンド、アド
レスおよびライトデータを取り込む。主記憶装置はメモ
リイニシャライズを認識すると、モジュール番号を無視
して複数の主記憶装置の同時動作を可能にし、さらに、
各主記憶装置内で複数アドレスのバンクへの同時書込み
を実行する。
以下、本発明の一実施例について図面を参照して説明
する。第１図はこの実施例の構成を示すブロック構成図
である。
する。第１図はこの実施例の構成を示すブロック構成図
である。
この実施例は、第１図に示すように、共通バス３に接
続された主記憶装置２と、共通バス３を制御してメモリ
イニシャライズの起動をかけるシステム制御装置１とか
らなる。すなわち、この実施例は、自装置の実アドレス
空間をｎ個のモジュール単位に分割した実アドレス空間
のひとつを有し、メモリ領域が複数のバンク22で構成さ
れ、このバンク22に対するアクセスを実行するアドレス
変換回路21を含むｎ個の記憶手段である主記憶装置２
と、先行するデータの上記記憶手段への書込み終了後に
ひとつのアドレスの付された初期化データの送出が行え
る初期化手段を有するシステム制御装置１とを備え、さ
らに、本発明の特徴とする手段として、上記初期化手段
は、送出する初期化データに特定のアドレスを付加する
手段を有し、上記ｎ個の記憶手段のそれぞれは、この特
定のアドレスの付された初期化データを受信する手段を
有し、アドレス変換回路21は、自手段が含まれる記憶手
段が受信する初期化データにかかわるアクセスをこの記
憶手段を構成する複数のバンク22に対して一斉に実行す
る手段を有する。
続された主記憶装置２と、共通バス３を制御してメモリ
イニシャライズの起動をかけるシステム制御装置１とか
らなる。すなわち、この実施例は、自装置の実アドレス
空間をｎ個のモジュール単位に分割した実アドレス空間
のひとつを有し、メモリ領域が複数のバンク22で構成さ
れ、このバンク22に対するアクセスを実行するアドレス
変換回路21を含むｎ個の記憶手段である主記憶装置２
と、先行するデータの上記記憶手段への書込み終了後に
ひとつのアドレスの付された初期化データの送出が行え
る初期化手段を有するシステム制御装置１とを備え、さ
らに、本発明の特徴とする手段として、上記初期化手段
は、送出する初期化データに特定のアドレスを付加する
手段を有し、上記ｎ個の記憶手段のそれぞれは、この特
定のアドレスの付された初期化データを受信する手段を
有し、アドレス変換回路21は、自手段が含まれる記憶手
段が受信する初期化データにかかわるアクセスをこの記
憶手段を構成する複数のバンク22に対して一斉に実行す
る手段を有する。
次に、この実施例の動作を説明する。主記憶装置２で
のメモリイニシャライズの起動の認識は連続ライトコマ
ンド送出時にライトアドレスの未使用ビットにより行う
こともできる。主記憶装置２で送付されたアドレスのフ
ォーマットによりアドレス変換回路がメモリイニシャラ
イズと認識されると、アドレス変換回路21で各バンク22
に対しバンクセレクト線23をイネーブルにし、同一アド
レスａを与え、複数のバンク22に対して同時にライトデ
ータ（オール「０」）に書込む。この場合のアドレス変
換回路の構成は、メモリイニシャライズの認識部とセレ
クト信号とアドレス送出部とデータ送出部とからなって
いる。この場合、実アドレスは該当の主記憶装置に割り
当てられるため、主記憶装置のアドレス変換回路21で
は、実アドレスの一部をバンク22へのアドレスとして与
えることになるが、主記憶装置内のバンクの数によりバ
ンクの数に相当する一部のアドレスがさらにセレクト信
号として使用されるため、同一アドレスはさらにその一
部が送付されることになる。主記憶装置２内の構成を第
２図に示す。
のメモリイニシャライズの起動の認識は連続ライトコマ
ンド送出時にライトアドレスの未使用ビットにより行う
こともできる。主記憶装置２で送付されたアドレスのフ
ォーマットによりアドレス変換回路がメモリイニシャラ
イズと認識されると、アドレス変換回路21で各バンク22
に対しバンクセレクト線23をイネーブルにし、同一アド
レスａを与え、複数のバンク22に対して同時にライトデ
ータ（オール「０」）に書込む。この場合のアドレス変
換回路の構成は、メモリイニシャライズの認識部とセレ
クト信号とアドレス送出部とデータ送出部とからなって
いる。この場合、実アドレスは該当の主記憶装置に割り
当てられるため、主記憶装置のアドレス変換回路21で
は、実アドレスの一部をバンク22へのアドレスとして与
えることになるが、主記憶装置内のバンクの数によりバ
ンクの数に相当する一部のアドレスがさらにセレクト信
号として使用されるため、同一アドレスはさらにその一
部が送付されることになる。主記憶装置２内の構成を第
２図に示す。
この実施例では、アドレス変換回路21はモジュール番
号、バンク番号を無視したが、バンク番号よりももっと
細かいレベルで同時ライトを行う構成にしても本発明を
実施することができる。これにより、一層の高速化を図
ることができる。
号、バンク番号を無視したが、バンク番号よりももっと
細かいレベルで同時ライトを行う構成にしても本発明を
実施することができる。これにより、一層の高速化を図
ることができる。
〔発明の効果〕 本発明は以上説明したように、主記憶装置内のアドレ
ス変換回路の一部変更のみで高速にメモリイニシャライ
ズできる効果がある。また、メモリイニシャライズによ
るバスの占有時間を著しく短縮することができ、したが
って、立上げ時に他のバスを用いる作業への影響を少な
くすることができるので、立上げ時間の向上を図ること
ができる効果がある。
ス変換回路の一部変更のみで高速にメモリイニシャライ
ズできる効果がある。また、メモリイニシャライズによ
るバスの占有時間を著しく短縮することができ、したが
って、立上げ時に他のバスを用いる作業への影響を少な
くすることができるので、立上げ時間の向上を図ること
ができる効果がある。
【図面の簡単な説明】 第１図は、本発明実施例の構成を示すブロック構成図。 第２図は、第１図の主記憶装置の構成を示すブロック構
成図。 第３図は、本発明実施例の動作を示すフローチャート。 １……システム制御装置、２……主記憶装置、３……共
通バス、５……データ処理装置、21……アドレス変換回
路、22……バンク、23……バンクセレクト線。
成図。 第３図は、本発明実施例の動作を示すフローチャート。 １……システム制御装置、２……主記憶装置、３……共
通バス、５……データ処理装置、21……アドレス変換回
路、22……バンク、23……バンクセレクト線。
Claims (1)
- 【請求項１】実アドレス空間が複数個のモジュール単位
に分割されたデータ処理装置の実アドレス空間のひとつ
のメモリ領域を有するｎ個の記憶手段と、 前記記憶手段にシステムバスを介して接続され先行する
データの上記記憶手段への書き込み終了後にひとつのア
ドレスの付された初期化データの送出が行える初期化手
段を含むシステム制御装置と を備え、 前記記憶手段のメモリ領域はそれぞれ複数のバンクに分
割されて構成され、各記憶手段はこのバンクに対するア
クセスを実行するアドレス変換手段を含む データ処理装置において、 上記初期化手段は、送出する初期化データに特定のアド
レスを付加する手段を有し、 上記ｎ個の記憶手段のそれぞれは、この特定のアドレス
の付された初期化データを受信する手段を有し、 上記アドレス変換手段は、自手段が含まれる記憶手段が
受信する初期化データにかかわるアクセスをこの記憶手
段を構成する複数のバンクに対して一斉に実行する手段
を有する ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080604A JP2754692B2 (ja) | 1989-03-30 | 1989-03-30 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080604A JP2754692B2 (ja) | 1989-03-30 | 1989-03-30 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02259814A JPH02259814A (ja) | 1990-10-22 |
| JP2754692B2 true JP2754692B2 (ja) | 1998-05-20 |
Family
ID=13722934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080604A Expired - Lifetime JP2754692B2 (ja) | 1989-03-30 | 1989-03-30 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754692B2 (ja) |
-
1989
- 1989-03-30 JP JP1080604A patent/JP2754692B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02259814A (ja) | 1990-10-22 |
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