JPS593776B2 - マルチマイクロプロセツサ・システムにおける交信方法 - Google Patents
マルチマイクロプロセツサ・システムにおける交信方法Info
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- JPS593776B2 JPS593776B2 JP7925280A JP7925280A JPS593776B2 JP S593776 B2 JPS593776 B2 JP S593776B2 JP 7925280 A JP7925280 A JP 7925280A JP 7925280 A JP7925280 A JP 7925280A JP S593776 B2 JPS593776 B2 JP S593776B2
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- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
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- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は、マルチマイクロプロセッサ・システムにおけ
る交信方法に関するもので、一つのマイクロプロセッサ
とそれに接続されたメモリ等によつて構成されるマイク
ロプ凸セッサユニット（以下、ＭＰＵという。
る交信方法に関するもので、一つのマイクロプロセッサ
とそれに接続されたメモリ等によつて構成されるマイク
ロプ凸セッサユニット（以下、ＭＰＵという。
）の多数を同時に作動させることにより高速でかつ高信
頼度をもつて演算処理を実行できるようにするための交
信方法を提供するものである。さらに具体的に説明する
と、一般に、マイクロプロセッサによる演算は、一つの
まとまつた式を各演算単位に分割してそれらの演算を順
次実行する方式を採用している。
頼度をもつて演算処理を実行できるようにするための交
信方法を提供するものである。さらに具体的に説明する
と、一般に、マイクロプロセッサによる演算は、一つの
まとまつた式を各演算単位に分割してそれらの演算を順
次実行する方式を採用している。
このような演算は、各演算単位を多数のＭＰＵにおいて
同時に演算できるようにすることにより処理を高速化で
きるが、各ＭＰＵにおける演算結果を他のＭＰＵに引き
渡し、他方ではその受取りを行う機能が必要となる。即
ち、ＭＰＵ間に交信機能をもたせることが必要となる。
このＭＰＵ間の交信方式としては、すでにいくつかの方
式が知られているが、それらの方式では次のような問題
点がある。
同時に演算できるようにすることにより処理を高速化で
きるが、各ＭＰＵにおける演算結果を他のＭＰＵに引き
渡し、他方ではその受取りを行う機能が必要となる。即
ち、ＭＰＵ間に交信機能をもたせることが必要となる。
このＭＰＵ間の交信方式としては、すでにいくつかの方
式が知られているが、それらの方式では次のような問題
点がある。
例えばスイッチ方式と呼ばれる方式では、各ＭＰＵ間を
結線してそれぞれのＭＰＵ間にスイッチを設け、必要な
時点にこのスイッチを閉じることにより交信するが、Ｍ
ＰＵの数が多くなつた場合には上記結線が困難になる。
また、共有メモリ方式では、各ＭＰＵに共通の大きなメ
モリを備え、各ＭＰＵが時間的なずれをもつて書込み及
び読出しを行うが、この場合には書込み及び読出しのタ
イミングを調整する必要があると共に、二以上のＭＰＵ
における書込みまたは読出しのタイミングが一致してデ
ツドロツクの状態が生じるおそれもある。本発明の交信
方式は、このような問題を解決し、ＭＰＵの数が比較的
多い（例えば１００個程度）場合においても、高速で、
高信頼性をもつて演算を実行できるようにするためのも
ので、マイクロプロセッサのバス上に送信メモリ及び受
信メモリを設けたマイクロプロセッサユニットの多数と
、各送信メモリ及び受信メモリに接続した交信制御器か
らなるマルチマイクロプロセッサ・システムにおいて、
各マイクロプロセツサの送信メモリの内容をすべてＯに
した後、マイクロプロセツサから送信メモリの特定の番
地にのみ書込んで他のマイクロプロセツサによるその番
地への書込みを禁止し、交信制御器ではすべてのマイク
ロプロセツサユニツトにおける送信メモリの同一番地の
内容を読出して、それらの内容について論理和をとり、
その結果をすべてのマイクロプロセツサユニツトにおけ
る受信メモ｝ノの同じ番地に書込み、これを各番地につ
いて順次実行して、それぞれの受信メモリに各マイクロ
プロセツサユニツトの送信メモリに書込まれた内容を書
込むことを特徴とするものである。
結線してそれぞれのＭＰＵ間にスイッチを設け、必要な
時点にこのスイッチを閉じることにより交信するが、Ｍ
ＰＵの数が多くなつた場合には上記結線が困難になる。
また、共有メモリ方式では、各ＭＰＵに共通の大きなメ
モリを備え、各ＭＰＵが時間的なずれをもつて書込み及
び読出しを行うが、この場合には書込み及び読出しのタ
イミングを調整する必要があると共に、二以上のＭＰＵ
における書込みまたは読出しのタイミングが一致してデ
ツドロツクの状態が生じるおそれもある。本発明の交信
方式は、このような問題を解決し、ＭＰＵの数が比較的
多い（例えば１００個程度）場合においても、高速で、
高信頼性をもつて演算を実行できるようにするためのも
ので、マイクロプロセッサのバス上に送信メモリ及び受
信メモリを設けたマイクロプロセッサユニットの多数と
、各送信メモリ及び受信メモリに接続した交信制御器か
らなるマルチマイクロプロセッサ・システムにおいて、
各マイクロプロセツサの送信メモリの内容をすべてＯに
した後、マイクロプロセツサから送信メモリの特定の番
地にのみ書込んで他のマイクロプロセツサによるその番
地への書込みを禁止し、交信制御器ではすべてのマイク
ロプロセツサユニツトにおける送信メモリの同一番地の
内容を読出して、それらの内容について論理和をとり、
その結果をすべてのマイクロプロセツサユニツトにおけ
る受信メモ｝ノの同じ番地に書込み、これを各番地につ
いて順次実行して、それぞれの受信メモリに各マイクロ
プロセツサユニツトの送信メモリに書込まれた内容を書
込むことを特徴とするものである。
図面を参照して本発明を詳細に説明すると、まず、本発
明のマルチマイクロプロセツサ・システム（以下、ＭＭ
Ｐという。
明のマルチマイクロプロセツサ・システム（以下、ＭＭ
Ｐという。
）を構成する多数のＭＰＵは、それぞれ、第１図に示す
ように、マィクロプロセツサのバス上に送信メモリ及び
受信メモリを配設する。これらのメモリのアドレスは、
各ＭＰＵについても同じものが割当てられており、この
アドレス範囲をここでは交信アドレスと呼ぶ。このＭＰ
Ｕにおいては、マイクロプロセツサが交信アドレスのあ
る番地、例えばｎ番地に対して書込みを実行すると、そ
の内容は送信メモリのｎ番地に書込まれ、マイクロプロ
セツサが任意の番地の読出しを実行すると、受信メモリ
における所定番地の内容が読出される。さらに、各ＭＰ
Ｕにおけるマイクロプロセツサは、それぞれの送信メモ
リ及び受信メモリの範囲内にお〜・てのみ書込み及び読
出しが可能で、他のＭＰＵの送信メモリ及び受信メモリ
に対して直接的な書込みや読出しができないように構成
される。また、各ＭＰＵとは独立に交信制御器を設け、
交信を実行するためにそれが各ＭＰＵにおける送信メモ
リ及び受信メモリと接続される。第２図は交信制御器の
構成をさらに具体的に示すもので、交信制御器にはアド
レスバスに設けた切換スイツチを制御する交信指令信号
発生器を設け、ＭＰＵ間における交信中には、各ＭＰＵ
における送信メモリ及び受信メモリがそれぞれのマイク
ロプロセツサから切り離されて、交信制御器の制御下に
移される。この交信制御器は、すべてのＭＰＵにおける
送信メモリの同一番地、例えばｎ番地に対してその内容
の読出しを同時に実行し、読出した内容について各ビツ
ト毎に論理和をとり、その結果を各ＭＰＵの受信メモリ
におけるｎ番地に対して同時書込みするものである。さ
らに、ｎ番地についての上記交信操作が終了すれば、以
下順次ｎ＋１、ｎ＋２ｃ・・・・・・・・の各番地につ
いての交信操作を行い、交信アドレスの内容のすべてに
ついて交信操作を行う。そして、最終番地についての交
信操作を行つた後は、開始番地に戻つて再びこの操作を
繰返す。なお、交信する内容によつては、一つの語（例
えば８ビツト）をさらに分割し、各ＭＰＵにおいて１ビ
ツト単位で交信アドレスを割当てることもできる。
ように、マィクロプロセツサのバス上に送信メモリ及び
受信メモリを配設する。これらのメモリのアドレスは、
各ＭＰＵについても同じものが割当てられており、この
アドレス範囲をここでは交信アドレスと呼ぶ。このＭＰ
Ｕにおいては、マイクロプロセツサが交信アドレスのあ
る番地、例えばｎ番地に対して書込みを実行すると、そ
の内容は送信メモリのｎ番地に書込まれ、マイクロプロ
セツサが任意の番地の読出しを実行すると、受信メモリ
における所定番地の内容が読出される。さらに、各ＭＰ
Ｕにおけるマイクロプロセツサは、それぞれの送信メモ
リ及び受信メモリの範囲内にお〜・てのみ書込み及び読
出しが可能で、他のＭＰＵの送信メモリ及び受信メモリ
に対して直接的な書込みや読出しができないように構成
される。また、各ＭＰＵとは独立に交信制御器を設け、
交信を実行するためにそれが各ＭＰＵにおける送信メモ
リ及び受信メモリと接続される。第２図は交信制御器の
構成をさらに具体的に示すもので、交信制御器にはアド
レスバスに設けた切換スイツチを制御する交信指令信号
発生器を設け、ＭＰＵ間における交信中には、各ＭＰＵ
における送信メモリ及び受信メモリがそれぞれのマイク
ロプロセツサから切り離されて、交信制御器の制御下に
移される。この交信制御器は、すべてのＭＰＵにおける
送信メモリの同一番地、例えばｎ番地に対してその内容
の読出しを同時に実行し、読出した内容について各ビツ
ト毎に論理和をとり、その結果を各ＭＰＵの受信メモリ
におけるｎ番地に対して同時書込みするものである。さ
らに、ｎ番地についての上記交信操作が終了すれば、以
下順次ｎ＋１、ｎ＋２ｃ・・・・・・・・の各番地につ
いての交信操作を行い、交信アドレスの内容のすべてに
ついて交信操作を行う。そして、最終番地についての交
信操作を行つた後は、開始番地に戻つて再びこの操作を
繰返す。なお、交信する内容によつては、一つの語（例
えば８ビツト）をさらに分割し、各ＭＰＵにおいて１ビ
ツト単位で交信アドレスを割当てることもできる。
上記のような構成を有するＭＭＰにおいて、各ＭＰＵ間
の交信は次のような順序によつて行う。
の交信は次のような順序によつて行う。
（１）初期化各ＭＰＵは、自身の送信メモリの内容をす
べてＯにする。
べてＯにする。
一定時間の後、交信制御器が各送信メモリの同一番地の
内容を読出してその論理和をとり、その結果を各ＭＰＵ
の受信メモリにおける対応番地に書込むが、上述したと
ころにより各送信メモリの内容がすべてＯになつていて
、それらの論理和もＯであるから、結果として各ＭＰＵ
の受信メモワもすべてＯになる。（２）割当て例えば第
１番目のＭＰＵに対して第ｎ番地の交信アドレスを割当
てる。
内容を読出してその論理和をとり、その結果を各ＭＰＵ
の受信メモリにおける対応番地に書込むが、上述したと
ころにより各送信メモリの内容がすべてＯになつていて
、それらの論理和もＯであるから、結果として各ＭＰＵ
の受信メモワもすべてＯになる。（２）割当て例えば第
１番目のＭＰＵに対して第ｎ番地の交信アドレスを割当
てる。
この場合、他のＭＰＵはｎ番地に対する書込みが禁止さ
れる。
れる。
勿論、他のＭＰＵに対してもそれぞれ特定の番地が割当
てられる。（３）交信 第１番目のＭＰＵは他のＭＰＵに対して送りたい内容（
例えばａ）を自身の送信メモリにおけるｎ番地に書込む
。
てられる。（３）交信 第１番目のＭＰＵは他のＭＰＵに対して送りたい内容（
例えばａ）を自身の送信メモリにおけるｎ番地に書込む
。
他のＭＰＵも同様に送りたい内容を割当てられた特定の
番地に書込む。一定時間の後、交信制御器は各番地につ
いての交信操作を順次行うが、例えばｎ番地については
第１番目のＭＰＵの内容のみがａで他のＭＰＵにおける
ｎ番地はＯになつているため、それらの論理和がａにな
り、これがすべてのＭＰＵにおける受信メモリのｎ番地
に書込まれる。
番地に書込む。一定時間の後、交信制御器は各番地につ
いての交信操作を順次行うが、例えばｎ番地については
第１番目のＭＰＵの内容のみがａで他のＭＰＵにおける
ｎ番地はＯになつているため、それらの論理和がａにな
り、これがすべてのＭＰＵにおける受信メモリのｎ番地
に書込まれる。
他のＭＰＵについても同様であり、その結果各ＭＰＵの
受信メモリには全体のＭＰＵにおいてそれぞれの特定の
送信メモリに書込まれた内容がすべて書込まれることに
なり、各ＭＰＵにおける受信メモリの内容は同一になる
。従つて、次の演算のために例えば第１番目のＭＰＵか
らの送信を受けたいＭＰＵにおいては、自己の受信メモ
リにおけるｎ番地を参照することによりその情報ａを得
ることができる。このような本発明の交信方法によれば
、以下に列挙するような特長がある。
受信メモリには全体のＭＰＵにおいてそれぞれの特定の
送信メモリに書込まれた内容がすべて書込まれることに
なり、各ＭＰＵにおける受信メモリの内容は同一になる
。従つて、次の演算のために例えば第１番目のＭＰＵか
らの送信を受けたいＭＰＵにおいては、自己の受信メモ
リにおけるｎ番地を参照することによりその情報ａを得
ることができる。このような本発明の交信方法によれば
、以下に列挙するような特長がある。
（１）各マイクロプロセツサにおいて他のマィクロプロ
セツサの情報を自己の受信メモリから得られるので、あ
たかも単独で動作するようにプログラムの設計が可能で
、他のマイクロプロセツサとの競合が存在しない。
セツサの情報を自己の受信メモリから得られるので、あ
たかも単独で動作するようにプログラムの設計が可能で
、他のマイクロプロセツサとの競合が存在しない。
（２）通常、マイクロプロセツサ・システムでは、連続
して作動しているときでも、マイクロプロセツサがデー
タバス、アドレスバスを実質的に使用せず、それらのバ
スが開放されている時間が存在する。
して作動しているときでも、マイクロプロセツサがデー
タバス、アドレスバスを実質的に使用せず、それらのバ
スが開放されている時間が存在する。
本発明では、この時間を利用して交信制御器の操作を行
うことにより、計算時間を失うことなく交信が可能とな
り、高速で演算処理を行うことができる。（３）マイク
ロプロセツサが実行する演算は、交信制御器に対して完
全に独立しており、演算の内容によつて交信制御器の動
作モードを変更する必要がなく、これによつて高速動作
と高信頼性が得られる。
うことにより、計算時間を失うことなく交信が可能とな
り、高速で演算処理を行うことができる。（３）マイク
ロプロセツサが実行する演算は、交信制御器に対して完
全に独立しており、演算の内容によつて交信制御器の動
作モードを変更する必要がなく、これによつて高速動作
と高信頼性が得られる。
第１図は本発明の方法を実施する装置の概念的な構成を
示すプロツク構成図、第２図はその具体的構成について
のプロツク構成図である。
示すプロツク構成図、第２図はその具体的構成について
のプロツク構成図である。
Claims (1)
- １ マイクロプロセッサのバス上に送信メモリ及び受信
メモリを設けたマイクロプロセッサユニットの多数と、
各送信メモリ及び受信メモリに接続した交信制御器から
なるマルチマイクロプロセッサ・システムにおいて、各
マイクロプロセッサの送信メモリの内容をすべて０にし
た後、マイクロプロセッサから送信メモリの特定の番地
にのみ書込んで他のマイクロプロセッサによるその番地
への書込みを禁止し、交信制御器ではすべてのマイクロ
プロセッサユニットにおける送信メモリの同一番地の内
容を読出して、それらの内容について論理和をとり、そ
の結果をすべてのマイクロプロセッサユニットにおける
受信メモリの同じ番地に書込み、これを各番地について
順次実行して、それぞれの受信メモリに各マイクロプロ
セッサユニットの送信メモリに書込まれた内容を書込む
ことを特徴とするマルチマイクロプロセッサ・システム
における交信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7925280A JPS593776B2 (ja) | 1980-06-12 | 1980-06-12 | マルチマイクロプロセツサ・システムにおける交信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7925280A JPS593776B2 (ja) | 1980-06-12 | 1980-06-12 | マルチマイクロプロセツサ・システムにおける交信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS575143A JPS575143A (en) | 1982-01-11 |
| JPS593776B2 true JPS593776B2 (ja) | 1984-01-26 |
Family
ID=13684654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7925280A Expired JPS593776B2 (ja) | 1980-06-12 | 1980-06-12 | マルチマイクロプロセツサ・システムにおける交信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593776B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314668A (ja) * | 1987-06-17 | 1988-12-22 | Mosutetsuku:Kk | メモリマツプドデ−タ転送システム |
| JPH09212471A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 並列処理プログラム実行装置および実行方法 |
-
1980
- 1980-06-12 JP JP7925280A patent/JPS593776B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS575143A (en) | 1982-01-11 |
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