JPS6149751B2 - - Google Patents
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- Publication number
- JPS6149751B2 JPS6149751B2 JP56186342A JP18634281A JPS6149751B2 JP S6149751 B2 JPS6149751 B2 JP S6149751B2 JP 56186342 A JP56186342 A JP 56186342A JP 18634281 A JP18634281 A JP 18634281A JP S6149751 B2 JPS6149751 B2 JP S6149751B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- information
- control
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 50
- 230000010365 information processing Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はデータ、アドレス、コントロールをマ
ルチプレクスして入力するメモリICを複数並列
に使用する情報処理装置に関する。
ルチプレクスして入力するメモリICを複数並列
に使用する情報処理装置に関する。
従来、外部に複数のメモリICを持ち、制御IC
でこれらのメモリICを制御する場合は、各メモ
リICに専用の選択端子を持ち、制御ICよりのメ
モリ選択信号によりどのメモリICを使用するか
を選択していた。例えば最近不揮発性メモリ等を
使用したシステムにおいてはメモリICと制御IC
とを４本の並列信号線で結び、この４本の並列信
号線を介してアドレスデータ、メモリデータ、コ
ントロール信号を制御ICからメモリICに与えて
いる。この場合でも１つの制御ICで複数のメモ
リを制御しようとする場合には、各メモリにチツ
プ選択信号端子を設け制御ICよりのチツプ選択
信号により択一的に１つのメモリICを選択して
いた。このためメモリICにも制御ICにも余分な
外部端子を必要としていた。しかしながら外部端
子の増加はコストの増加をきたすため、外部端子
をいかに減らしてシステムを拡張するかが要求さ
れている。
でこれらのメモリICを制御する場合は、各メモ
リICに専用の選択端子を持ち、制御ICよりのメ
モリ選択信号によりどのメモリICを使用するか
を選択していた。例えば最近不揮発性メモリ等を
使用したシステムにおいてはメモリICと制御IC
とを４本の並列信号線で結び、この４本の並列信
号線を介してアドレスデータ、メモリデータ、コ
ントロール信号を制御ICからメモリICに与えて
いる。この場合でも１つの制御ICで複数のメモ
リを制御しようとする場合には、各メモリにチツ
プ選択信号端子を設け制御ICよりのチツプ選択
信号により択一的に１つのメモリICを選択して
いた。このためメモリICにも制御ICにも余分な
外部端子を必要としていた。しかしながら外部端
子の増加はコストの増加をきたすため、外部端子
をいかに減らしてシステムを拡張するかが要求さ
れている。
本発明の目的は、特別の選択端子を持たなくて
もコントロール信号にメモリIC選択コードをの
せて複数のメモリを択一的に選択することができ
る情報処理装置を得ることにある。
もコントロール信号にメモリIC選択コードをの
せて複数のメモリを択一的に選択することができ
る情報処理装置を得ることにある。
本発明は複数のメモリと制御ICとを共通のバ
スで接続した情報処理装置において、アドレス情
報とメモリ選択情報とを分離して夫々異なるタイ
ミングで同一のバスを用いて転送し、前記メモリ
選択情報はメモリへのリードおよびライトを指示
するコントロール情報とともにメモリアクセスの
初期に各メモリに前記メモリ選択情報を共通に与
え、当該メモリ選択情報によつて選択されたメモ
リのみが制御情報に基いてリードモードもしくは
ライトモードを設定し、その後前記バスからアド
レス情報を受信し、設定されたモードに従つてデ
ータの送信もしくは受信を行なうようにしたこと
を特徴とする。
スで接続した情報処理装置において、アドレス情
報とメモリ選択情報とを分離して夫々異なるタイ
ミングで同一のバスを用いて転送し、前記メモリ
選択情報はメモリへのリードおよびライトを指示
するコントロール情報とともにメモリアクセスの
初期に各メモリに前記メモリ選択情報を共通に与
え、当該メモリ選択情報によつて選択されたメモ
リのみが制御情報に基いてリードモードもしくは
ライトモードを設定し、その後前記バスからアド
レス情報を受信し、設定されたモードに従つてデ
ータの送信もしくは受信を行なうようにしたこと
を特徴とする。
以下、図面により本発明を詳細に説明する。
第１図は本発明を用いた情報処理装置に用いる
メモリーの一実施例である。メモリーIC1にはデ
ータ入力、データ出力、アドレス入力、アドレス
出力、コマンド命令を４ビツトのハイナリ信号を
４ビツトのバスを介して受ける端子Ｉ／O1、
Ｉ／O2、Ｉ／O3、Ｉ／O4を有している。端子
Ｉ／O1、Ｉ／O2、Ｉ／O3、Ｉ／O4に受けた信号
は一且入出力レジスタ２に取り込まれる。メモリ
IC1はこの４本の入力バスの最初のデータでコマ
ンドを受け取りこれにより次に送られてくる、又
は出力するシーケンスを自分で判断し、アドレ
ス、データの入出力のタイミングをコマンドデコ
ーダー・コントローラ７で作る。コントローラ７
はデータバツフア３とアドレスバツフア４を制御
し、アドレスデコーダ５でデコートされたアドレ
スでメモリー部６を動作さす。
メモリーの一実施例である。メモリーIC1にはデ
ータ入力、データ出力、アドレス入力、アドレス
出力、コマンド命令を４ビツトのハイナリ信号を
４ビツトのバスを介して受ける端子Ｉ／O1、
Ｉ／O2、Ｉ／O3、Ｉ／O4を有している。端子
Ｉ／O1、Ｉ／O2、Ｉ／O3、Ｉ／O4に受けた信号
は一且入出力レジスタ２に取り込まれる。メモリ
IC1はこの４本の入力バスの最初のデータでコマ
ンドを受け取りこれにより次に送られてくる、又
は出力するシーケンスを自分で判断し、アドレ
ス、データの入出力のタイミングをコマンドデコ
ーダー・コントローラ７で作る。コントローラ７
はデータバツフア３とアドレスバツフア４を制御
し、アドレスデコーダ５でデコートされたアドレ
スでメモリー部６を動作さす。
このコマンドデコーダー・コントローラ７の動
作によつて最初のコマンドで４種の命令（例えば
アドレスのリード、アドレスのライト、データの
リード、データのライト）を認識できるので、最
初のコマンドとしては２ビツトの命令は足り、残
り２ビツトをチツプセレクトとして使用すること
ができる。例えば最上位ビツトは“１”次ビツト
は“０”でこのメモリICが選択されるようにし
ておくと、“10XX”という最初の命令でのみ動作
する。
作によつて最初のコマンドで４種の命令（例えば
アドレスのリード、アドレスのライト、データの
リード、データのライト）を認識できるので、最
初のコマンドとしては２ビツトの命令は足り、残
り２ビツトをチツプセレクトとして使用すること
ができる。例えば最上位ビツトは“１”次ビツト
は“０”でこのメモリICが選択されるようにし
ておくと、“10XX”という最初の命令でのみ動作
する。
この種メモリICを２ケ（９，１０）使用して
第２図に示すように制御IC８とそれぞれ接続す
れば特別にチツプ選択信号端子を設けてチツプセ
レクトをしないでも、この２ケのメモリIC９，
１０を切換ることができる。すなわち、制御IC
からは“01XX”という命令郡と“10XX”という
命令郡の２種のコマンドを最初のコマンドとして
使用することにより外部端子の増加なしにチツプ
セレクトができる。メモリIC９，１０では、こ
の２種の命令群を上位２ビツトを反転するだけで
選択することができる。すなわちそのままの４ビ
ツトの配線では“10XX”という制御IC８からの
命令群のみ選択しかしないが、この上位２ビツト
を反転することにより“01XX”という命令群を
も選択することができる。このときアドレスが異
なつた場所を選択しデータの順序が異なつて入力
されメモリされるが、読み出すときも同じ場所を
選択しデータを戻して読むため不都合は生じな
い。
第２図に示すように制御IC８とそれぞれ接続す
れば特別にチツプ選択信号端子を設けてチツプセ
レクトをしないでも、この２ケのメモリIC９，
１０を切換ることができる。すなわち、制御IC
からは“01XX”という命令郡と“10XX”という
命令郡の２種のコマンドを最初のコマンドとして
使用することにより外部端子の増加なしにチツプ
セレクトができる。メモリIC９，１０では、こ
の２種の命令群を上位２ビツトを反転するだけで
選択することができる。すなわちそのままの４ビ
ツトの配線では“10XX”という制御IC８からの
命令群のみ選択しかしないが、この上位２ビツト
を反転することにより“01XX”という命令群を
も選択することができる。このときアドレスが異
なつた場所を選択しデータの順序が異なつて入力
されメモリされるが、読み出すときも同じ場所を
選択しデータを戻して読むため不都合は生じな
い。
以上のように本発明によれば命令、アドレス、
データをｎビツト並列転送するメモリコントロー
ル回路において特別チツプセレクト端子やチツプ
イネーブル端子を設けなくても複数の同一メモリ
ーをコントロール側よりのコマンドによりバスの
配線を一部変更するだけで非常に容易にシステム
を拡張することが可能となつた。
データをｎビツト並列転送するメモリコントロー
ル回路において特別チツプセレクト端子やチツプ
イネーブル端子を設けなくても複数の同一メモリ
ーをコントロール側よりのコマンドによりバスの
配線を一部変更するだけで非常に容易にシステム
を拡張することが可能となつた。
第１図は本発明の一実施例に用いるメモリIC
を示すブロツク図である。第２図は本発明の一実
施例による構成を示すブロツク図である。 １……メモリIC、２……入出力レジスタ、３
……データバツフア、４……アドレスバツフア、
５……アドレスデコーダ、６……メモリ、７……
コマンドデコーダ・コントローラ、８……コント
ロールIC、９……メモリIC1、１０……メモリ
IC2。
を示すブロツク図である。第２図は本発明の一実
施例による構成を示すブロツク図である。 １……メモリIC、２……入出力レジスタ、３
……データバツフア、４……アドレスバツフア、
５……アドレスデコーダ、６……メモリ、７……
コマンドデコーダ・コントローラ、８……コント
ロールIC、９……メモリIC1、１０……メモリ
IC2。
Claims (1)
- １ 複数のメモリと制御ICとを共通のバスで接
続した情報処理装置において、アドレス情報とメ
モリ選択情報とを分離して夫々異なるタイミング
で同一のバスを用いて転送し、前記メモリ選択情
報はメモリへのリードおよびライトを指示するコ
ントロール情報とともにメモリアクセスの初期に
各メモリに前記メモリ選択情報を共通に与え、当
該メモリ選択情報によつて選択されたメモリのみ
が制御情報に基いてリードモードもしくはライト
モードを設定し、その後前記バスからアドレス情
報を受信し、設定されたモードに従つてデータの
送信もしくは受信を行なうようにしたことを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18634281A JPS5888890A (ja) | 1981-11-20 | 1981-11-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18634281A JPS5888890A (ja) | 1981-11-20 | 1981-11-20 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5888890A JPS5888890A (ja) | 1983-05-27 |
| JPS6149751B2 true JPS6149751B2 (ja) | 1986-10-30 |
Family
ID=16186671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18634281A Granted JPS5888890A (ja) | 1981-11-20 | 1981-11-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888890A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122438A (en) * | 1976-04-07 | 1977-10-14 | Sanyo Electric Co Ltd | Write-in and read-out system |
-
1981
- 1981-11-20 JP JP18634281A patent/JPS5888890A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122438A (en) * | 1976-04-07 | 1977-10-14 | Sanyo Electric Co Ltd | Write-in and read-out system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5888890A (ja) | 1983-05-27 |
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