JPH04329454A - データ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のプロセツサ間にお
けるデータ転送方法に関するものである。

【０００２】

【従来の技術】図３は従来のプロセツサ間のデータ転送
回路の構成を示す図である。

【０００３】図中、４０は第１のプロセツサ、４１は第
１のプロセツサのバスラインであり各種バスライン信号
線を含む。５０は第２のプロセツサ、５１は第２のプロ
セツサのバスラインである。３１はラツチであり、第１
のプロセツサ４０からデータが書き込まれ、第２のプロ
セツサ５０からデータが読みだされる。３２はラツチ３
１へのデータ書き込み及びデータ読み出しのステータス
を制御するステータス制御回路であり、プロセツサ４０
からラツチ３１にデータが書き込まれた時ステータス線
３３をセツトし、プロセツサ５０からデータが読みださ
れた時ステータス線３３をリセツトする。３３はステー
タス線であり、プロセツサ４０の入力端子とプロセツサ
５０の入力端子または割り込み入力に接続される。

【０００４】ここで、プロセツサ４０からラツチ３１に
データを書き込むことによりステータス線３３をセツト
し、プロセツサ５０に対して割り込みを発生させると、
プロセツサ５０はステータス線３３をセンスすることに
より、データがラツチ３３に書き込まれたことを知る。 ここで、プロセツサ５０が前記ラツチからデータを読み
だすことによりステータス線３３はリセツトされ、プロ
セツサ４０はステータス線３３をセンスすることにより
、前記ラツチからデータが読みだされたことを検知する
。前記動作を繰り返し所定量のデータ長を転送する。

【０００５】また、前記割り込みに変えて、両プロセツ
サバス上に各々ＤＭＡコントローラ（ＤＭＡＣ）を設け
、前記ラツチを介して所定量のデータ長を転送する構成
もとられている。

【０００６】

【発明が解決しようとしている課題】しかしながら、上
記割り込みによる従来例では、１回の割り込み処理で１
ワードのデータ転送を行うため効率が悪いという不具合
があり、ＤＭＡＣを使用した場合には、回路が複雑にな
りコストアツプになるという不具合があつた。又、独立
して動作する複数のデータ転送チヤネルを設けようとす
る場合に、前記従来例では示した回路を複数設けなけれ
ばならないため、更に回路が複雑になり大幅なコストア
ツプになるという不具合があつた。

【０００７】本発明は、前記従来の欠点を除去し、簡単
な構成で１回の割り込み処理で複数のワードのデータ転
送を可能とすると共に、データ転送長を自由に設定出来
、更に独立して動作する複数のデータ転送チヤネルを複
雑な回路の増設なしに可能としたデータ転送方法を提供
する。

【０００８】

【課題を解決するための手段】この課題を解決するため
に、本発明のデータ転送方法は、複数のプロセツサ間で
データの転送を行うデータ転送方法であつて、第１のプ
ロセツサと第２のプロセツサとの間にあつて、両プロセ
ツサからアクセスされるデユアルポートのデータ記憶手
段と、該デユアルポートの記憶手段に転送するデータ及
び該データの記憶アドレスとデータ転送長とを書き込む
転送情報書込手段と、互いのプロセツサに対して出力さ
れる少なくとも１系統の割り込み発生手段と、前記デユ
アルポートの記憶手段からデータが読みだされたことを
検知する検知手段とを備え、前記第１のプロセツサから
前記デユアルポートの記憶手段にデータ及びデータの記
憶アドレスとデータ転送長とを書き込んだ後、第２のプ
ロセツサに割り込みをかけ、第２のプロセツサは割り込
みルーチンにおいて、前記データの記憶アドレスとデー
タ転送長とに基づいてデータを読み出した後、第１のプ
ロセツサに割り込みをかけ、第１のプロセツサは該割り
込みにより、第２のプロセツサによるデータ読み出しを
検知する。

【０００９】かかる構成とすることにより、１回の割り
込み処理で複数ワードのデータ転送を出来るようにした
ものである。更には、独立して動作する複数のデータ転
送チヤネルを設ける場合に、割り込み発生手段のみを複
数設け、デユアルポートの記憶手段のエリアを設定する
ことにより、各チヤネルのデータ転送長を自由に設定出
来るようにしたものである。

【００１０】

【実施例】図１は本実施例の２つのプロセツサ間のデー
タ転送回路を示す図である。尚、更に多数のプロセツサ
間のデータ転送に対しても、本実施例が拡張可能である
。同図において、１０は第１のプロセツサ、１１は第１
のプロセツサのバスラインであり各種バスライン信号線
を含む。２０は第２のプロセツサ、２１は第２のプロセ
ツサのバスラインである。３０はデユアルポートＲＡＭ
（ＤＰＲＡＭ）であり、プロセツサ１０及びプロセツサ
２０から各々バスライン１１，２１を介してデータの読
み書きが行われる。

【００１１】１２はプロセツサ１０からの割り込み制御
回路であり、プロセツサ１０の制御のもとに１系統以上
の割り込みをプロセツサ２０に対し発生する。２２はプ
ロセツサ２０からの割り込み制御回路であり、プロセツ
サ２０の制御のもとに１系統以上の割り込みをプロセツ
サ１０に発生する。１３は割り込み線群であり、割り込
み制御回路１２の割り込み出力とプロセツサ２０の割り
込み入力とを接続する。２３は割り込み線群であり、割
り込み制御回路２２の割り込み出力とプロセツサ１０の
割り込み入力とを接続する。

【００１２】次に、上記構成において、プロセツサ１０
からプロセツサ２０へデータ転送を行う場合の動作手順
について説明する。

【００１３】プロセツサ１０は、先ず、バスライン１１
を介してあらかじめ取り決められたデータ数をＤＰＲＡ
Ｍ３０に書き込む。所定量のデータを書き込み終ると、
プロセツサ１０はバスライン１１を介して、割り込み制
御回路１２の割り込み出力群の１つに起動をかける。起
動をかけられた割り込み制御回路１２は、割り込み線群
１３の１つを駆動して、プロセツサ２０に割り込みをか
ける。

【００１４】割り込みをかけられたプロセツサ２０は、
対応した割り込みルーチンに飛び、プロセツサ２０は、
先ず、バスライン２１を介してあらかじめ取り決められ
たＤＰＲＡＭ３０のアドレスから所定のデータ数を読み
だす。

【００１５】所定量のデータを読みだし終ると、プロセ
ツサ２０はバスライン２１を介して割り込み制御回路２
２の割り込み出力群の１つに起動をかける。起動をかけ
られた割り込み制御回路２２は、割り込み線群２３の１
つを駆動してプロセツサ１０に割り込みをかける。

【００１６】割り込みをかけられたプロセツサ１０は、
対応した割り込みルーチンに飛び、データ転送が終了し
たことを検知できる。必要に応じて、前記動作を複数回
繰り返して所定量のデータ転送を行うことができる。

【００１７】また、前記動作と平行して、独立に別の割
り込み線を使用して、あらかじめ取り決められたＤＰＲ
ＡＭ３０のエリアに対して、前記動作と同様の動作を行
うことにより、複数のデータ転送を行うことができる。 また、本実施例は左右対象であるので、全く同様にプロ
セツサ２０からプロセツサ１０へのデータ転送も、前記
動作と平行して独立に行うことができる。尚、以上の例
ではアドレスやデータ数（データ長）を予め取り決めて
いたが、ＤＰＲＡＭ３０の所定エリアに設定するように
すれば、更に汎用性を増す。このい場合、転送される側
のプロセツサは、まず割り込みに対応したＤＰＲＡＭ３
０上のエリアからスタートアドレスとデータ転送長とを
読み出し、この情報に基づいてデータを読み出す。

【００１８】図２は本実施例のＤＰＲＡＭ３０の内部構
成の一例を示す図である。ここで、各割り込みに対応し
て、割り込みステータス・ビツト３０ａと転送データの
開始位置を示すスタートアドレス３０ｂとデータ転送長
３０ｃとを備え、スタートアドレス３０ｂはそれぞれの
転送データ領域３０ｄを指示している。尚、割り込みス
テータスは割り込み制御回路で制御されても良いが、Ｄ
ＰＲＡＭ３０上にステータス情報を持つことにより、割
り込み制御回路を複雑にすることなく、更に多くのプロ
セツサ間での複数のデータ転送を制御可能となる。

【００１９】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによつて達成される場合にも適用で
きることは言うまでもない。

【００２０】

【発明の効果】本発明により、簡単な構成で１回の割り
込み処理で複数のワードのデータ転送を可能とすると共
に、データ転送長を自由に設定出来、更に独立して動作
する複数のデータ転送チヤネルを複雑な回路の増設なし
に可能としたデータ転送方法を提供できる。

【００２１】すなわち、１回の割り込み処理で複数ワー
ドのデータ転送を出来るようにして転送効率を向上でき
、更には、独立して動作する複数のデータ転送チヤネル
を設ける場合には、デユアルポートの記憶エリアを設定
することにより各チヤネルのデータ転送長を自由に設定
出来、デユアルポートの記憶手段を有効に利用でき、設
計の自由度が増し、装置の簡略化や大幅なコストダウン
が出来るという効果がある。又、転送データを複数ブロ
ツクに分割して転送すれば、デユアルポートの記憶手段
の容量を小さくでき、更にコストダウンになるという効
果がある。

【図面の簡単な説明】

【図１】本実施例のデータ転送回路の構成を示すブロツ
ク図である。

【図２】本実施例のＤＰＲＡＭの内部構成例を示す図で
ある。

【図３】従来のデータ転送回路の構成を示すブロツク図
である。

【符号の説明】

１０…第１のプロセツサ、１１…第１のプロセツサバス
ライン、１２…割り込み制御回路、１３…割り込み線群
、２０…第２のプロセツサ、２１…第２のプロセツサの
バスライン、２２…割り込み制御回路、２３…割り込み
線群、３０…ＤＰＲＡＭ、３０ａ…割込みステータスビ
ツト、３０ｂ…スタートアドレス、３０ｃ…データ転送
長、３０ｄ…転送データエリア

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のプロセツサ間でデータの転送を
   行うデータ転送方法であつて、第１のプロセツサと第２
   のプロセツサとの間にあつて、両プロセツサからアクセ
   スされるデユアルポートのデータ記憶手段と、該デユア
   ルポートの記憶手段に転送するデータ及び該データの記
   憶アドレスとデータ転送長とを書き込む転送情報書込手
   段と、互いのプロセツサに対して出力される少なくとも
   １系統の割り込み発生手段と、前記デユアルポートの記
   憶手段からデータが読みだされたことを検知する検知手
   段とを備え、前記第１のプロセツサから前記デユアルポ
   ートの記憶手段にデータ及びデータの記憶アドレスとデ
   ータ転送長とを書き込んだ後、第２のプロセツサに割り
   込みをかけ、第２のプロセツサは割り込みルーチンにお
   いて、前記データの記憶アドレスとデータ転送長とに基
   づいてデータを読み出した後、第１のプロセツサに割り
   込みをかけ、第１のプロセツサは該割り込みにより、第
   ２のプロセツサによるデータ読み出しを検知することを
   特徴とするデータ転送方法。