JPS63292356A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入出力装置とメモリとの間等で行われるＤＭ
Ａ転送を制御するＤＭＡＭＩＩｎ’置に係り、特に入出
力装置とメモリのデータ幅が相違する場合に能率よく高
速にデータ転送するような改良に関する。

（従来の技術） 第７図は従来のＤ　Ｍ　Ａ　Ｉｌｌ　師装置の構成ブロ
ック図である．図において、、ｃ　ｐ　ｕは中央演痒装
置、ＭＥＭはメモリ、１１０は入出力制御装置で、例え
ば磁気ディスクなどの外部記憶装置が接続されている。

ＣＰＵ、ＭＥＭｌｌｌｏの間はバスで接続されており、
このバスはアドレスバス、データバス、コントロールバ
スなとよりなる。ＤＭＡＣはＤＭＡコントローラで、Ｃ
ＰＵを介在させることなく直接ＭＥＭとＩｌｏとの間の
データの授受を制御する。

この様な装置では、Ｉｌｏはシステムバス（ＣＰｔＪ、
ＭＥＭ間のバスをいう）にｍ数接続されることが多いの
で、システムバスは多量の転送要求に対応するため処理
能力を大きくしており、例えば３２ビツト幅のデータバ
スが使用される。これに対して、Ｔ１０バスはシステム
バスに比べて使用頻度が少ないので、例えば８ビット幅
のデータバス（ローカルバスという）が使用される。

このデータバスの幅の相違による不適合を防止するため
にトランスペアレントなシステムデータバッファが使用
されている。

このように構成された装置において、ＤＭＡ転送は次の
ようになされる。まず、Ｔ１０からＭＥＭにデータを送
信する場合は、ＣＰＵからＤＭＡコントローラに必要な
情報がセットされ、その後開始指令がされる。すると、
Ｉｌｏのリクエスト信号ＲＥＱに応答してＤＭＡコント
ローラはバス権を取得して、アクノリッジ信号ＡＣＫを
返すと共に、ＭＥＭに対してアドレス信号を送る。次に
ＭＥＭについてはＤＭＡコントローラで指定されたアド
レスにＩｌｏから送られるデータが書込まれる。指定さ
れた量だけ、アドレスおよびデータが更新されて、ＭＥ
Ｍに必要な書込みがなされる。

ＤＭＡ転送が終了すると、ＤＭＡコントローラはバス権
をＣＰＵに返す。

（発明が解決しようとする問題点〉 この様な装置において、第７図のようにＩｌｏとＭＥＭ
のデータ幅が相違する場合には転送速度が遅くなる問題
点があった。

図中、Ｔ１はＩｌｏとシステムデータバッファとの間の
転送時間、Ｔ３はシステムデータバッファとＭＥＭとの
間の転送時間である。この中で、転送時間Ｔ１は専用の
データバスを使用しているので比較的短いが、転送時間
Ｔ３は時分割で使用を割当てられるのでバス権の取合い
等で一般に長くなる。通常３２ビツトの転送には４Ｘ　
（１＋Ｔ３）の時間が必要となる。そこで、ＤＭＡ転送
回数が増大してビット当りの転送速度が速くならないと
いう問題点があった。

本発明はこのような問題点を解決したもので、システム
バスのデータ幅になるまでローカルバスから送られるデ
ータを蓄積してＤＭＡ転送することによりシステムバス
上の転送回数が少なくて済むＤＭＡ制御装置を提供する
ことを目的とする。

（問題点を解決するための手段） このような目的を達成する本発明は、メモリと接続され
たシステムデータバスと、入出力装置と接続された当該
システムデータバスより小さいデータ幅のローカルデー
タバスと、これらシステムおよびローカルデータバスが
接続され、当該メモリと入出力装置との間のＤＭＡ転送
を制御するＤＭＡコントローラと、を備えたＤＭＡ制ｍ
＠置装あプて、次の構成としたものである。

すなわち、システムデータバスに接続された当該データ
幅と同じデータ幅のシステムデータバッファ、このシス
テムデータバッファと同じビット数を持ら当該データバ
ッファに接続されると共に、ローカルデータバスのデー
タ幅〒？１２数に分割されるものであって当該データバ
スに接続されたローカルデータバッファ、システムバス
上のシステムデータバッファと前記メモリ間転送と、ロ
ーカルデータバス上のローカルデータバッファと前記入
出力装置間転送とを並列に行うＤＭＡ並列処理制一部を
設けている。

そして、入出力装置から各段のローカルデータバッファ
に転送されて内容が一杯となるとシステムデータバッフ
ァに転送し、またシステムデータバッファからローカル
データバッファに転送された場合は各段のローカルデー
タバッファの内容を順次入出力装置に出力するようにし
たことを特徴としている。

く作用） 本発明の各構成要素はつぎの作用をする。ＤＭＡ並列処
理部は、システムおよびローカルデータバッファを並列
に使用して、いわゆるパイプライン処理をする。システ
ムおよびローカルデータバッファはメモリと入出力装置
の間のデータバス幅の相違の適合を取り、システムデー
タバスの転送回数が減少する。通常システムデータバス
の１回当りの転送時間はローカルバスの１回当りの転送
時間より長いので、ＤＭＡ転送時間が短くなる。

（実論例） 以下図面を用いて、本発明を説明する。

第１図は、本発明の一実施例を示す構成ブロック図であ
る。尚第１図において、前記第７図と同一作用をするも
のには同一符号をつけ説明を省略する。図中、Ｔ２はシ
ステムおよびローカルデータバッファ間の転送時間、１
１は３２ビツトのシステムデータバスで、ＣＰＵ、ＭＥ
Ｍ、ＤＭＡＣなどが接続されている。１２は８ビツトの
ローカルデータバスで、Ｉｌｏが接続されている。２１
はシステムデータバス１１に接続されたシステムデータ
バッファで、ラッチ付きのものが使用され、３２ビツト
のデータ幅になっている。２２はローカルデータバス１
２に接続されたローカルデータバッファで、ローカルデ
ータバス１２のデータ幅８ビツトで４段並列に設けられ
、この各段の総和をとると３２ビツトとなってシステム
データバス１１のデータ幅と一致しており、ラッチを備
えている。

２３はＤＭＡ転送を！！理するＤＭＡ並列処理ＩＩＪＩ
１１部で、システムバス１１上のシステムデータバッフ
ァ２１とＭＥＭ１１転送と、ローカルデータバス１２上
のローカルデータバッファ２２と１１０間転送とを並列
に行う。

このように構成された装置において、ＤＭＡ転送は次の
ごとくされる。ＭＥＭへの書込み動作を例に説明すると
、最初の転送ではローカルデータバッファ２２にＩｌｏ
から４回転送されて各段の内容が充足され、この内容が
システムデータバッファ２１に転送される。中間の転送
では、ローカルデータバッファ２２への４回転送とシス
テムデータバッファ２１からＭＥＭへの転送とが並列し
てなされる。最終の転送では、ローカルデータバッファ
２２への転送はなくシステムデータバッファ２１からの
転送のみ為される。

この転送時間は、中間にあってはシステムデータバス１
１−回当りｗａｘ　　（４ｘＴＩ、Ｔ３　）　＋Ｔ２と
なって、従来例の転送時間４ｘ　（ＴＩ　＋Ｔ３　）に
比べて格段に短くなる。ここで、ｗａｘ　　（Ａ、　Ｂ
）はＡ、Ｂのいずれか大きいものを表す。

第２図は、この様な装置の具体例を示す構成ブロック図
である。ここではシステムデータバス１１のデータ幅が
１６ビツトのものについて説明する。

通常の計＠制御用コンピュータでは、対象とするシステ
ムに適合するように機能を設定するので、各機能毎にカ
ードとよばれるプリント基板を構成している。ここでは
、ＭＥＭはメモリカードに、ＣＰＵはＣＰＵカードに、
ＩｌｏおよびＤＭＡＣはＩ１０カードに搭載されている
。

各カード間を接続するシステムデータバスは１６ピツト
、システムアドレスバスは２４ピツトで構成されており
、図示しないコントロールバスも備えている＠ＢＵＦ１
はシステムデータバッファで、例えばし３６４６などの
８ビツトのデータバッファを２段にして用い、上位８ビ
ツトをＵ１下位８ビットをＬの添字で示している。ＢＵ
Ｆ２はローカルデータバッフ７Ｆ２２で、やはりＬ　Ｓ
　６４６などが使用される。ＡＢＵＦはアドレスデータ
バッファで、例えばＬ　Ｓ　２４４が使用されている。

ＤＭＡコントローラは、Ｉ１０コントローラに対してリ
クエストおよびアクノリッジ信号で接続されている。ま
た各データバッファＢＵＦとはクロックＣＫＡ、ＣＫＢ
１イネーブル信号Ｇ１転送の方向指定ＤＩＲで接続され
ている。なお添字Ａ。

Ｂはボートの方向を示している。さらにアドレスデータ
バッファＡＢＬＩＦとはイネーブル信号ＯＣおよび２４
ビツトのアドレス信号線で接続されている。

Ｉ１０コントローラとローカルデータバッファＢＵＦ２
ＬＪ、Ｌとは８ビツトのローカルデータバスで接続され
ている。

このように構成された１ｉｆｆｉの動作を場合を分けて
説明する。

（１）メモリへの書込時 第３図は第２図の装置のタイムチャート、第４図は状態
遷移図である。以下、図中の丸囲みの数字にしたがって
説明する。

■　　Ｉ１０コントローラから〇−カルデータバッファ
ＢＵＦ２Ｕ、Ｌに８ビツトづつ２回転送される。

■　　Ｉ１０カードはシステムデータバスのバス権を取
り、Ｂｕｓ　　３　ｕｓｙをアサートする。

■　　ローカルデータバッファＢＵＦ２Ｕ、Ｌからシス
テムデータバッファＢＵＦ１ｕ、Ｌへ１６ピツト転送さ
れる。

■　　システムデータバッファ５ｕＦｉｕ、Ｌｈｓらメ
モリカードへ１６ピツト転送すると共に、Ｉ１０コント
ローラからローカルデータバッファＢＬＩＦ２Ｕ、Ｌに
８ピツトづつ２回転送される。

■　　システムデータバッファＢＬＪＦ１ＬＩ、Ｌから
メモリカードへの転送終了時に、■１０コントローラか
らローカルデータバッフ７ＢＵＦ２Ｕ、Ｌへの２回転送
が終了していれば、ＤＭＡ転送作業は継続されて■へ戻
る。

■　　■の判断時に転送が終了していなければ、Ｉ１０
コントローラはバス権を解放する。

■　　Ｉ１０コントローラからローカルデータバッファ
ＢＵＳ２Ｕ、Ｌへの２回転送をし、■に戻る。

（２メモリからの読込み時 第５図は第２図の装置のタイムチャート、第６図は状態
遷移図である。以下、図中の丸囲みの数字にしたがって
説明する。

■　　Ｉ１０カードはシステムデータバスのバス権を取
り、Ｂｕｓ　　Ｂｕｓｙをアサートする。

■　　メモリカードからシステムデータバッファＢＵＳ
ＩＬＩ、Ｌへの１６ピツト転送を行う。

■　　システムデータバッファＢＩＪＳ１Ｕ、Ｌからロ
ーカルデータバッファＢＵＳ２Ｕ、Ｌへの１６ピツト転
送を行う。

■　　メモリカードからシステムデータバッフ７ＢＵＳ
１ＬＪ、Ｌへの１６ピツト転送を行うと共に、ローカル
データバッファＢＵ８２Ｕ、ＬからＩ１０コントローラ
への８ビツト転送を２回する。

■　　メモリカードからシステムデータバッファＢＬＩ
Ｓ１Ｕ、Ｌへの転送終了時に、ローカルデータバッファ
ＢＵＳ２Ｌ１．ＬからＩ１０コントローラへの転送が終
了していれば■へ戻る。転送が終了していなければバス
権を解放して■へいく。

■　　ローカルデータバッファＢｔＪＳ２Ｕ、ＬからＥ
１０コントローラへの８ビツト転送を２回する。

■　　Ｉ１０コントローラは再びバス権を取得し、■へ
戻る。

■　　最終転送の場合は、特別に■へいく。

■　　システムデータバス７７ＢＵＳＩＵ、Ｌからロー
カルデータバッファＢＬＪＳ２Ｕ、Ｌへの１６ピツト転
送を行うと共に、Ｉ１０コントローラはシステムデータ
バスのバス権を解放する。

ＯローカルデータバッファＢＵＳ２ＬＪ、ＬからＩ１０
コントローラへの８ビツト転送を２回し、ＤＭＡ転送を
終了する。

（発明の効果） 以上説明したように本発明によれば次の効果がある。

（＋）　　　Ｉ１０コントローラ、〇−カルデータバッ
ファ間の転送と、メモリ、システムデータバッファ間の
転送を同時に行うので、Ｉ１０カード内のＤＭＡ転送が
速くなる。

Ｃ）　　システムデータバスは最大データ幅でＤＭＡ転
送するので、転送回数が減少してバス上の占有時間が少
なくなり、かつＤＭＡ転送が高速にできる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す構成ブロック図、第
２図はこの様な装置の具体例を示す構成ブロック図、第
３図は第２図の装置のタイムチャート、第４図は状ａ遷
移図、第５図は第２図の装置のタイムチャート、第６図
は状態遷移図である。 第７図は従来のＤＭＡ制御装置の構成ブロック図である
。 １１・・・システムデータバス、１２・・・ローカルデ
ータバス、２１・・・システムデータバッファ、２２・
・・ローカルデータバッファ、２３・・・ＤＭＡ並列処
理制御部。 ＣＰＵ・・・中央演痺装置、ＭＥＭ・・・メモリ、■１
０・・・入出力制御装置、ＤＭＡＣ・・・ＤＭＡコント
ロ第１図 し−一一一一一一一」

Claims (1)

1. 【特許請求の範囲】 メモリと接続されたシステムデータバスと、入出力装置
   と接続された当該システムデータバスより小さいデータ
   幅のローカルデータバスと、これらシステムおよびロー
   カルデータバスが接続され、当該メモリと入出力装置と
   の間のＤＭＡ転送を制御するＤＭＡコントローラと、 を備えたＤＭＡ制御装置であって、 システムデータバスに接続された当該データ幅と同じデ
   ータ幅のシステムデータバッファ、このシステムデータ
   バッファと同じビット数を持ち当該データバッファに接
   続されると共に、ローカルデータバスのデータ幅で複数
   に分割されるものであって当該データバスに接続された
   ローカルデータバッファ、 システムバス上のシステムデータバッファと前記メモリ
   間転送と、ローカルデータバス上のローカルデータバッ
   ファと前記入出力装置間転送とを並列に行うＤＭＡ並列
   処理制御部、 を設け、 入出力装置から各段のローカルデータバッファに転送さ
   れて内容が一杯となるとシステムデータバッファに転送
   し、またシステムデータバッファからローカルデータバ
   ッファに転送された場合は各段のローカルデータバッフ
   ァの内容を順次入出力装置に出力するようにしたことを
   特徴とするＤＭＡ制御装置。