JPS61290561A - インタフエ−ス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高速バス（ｂｕｓ　）と低速バスとを接続す
るインタフ、−ス制御回路に関するものである。

〔従来の技術〕

高速バスは高速の（すなわち、ボーレートの大きい）信
号を伝送するために用いられるので、バスが長くなつた
シ入出力回路（以下Ｉ１０回路と略記する）が多数接続
されてそのため容量性負荷が増大すると高速の信号の波
形に歪を生じて好ましくない。従ってＩ１０回路を高速
バスに接続する場合はインタフェース回路を介して接続
して高速バスの伝送特性を低下させないようにした。

第４図はこのような従来の回路を示すブロック図で、図
において（１）は計算機（この明細書でいう計算機はプ
ログラム内蔵形計算機を意味する）、（２）はインタフ
ェース制御回路、（３）は高速バス、（４）は対高速バ
スインタフェース回路、（６）は対低速バスインタフェ
ース回路、（８）は制御回路、（１２’）はＩ１０回路
１、（１２ｂ）はＩ１０回路２、（１３）はメモリ回路
、（１４）は割込み要求信号線、（１５）は低速バスで
ある。

Ｉ１０回路１　（１２＆）、Ｉ１０回路２　（１２ｂ）
は低速バス（１５）に接続されていて、高速バス（３）
には対高速バスインタフェース回路（４）だけが接続さ
れているので、高速バス（３）の容量性負荷が増大して
その伝送特性が劣化することはない。

次に１計算機（１）からＩ１０回路１　（１２１Ｌ）に
２０ワードのデータを転送する場合の第４図の回路の動
作について説明する。計算機（１）から高速バス（３）
を経て対高速バスインタフェース回路（４）に入力され
る２０ワードのデータは制御回路（８）の制御によって
メモリ回路（１３）へ書込まれる。次にこの２０ワード
のデータをどのＩ１０回路のどの記憶番地に書込むかと
いうことを示すデバイスアドレスが、計算機（１）から
高速バス（３）、対高速バスインタフェース回路（４）
を経てメモリ回路（１３）に書込まれる。

計算機（１）から送られるデータとアドレスとをメモリ
回路（１３）　Ｉ？：書込み終るとインタフェース制御
回路（２）は対低速インタフェース回路（６）を介して
低速バス（１５）上に各ワードごとのデータとそのデー
タのアドレスとをメモリ回路（１３）から読出して出力
する。とれらのデータはそのアドレスで指定されたＩ１
０回路１　（１２ａ）のそれぞれの記憶番地に格納され
る。

制御回路（８）は２０ワードのデーｉをすべて出力した
後、割込み要求信号線（１４）を通じて計算機（１）Ｋ
終了側込みを出力し、これによシ計算機（１）はデータ
転送が終了したことを知る。

第５図は第４図の回路の動作を説明する動作タイムチャ
ートで、第５図（ａ）は計算機（１）からインタフェー
ス制御回路（２）への転送、第５図（ｂ）はインタフェ
ース制御回路（２）からＩｌｏ　　回路１（１２ａ）へ
の転送を示す。第５図（Ａ）において１ワードの転送に
Ｔ□の時間を必要とし、第５図（ｂ）において１ワード
の転送Ｋ　Ｔ、の時間を必要とするとすれば、２０ワー
ドの転送を行う場合、計算機（１）が転送を開始してか
ら２０Ｔ□の時間後にインタフェース制御回路（２）が
Ｉ１０回路１　（１２ＪＬ）へのデータ転送を開始する
ことになる。

次に、Ｉ１０回路１　（１２１＆）から２０ワードのデ
ータを計算機（１）へ転送する場合について説明する。

計算機（１）は対高速バスインタフェース回路（４）を
通じてＩ１０回路１　（１２５Ｌ）のデバイスアドレス
と入力すべきワード数（この場合２０ワードである）と
、計算機（１）へのデータ入力であることを示すコマン
ドとをインタフェース制御回路（２）へ入力する。この
入力によう七制御回路（８）が動作し、対低速バスイン
タフェース回路（６）を通じてＩ１０回路１　（１２ａ
）から２０ワードのデータを入力し、メモリ回路（１３
）に書込む。この書込みが終了すると、制御回路（８）
から割込み要求信号線（１４）を通じて終了割込みを出
力する。この終了割込みを検知した計算機（１）は対高
速バスインタフェース回路（４）を介しインタフェース
制御回路（２）からデータを入力する。すなわち、メモ
リ回路（１３）　Ｋ記憶されているデータが順次読出さ
れて計算機（１）へ送られる。第５図（ａ）と第５図（
ｂ）との時間的順序を入れかえた形で、１１０回路１　
（１２ａ）からのデータが計算機（１）へ転送される。

〔発明が解決しようとする問題点〕

第５図から明らかなように、従来のインタフェース制御
回路では、計算機（１）がデータを出力してからそのデ
ータが１１０回路に入力されるまでの時間が大きく、デ
ータの時間的価値が失われる可能性があシ、また、イン
タフェース制御回路と１１０回路の間がデータ転送中の
状態にある間は、この転送が終了するまで他の１１０回
路をアクセスすることができないなどの問題点があうた
。

この発明は上記のような問題点を解決するためになされ
たもので、高速パス忙直接接続されるＡ回路と計算機と
の間のデータ転送時間とほぼ同様な時間で、インク７工
−ス制御回路を介し九データ転送を行うことができるイ
ンタフェース制御回路を得ることを目的としている。

〔問題点を解決するための手段〕

この発明では、計算機（１）が外部回路へのデータ転送
を繰返し実行する場合でも、１つのインストラクション
の実行時間に対し、書込み指令信号又は読出し指令信号
を出力している時間の方が相当に＊ｈので、インタフェ
ース制御回路は計算機が１つのインストラクションを実
行する時間の間に計算機から転送された１つのデータを
低速バスを介して１１０回路に転送するようにした。

〔作用〕

計算機からインク７工−ス制御回路に転送されるデータ
は１データずつ、次のデータ転送が開始される前ＫＩβ
回路に転送されるので、１１０回路へのデータ転送時間
が綜合的に著しく短縮される。

逆に１１０回路から計算機へデータを転送する場合にも
計算機が次のデータを要求する前にそのデータをインタ
フェース制御回路のレジスタに格納しておくことができ
、しかも、低速バス上のデータ転送速度は高速バス上の
データ転送速度に比し低くしておくことができる。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、第４
図と同一符号は同−又は和尚部分を示し、（５）はレジ
スタ、（７）はアドレスカウンタ、（９）は低速バス（
１５）中のデータバス、（１０）は低速バス（工５）中
のアドレスバス、（１１）は低速バス（１５）中の制御
線である。

レジスタ（５）は複数のワードをそれぞれのアドレス位
置に記憶するように構成されておシ、インタフェース制
御回路（２）のレジスタ゛（５）はデバイスアドレスと
して仮ＫＯ１１，２、−ｍ−という値をもち、１１０回
路１　（１２＆）のメモリはデバイスアドレスとして仮
に１０．１１．１２、−−−１９　という値をもつとす
る。そして、インタフェース制御回路（２）はそのデバ
イスアドレスに書込まれているデータに対応して動作す
る。デバイスアドレスの意味を仮に次のように定める。

デバイスアドレス０のレジスタは計算機（１）からのコ
マンド入力用であシ、コマンドの内容は低速バス（１５
）に接続する１１０回路のデバイスアドレスと、計算機
（１）からの出力であるか計算機（１）への入力である
かを指示するコマンドとである。

デバイスアドレス１のレジスタの内容は計算機内のアド
レスを示す。すなわち、デバイスアドレス０により計算
機（１）からの出力が指示されたときは低速バスへ出力
するデータが書込まるべきデバイスアドレスを、デバイ
スアドレスＯＫよシ計算機（１）への入力が指示された
ときは低速バスから入力するデータが読出さるべきデバ
イスアドレスである。デバイスアドレス２はデバイスア
ドレス１と同様であるが、計算機（１）が一連の入力処
理又は出力処理を終了するときアクセスする丸めのもの
であり、このアクセスによジインタフエース制御回路（
２）が処理の終了を知る。

計算機（１）が１１０回路１　（１２ＪＬ）のデバイス
アドレス１０〜１９にデータを１ワードづつ書込む場合
を仮定し、インタフェース制御回路（２）の動作につい
て説明する。

計算機（１）はデバイスアドレスＯに１１０回路１（１
２ａ）のデバイスアドレスの先頭値１０と出力を指示す
るコマンドを書込む。このうちのデバイスアドレスの先
頭値１０は制御回路（８）の制御によりアドレスカウン
タ（７）に入力される。

次に、計算機（１）はデバイスアドレス１にＩ１０回路
１　（１２＆）のデバイスアドレス１０に転送すべきデ
ータを書込む。

第２図は第１図の回路において、計算機（１）からイン
タフェース制御回路（２）へ、及びインタフェース制御
回路（２）から工β回路１　（１２Ｌ）へのデータ転送
を示す動作タイムチャートであり、第２図（ａ）は計算
機（１）　Ｉｃおける１インストックシロン処理時間Ｔ
８と高速バス（３）上（高速バスの中の制御線上）に出
力するコマンド（書込み制御信号又は読出し制御信号）
の出力時間Ｔ４を示し、第２図（ｂ）は高速バス上のア
ドレスデータ、第２図（ｅ）は高速バス上のデータを示
す。すなわち、インタフェース制御回路（２）のアドレ
ス０のレジスタにコマンドとＩ１０回路１　（ｘ２ａ）
のデバイスアドレス１０が書込まれ、次にインタフェー
ス制御回路のアドレス１の番地に順次、データ１．デー
タ２．−一　データ１９が書込まれてゆく。この書込み
は第２図（ａ）のＴ４の時間の間に行われる。第２図（
ｄ）は低速バス書込み信号を示す。図に示す例では１５
Ｔ４の時間内にこの書込みが行われる。第２図（ｅ）は
低速バス（１５）のアドレスバス（１０）上の信号、第
２図（’ｒ）は低速バス（１５）のデータバス（９）上
の信号をそれぞれ表している。アドレスカウンタ（７）
の計数値がアドレスバス（１０）に出力されるが、その
初期値は１０であシ、その後１個のデータの書込みが終
るごとに数値１づつインクリメントされて１１　、１２
、−一−と変化する。また、アドレス１のレジスタ（５
）の内容が対低速バスインタフェース回路（６）を介し
てデータバス（９）上に出力されるが、その内容は第２
図（ｅ）に示すとおシデータ１．データ２．−一一と変
化し、２５Ｔ４時間の書込み信号によつて工β回路１　
（１２ａ）のアドレス１０にデータ１が、アドレス１１
にデータ２が順次書込まれてゆく。

第２図に示す例ではＴ４　＝　４　Ｔ３　　としである
ので、２．５　Ｔ４＝　＋Ｔ８となシ、Ｔ、Ｏ間には低
速バス（１５）を介しＩ１０回路１　（１２＆）へデー
タ１を書込み、次に第２図（ｂ）　（ｅ）　Ｋ示すとお
シ、デバイスアドレス１のレジスタへデータ２が書込ま
れるのを待っていることができる。

次に１計算機（１）がエル回路１　（１２ｍ）のデバイ
スアドレス１０〜１９からデータを１ワードづつ入力す
る場合を例にしてインタフェース制御回路（２）の動作
について説明する。

第３図は第１図の回路において、■沖回路１（１２ａ）
からインタフェース制御回路（２）へ、−及びインタフ
ェース制御回路（２）から計算機（１）へのデータ転送
を示す動作タイムチャートであって、第２図と同一文字
は同一意味を表すものとする。

計算機（１）が高速バス（３）、対高速バスインタフェ
ース回路（４）を介し、デバイスアドレス０のレジスタ
にコマンド及びＩ１０回路１　（１２ｊＬ）の先頭アド
レス（先に説明した数値例では数値１０である）を書込
むまでは第２図について説明したと同様に動作する。但
し、この場合のコマンドは第２図のコマンドが出力コマ
ンドであるのに対し入力コマンドである。この先頭アド
レス（数値１０）は同時にアドレスカウンタ（７）の初
期値として設定され、アドレスカウンタ（７）の出力は
アドレスバス（１０）を経てＩ１０回路１　（１２ａ）
のアドレス１０のワードにアクセスし、そのワード（す
なわちデータ１（第３図（ｆ）参照）がデータバス（９
）に出力され、これが対低速バスインタフェース回路（
６）を介しデバイスアドレス１のレジスタに書込まれる
。この書込みのタイミングは第３図（ｄ）の制御信号（
第３図に示す例では２　Ｔ２Ｏ幅を有する）の立上り点
　゛である。計算機（１）は高速バス（３）及び対高速
バスインタフェース回路゛（４）を介して第３図（ｂ）
に示すようにデバイスアドレス１を出力しているので、
デバイスアドレス１に格納されているデータ１が読出さ
れて計算機（１）に入力される。インタフェース制御回
路（２）はデータ１をデバイスアドレス１に格納したの
ち、アドレスカウンタ（７）の計数値を１だけインクリ
メントしく数値１１となる）、この数値をアドレスバス
（ｌＯ）上に出力してＩ１０回路１　（１２ａ）中のデ
バイスアドレス１１のデータ（データ２）を読出し、以
下同様にしてデータ１９までを計算機（１）に転送する
。計算機（１）は最後−のデ−タ（データ１９）を入力
するときだけデバイスアドレス２のレジスタをアゲセス
する。これＫよシ制御回路はＩ１０回路１　（１２＆）
への入力コマンドの出力を中止する。

表お、第２図、第３図に示すパルス幅の比は一例を示し
たもので、他の適当なパルス幅比を用いてもよい。

また、第１図において、インタフェース制御回路（２）
、低速バス（１５）　（（９）、（１０）、（１１）を
含む）及びＩ１０回路１　（１２ａ）、　２　（１２ｂ
）　　をすべて１つの工沖回路に組込んでこれを高速バ
ス（３）と接続してもよい。

〔発明の効果〕

以上のようにこの発明によれば、高速バス上に書込み指
令信号又は読出し指令信号が出力されてない時間を利用
することによって、低速バス上に出力する書込み指令信
号又は読出し指令信号のパルス幅の増大を行ったため、
高速バスの情報伝送能力を損うことなく、低速バスが高
速バスと同じ情報伝送能力を持ち、かつ低速バスの特長
であるバスの延長可能性、容量性負荷許容性等を保つこ
とができる。また、データ伝送の時間遅れが少なく、デ
ータの時間的価値がそこなわれることがない。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の回路において計算機からインタフェース制御
回路へ、及びインク７工−ス制御回路からＩ１０回路へ
のデータ転送を示す動作タイムチャート、第３図は第１
図の回路におｈてＩ１０回路からインタフ、−ス制御回
路へ、及びインタフェース制御回路から計算機へのデー
タ転送を示す動作タイムチャート、第４図は従来の回路
を示すブロック図、第５図は第４図の回路の動作を説明
する動作タイムチャート。 （１）は計算機、（２）はインタフェース制御回路、（
３）は高速バス、（４）は対高速バスインタフェース回
路、（５）はレジスタ、（６）は対低速バスインタフェ
ース回路、（７）はアドレスカウンタ、（８）は制御回
路、（工５）は低速パス（（９）はデータバス、（１０
）はアドレスバス、（１１）は制御細、（１２ｍ）は工
沖回路１　、（１２ｂ）はエル回路２゜尚、各図中同一
符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 高速バスを経て入出力される信号を低速バスを経てそれ
   ぞれの入出力回路に入出力するようインタフェースを行
   う場合のインタフェース制御回路において、 上記高速バスに対するインタフェースのための対高速バ
   スインタフェース回路、 上記低速バスに対するインタフェースのための対低速バ
   スインタフェース回路、 上記高速バスから上記対高速バスインタフェース回路を
   経てアクセスされ、上記低速バスから上記対低速バスイ
   ンタフェース回路を経てアクセスされるレジスタ、 上記低速バスを経てそれぞれの入出力回路の各メモリ位
   置へアクセスするデバイスアドレスを出力するアドレス
   カウンタ、 上記高速バスから上記入出力回路のメモリに対する書込
   み指令信号又は読出し指令信号、ならびに書込み又は読
   出しの場合のデバイスアドレスの先頭アドレスを上記レ
   ジスタに書込む手段、上記先頭アドレスを上記アドレス
   カウンタの初期値として設定し、１ワードの処理が終了
   するごとに上記アドレスカウンタの計数値を１ずつイン
   クリメントする手段、 上記高速バスから上記書込み指令信号又は読出し指令信
   号が出力されていない時間を利用し、上記アドレスカウ
   ンタの内容をデバイスアドレスとして上記低速バスを経
   て上記入出力回路のメモリをアクセスし、アクセスした
   メモリと上記レジスタとの間に上記低速バスを経てデー
   タを転送する手段、 上記高速バスからの上記書込み指令信号又は読出し指令
   信号に応じて上記レジスタから上記高速バスに対しデー
   タ入出力を行う手段を備えたことを特徴とするインタフ
   ェース制御回路。