JPS61290561A - インタフエ−ス制御回路 - Google Patents
インタフエ−ス制御回路Info
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- JPS61290561A JPS61290561A JP13334085A JP13334085A JPS61290561A JP S61290561 A JPS61290561 A JP S61290561A JP 13334085 A JP13334085 A JP 13334085A JP 13334085 A JP13334085 A JP 13334085A JP S61290561 A JPS61290561 A JP S61290561A
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- Japan
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- circuit
- speed bus
- data
- computer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高速バス(bus )と低速バスとを接続す
るインタフ、−ス制御回路に関するものである。
るインタフ、−ス制御回路に関するものである。
高速バスは高速の(すなわち、ボーレートの大きい)信
号を伝送するために用いられるので、バスが長くなつた
シ入出力回路(以下I10回路と略記する)が多数接続
されてそのため容量性負荷が増大すると高速の信号の波
形に歪を生じて好ましくない。従ってI10回路を高速
バスに接続する場合はインタフェース回路を介して接続
して高速バスの伝送特性を低下させないようにした。
号を伝送するために用いられるので、バスが長くなつた
シ入出力回路(以下I10回路と略記する)が多数接続
されてそのため容量性負荷が増大すると高速の信号の波
形に歪を生じて好ましくない。従ってI10回路を高速
バスに接続する場合はインタフェース回路を介して接続
して高速バスの伝送特性を低下させないようにした。
第4図はこのような従来の回路を示すブロック図で、図
において(1)は計算機(この明細書でいう計算機はプ
ログラム内蔵形計算機を意味する)、(2)はインタフ
ェース制御回路、(3)は高速バス、(4)は対高速バ
スインタフェース回路、(6)は対低速バスインタフェ
ース回路、(8)は制御回路、(12’)はI10回路
1、(12b)はI10回路2、(13)はメモリ回路
、(14)は割込み要求信号線、(15)は低速バスで
ある。
において(1)は計算機(この明細書でいう計算機はプ
ログラム内蔵形計算機を意味する)、(2)はインタフ
ェース制御回路、(3)は高速バス、(4)は対高速バ
スインタフェース回路、(6)は対低速バスインタフェ
ース回路、(8)は制御回路、(12’)はI10回路
1、(12b)はI10回路2、(13)はメモリ回路
、(14)は割込み要求信号線、(15)は低速バスで
ある。
I10回路1 (12&)、I10回路2 (12b)
は低速バス(15)に接続されていて、高速バス(3)
には対高速バスインタフェース回路(4)だけが接続さ
れているので、高速バス(3)の容量性負荷が増大して
その伝送特性が劣化することはない。
は低速バス(15)に接続されていて、高速バス(3)
には対高速バスインタフェース回路(4)だけが接続さ
れているので、高速バス(3)の容量性負荷が増大して
その伝送特性が劣化することはない。
次に1計算機(1)からI10回路1 (121L)に
20ワードのデータを転送する場合の第4図の回路の動
作について説明する。計算機(1)から高速バス(3)
を経て対高速バスインタフェース回路(4)に入力され
る20ワードのデータは制御回路(8)の制御によって
メモリ回路(13)へ書込まれる。次にこの20ワード
のデータをどのI10回路のどの記憶番地に書込むかと
いうことを示すデバイスアドレスが、計算機(1)から
高速バス(3)、対高速バスインタフェース回路(4)
を経てメモリ回路(13)に書込まれる。
20ワードのデータを転送する場合の第4図の回路の動
作について説明する。計算機(1)から高速バス(3)
を経て対高速バスインタフェース回路(4)に入力され
る20ワードのデータは制御回路(8)の制御によって
メモリ回路(13)へ書込まれる。次にこの20ワード
のデータをどのI10回路のどの記憶番地に書込むかと
いうことを示すデバイスアドレスが、計算機(1)から
高速バス(3)、対高速バスインタフェース回路(4)
を経てメモリ回路(13)に書込まれる。
計算機(1)から送られるデータとアドレスとをメモリ
回路(13) I?:書込み終るとインタフェース制御
回路(2)は対低速インタフェース回路(6)を介して
低速バス(15)上に各ワードごとのデータとそのデー
タのアドレスとをメモリ回路(13)から読出して出力
する。とれらのデータはそのアドレスで指定されたI1
0回路1 (12a)のそれぞれの記憶番地に格納され
る。
回路(13) I?:書込み終るとインタフェース制御
回路(2)は対低速インタフェース回路(6)を介して
低速バス(15)上に各ワードごとのデータとそのデー
タのアドレスとをメモリ回路(13)から読出して出力
する。とれらのデータはそのアドレスで指定されたI1
0回路1 (12a)のそれぞれの記憶番地に格納され
る。
制御回路(8)は20ワードのデーiをすべて出力した
後、割込み要求信号線(14)を通じて計算機(1)K
終了側込みを出力し、これによシ計算機(1)はデータ
転送が終了したことを知る。
後、割込み要求信号線(14)を通じて計算機(1)K
終了側込みを出力し、これによシ計算機(1)はデータ
転送が終了したことを知る。
第5図は第4図の回路の動作を説明する動作タイムチャ
ートで、第5図(a)は計算機(1)からインタフェー
ス制御回路(2)への転送、第5図(b)はインタフェ
ース制御回路(2)からIlo 回路1(12a)へ
の転送を示す。第5図(A)において1ワードの転送に
T□の時間を必要とし、第5図(b)において1ワード
の転送K T、の時間を必要とするとすれば、20ワー
ドの転送を行う場合、計算機(1)が転送を開始してか
ら20T□の時間後にインタフェース制御回路(2)が
I10回路1 (12JL)へのデータ転送を開始する
ことになる。
ートで、第5図(a)は計算機(1)からインタフェー
ス制御回路(2)への転送、第5図(b)はインタフェ
ース制御回路(2)からIlo 回路1(12a)へ
の転送を示す。第5図(A)において1ワードの転送に
T□の時間を必要とし、第5図(b)において1ワード
の転送K T、の時間を必要とするとすれば、20ワー
ドの転送を行う場合、計算機(1)が転送を開始してか
ら20T□の時間後にインタフェース制御回路(2)が
I10回路1 (12JL)へのデータ転送を開始する
ことになる。
次に、I10回路1 (121&)から20ワードのデ
ータを計算機(1)へ転送する場合について説明する。
ータを計算機(1)へ転送する場合について説明する。
計算機(1)は対高速バスインタフェース回路(4)を
通じてI10回路1 (125L)のデバイスアドレス
と入力すべきワード数(この場合20ワードである)と
、計算機(1)へのデータ入力であることを示すコマン
ドとをインタフェース制御回路(2)へ入力する。この
入力によう七制御回路(8)が動作し、対低速バスイン
タフェース回路(6)を通じてI10回路1 (12a
)から20ワードのデータを入力し、メモリ回路(13
)に書込む。この書込みが終了すると、制御回路(8)
から割込み要求信号線(14)を通じて終了割込みを出
力する。この終了割込みを検知した計算機(1)は対高
速バスインタフェース回路(4)を介しインタフェース
制御回路(2)からデータを入力する。すなわち、メモ
リ回路(13) K記憶されているデータが順次読出さ
れて計算機(1)へ送られる。第5図(a)と第5図(
b)との時間的順序を入れかえた形で、110回路1
(12a)からのデータが計算機(1)へ転送される。
通じてI10回路1 (125L)のデバイスアドレス
と入力すべきワード数(この場合20ワードである)と
、計算機(1)へのデータ入力であることを示すコマン
ドとをインタフェース制御回路(2)へ入力する。この
入力によう七制御回路(8)が動作し、対低速バスイン
タフェース回路(6)を通じてI10回路1 (12a
)から20ワードのデータを入力し、メモリ回路(13
)に書込む。この書込みが終了すると、制御回路(8)
から割込み要求信号線(14)を通じて終了割込みを出
力する。この終了割込みを検知した計算機(1)は対高
速バスインタフェース回路(4)を介しインタフェース
制御回路(2)からデータを入力する。すなわち、メモ
リ回路(13) K記憶されているデータが順次読出さ
れて計算機(1)へ送られる。第5図(a)と第5図(
b)との時間的順序を入れかえた形で、110回路1
(12a)からのデータが計算機(1)へ転送される。
第5図から明らかなように、従来のインタフェース制御
回路では、計算機(1)がデータを出力してからそのデ
ータが110回路に入力されるまでの時間が大きく、デ
ータの時間的価値が失われる可能性があシ、また、イン
タフェース制御回路と110回路の間がデータ転送中の
状態にある間は、この転送が終了するまで他の110回
路をアクセスすることができないなどの問題点があうた
。
回路では、計算機(1)がデータを出力してからそのデ
ータが110回路に入力されるまでの時間が大きく、デ
ータの時間的価値が失われる可能性があシ、また、イン
タフェース制御回路と110回路の間がデータ転送中の
状態にある間は、この転送が終了するまで他の110回
路をアクセスすることができないなどの問題点があうた
。
この発明は上記のような問題点を解決するためになされ
たもので、高速パス忙直接接続されるA回路と計算機と
の間のデータ転送時間とほぼ同様な時間で、インク7工
−ス制御回路を介し九データ転送を行うことができるイ
ンタフェース制御回路を得ることを目的としている。
たもので、高速パス忙直接接続されるA回路と計算機と
の間のデータ転送時間とほぼ同様な時間で、インク7工
−ス制御回路を介し九データ転送を行うことができるイ
ンタフェース制御回路を得ることを目的としている。
この発明では、計算機(1)が外部回路へのデータ転送
を繰返し実行する場合でも、1つのインストラクション
の実行時間に対し、書込み指令信号又は読出し指令信号
を出力している時間の方が相当に*hので、インタフェ
ース制御回路は計算機が1つのインストラクションを実
行する時間の間に計算機から転送された1つのデータを
低速バスを介して110回路に転送するようにした。
を繰返し実行する場合でも、1つのインストラクション
の実行時間に対し、書込み指令信号又は読出し指令信号
を出力している時間の方が相当に*hので、インタフェ
ース制御回路は計算機が1つのインストラクションを実
行する時間の間に計算機から転送された1つのデータを
低速バスを介して110回路に転送するようにした。
計算機からインク7工−ス制御回路に転送されるデータ
は1データずつ、次のデータ転送が開始される前KIβ
回路に転送されるので、110回路へのデータ転送時間
が綜合的に著しく短縮される。
は1データずつ、次のデータ転送が開始される前KIβ
回路に転送されるので、110回路へのデータ転送時間
が綜合的に著しく短縮される。
逆に110回路から計算機へデータを転送する場合にも
計算機が次のデータを要求する前にそのデータをインタ
フェース制御回路のレジスタに格納しておくことができ
、しかも、低速バス上のデータ転送速度は高速バス上の
データ転送速度に比し低くしておくことができる。
計算機が次のデータを要求する前にそのデータをインタ
フェース制御回路のレジスタに格納しておくことができ
、しかも、低速バス上のデータ転送速度は高速バス上の
データ転送速度に比し低くしておくことができる。
以下この発明の実施例を図面について説明する。
第1図はこの発明の一実施例を示すブロック図で、第4
図と同一符号は同−又は和尚部分を示し、(5)はレジ
スタ、(7)はアドレスカウンタ、(9)は低速バス(
15)中のデータバス、(10)は低速バス(工5)中
のアドレスバス、(11)は低速バス(15)中の制御
線である。
図と同一符号は同−又は和尚部分を示し、(5)はレジ
スタ、(7)はアドレスカウンタ、(9)は低速バス(
15)中のデータバス、(10)は低速バス(工5)中
のアドレスバス、(11)は低速バス(15)中の制御
線である。
レジスタ(5)は複数のワードをそれぞれのアドレス位
置に記憶するように構成されておシ、インタフェース制
御回路(2)のレジスタ゛(5)はデバイスアドレスと
して仮KO11,2、−m−という値をもち、110回
路1 (12&)のメモリはデバイスアドレスとして仮
に10.11.12、−−−19 という値をもつとす
る。そして、インタフェース制御回路(2)はそのデバ
イスアドレスに書込まれているデータに対応して動作す
る。デバイスアドレスの意味を仮に次のように定める。
置に記憶するように構成されておシ、インタフェース制
御回路(2)のレジスタ゛(5)はデバイスアドレスと
して仮KO11,2、−m−という値をもち、110回
路1 (12&)のメモリはデバイスアドレスとして仮
に10.11.12、−−−19 という値をもつとす
る。そして、インタフェース制御回路(2)はそのデバ
イスアドレスに書込まれているデータに対応して動作す
る。デバイスアドレスの意味を仮に次のように定める。
デバイスアドレス0のレジスタは計算機(1)からのコ
マンド入力用であシ、コマンドの内容は低速バス(15
)に接続する110回路のデバイスアドレスと、計算機
(1)からの出力であるか計算機(1)への入力である
かを指示するコマンドとである。
マンド入力用であシ、コマンドの内容は低速バス(15
)に接続する110回路のデバイスアドレスと、計算機
(1)からの出力であるか計算機(1)への入力である
かを指示するコマンドとである。
デバイスアドレス1のレジスタの内容は計算機内のアド
レスを示す。すなわち、デバイスアドレス0により計算
機(1)からの出力が指示されたときは低速バスへ出力
するデータが書込まるべきデバイスアドレスを、デバイ
スアドレスOKよシ計算機(1)への入力が指示された
ときは低速バスから入力するデータが読出さるべきデバ
イスアドレスである。デバイスアドレス2はデバイスア
ドレス1と同様であるが、計算機(1)が一連の入力処
理又は出力処理を終了するときアクセスする丸めのもの
であり、このアクセスによジインタフエース制御回路(
2)が処理の終了を知る。
レスを示す。すなわち、デバイスアドレス0により計算
機(1)からの出力が指示されたときは低速バスへ出力
するデータが書込まるべきデバイスアドレスを、デバイ
スアドレスOKよシ計算機(1)への入力が指示された
ときは低速バスから入力するデータが読出さるべきデバ
イスアドレスである。デバイスアドレス2はデバイスア
ドレス1と同様であるが、計算機(1)が一連の入力処
理又は出力処理を終了するときアクセスする丸めのもの
であり、このアクセスによジインタフエース制御回路(
2)が処理の終了を知る。
計算機(1)が110回路1 (12JL)のデバイス
アドレス10〜19にデータを1ワードづつ書込む場合
を仮定し、インタフェース制御回路(2)の動作につい
て説明する。
アドレス10〜19にデータを1ワードづつ書込む場合
を仮定し、インタフェース制御回路(2)の動作につい
て説明する。
計算機(1)はデバイスアドレスOに110回路1(1
2a)のデバイスアドレスの先頭値10と出力を指示す
るコマンドを書込む。このうちのデバイスアドレスの先
頭値10は制御回路(8)の制御によりアドレスカウン
タ(7)に入力される。
2a)のデバイスアドレスの先頭値10と出力を指示す
るコマンドを書込む。このうちのデバイスアドレスの先
頭値10は制御回路(8)の制御によりアドレスカウン
タ(7)に入力される。
次に、計算機(1)はデバイスアドレス1にI10回路
1 (12&)のデバイスアドレス10に転送すべきデ
ータを書込む。
1 (12&)のデバイスアドレス10に転送すべきデ
ータを書込む。
第2図は第1図の回路において、計算機(1)からイン
タフェース制御回路(2)へ、及びインタフェース制御
回路(2)から工β回路1 (12L)へのデータ転送
を示す動作タイムチャートであり、第2図(a)は計算
機(1) Icおける1インストックシロン処理時間T
8と高速バス(3)上(高速バスの中の制御線上)に出
力するコマンド(書込み制御信号又は読出し制御信号)
の出力時間T4を示し、第2図(b)は高速バス上のア
ドレスデータ、第2図(e)は高速バス上のデータを示
す。すなわち、インタフェース制御回路(2)のアドレ
ス0のレジスタにコマンドとI10回路1 (x2a)
のデバイスアドレス10が書込まれ、次にインタフェー
ス制御回路のアドレス1の番地に順次、データ1.デー
タ2.−一 データ19が書込まれてゆく。この書込み
は第2図(a)のT4の時間の間に行われる。第2図(
d)は低速バス書込み信号を示す。図に示す例では15
T4の時間内にこの書込みが行われる。第2図(e)は
低速バス(15)のアドレスバス(10)上の信号、第
2図(’r)は低速バス(15)のデータバス(9)上
の信号をそれぞれ表している。アドレスカウンタ(7)
の計数値がアドレスバス(10)に出力されるが、その
初期値は10であシ、その後1個のデータの書込みが終
るごとに数値1づつインクリメントされて11 、12
、−一−と変化する。また、アドレス1のレジスタ(5
)の内容が対低速バスインタフェース回路(6)を介し
てデータバス(9)上に出力されるが、その内容は第2
図(e)に示すとおシデータ1.データ2.−一一と変
化し、25T4時間の書込み信号によつて工β回路1
(12a)のアドレス10にデータ1が、アドレス11
にデータ2が順次書込まれてゆく。
タフェース制御回路(2)へ、及びインタフェース制御
回路(2)から工β回路1 (12L)へのデータ転送
を示す動作タイムチャートであり、第2図(a)は計算
機(1) Icおける1インストックシロン処理時間T
8と高速バス(3)上(高速バスの中の制御線上)に出
力するコマンド(書込み制御信号又は読出し制御信号)
の出力時間T4を示し、第2図(b)は高速バス上のア
ドレスデータ、第2図(e)は高速バス上のデータを示
す。すなわち、インタフェース制御回路(2)のアドレ
ス0のレジスタにコマンドとI10回路1 (x2a)
のデバイスアドレス10が書込まれ、次にインタフェー
ス制御回路のアドレス1の番地に順次、データ1.デー
タ2.−一 データ19が書込まれてゆく。この書込み
は第2図(a)のT4の時間の間に行われる。第2図(
d)は低速バス書込み信号を示す。図に示す例では15
T4の時間内にこの書込みが行われる。第2図(e)は
低速バス(15)のアドレスバス(10)上の信号、第
2図(’r)は低速バス(15)のデータバス(9)上
の信号をそれぞれ表している。アドレスカウンタ(7)
の計数値がアドレスバス(10)に出力されるが、その
初期値は10であシ、その後1個のデータの書込みが終
るごとに数値1づつインクリメントされて11 、12
、−一−と変化する。また、アドレス1のレジスタ(5
)の内容が対低速バスインタフェース回路(6)を介し
てデータバス(9)上に出力されるが、その内容は第2
図(e)に示すとおシデータ1.データ2.−一一と変
化し、25T4時間の書込み信号によつて工β回路1
(12a)のアドレス10にデータ1が、アドレス11
にデータ2が順次書込まれてゆく。
第2図に示す例ではT4 = 4 T3 としである
ので、2.5 T4= +T8となシ、T、O間には低
速バス(15)を介しI10回路1 (12&)へデー
タ1を書込み、次に第2図(b) (e) K示すとお
シ、デバイスアドレス1のレジスタへデータ2が書込ま
れるのを待っていることができる。
ので、2.5 T4= +T8となシ、T、O間には低
速バス(15)を介しI10回路1 (12&)へデー
タ1を書込み、次に第2図(b) (e) K示すとお
シ、デバイスアドレス1のレジスタへデータ2が書込ま
れるのを待っていることができる。
次に1計算機(1)がエル回路1 (12m)のデバイ
スアドレス10〜19からデータを1ワードづつ入力す
る場合を例にしてインタフェース制御回路(2)の動作
について説明する。
スアドレス10〜19からデータを1ワードづつ入力す
る場合を例にしてインタフェース制御回路(2)の動作
について説明する。
第3図は第1図の回路において、■沖回路1(12a)
からインタフェース制御回路(2)へ、−及びインタフ
ェース制御回路(2)から計算機(1)へのデータ転送
を示す動作タイムチャートであって、第2図と同一文字
は同一意味を表すものとする。
からインタフェース制御回路(2)へ、−及びインタフ
ェース制御回路(2)から計算機(1)へのデータ転送
を示す動作タイムチャートであって、第2図と同一文字
は同一意味を表すものとする。
計算機(1)が高速バス(3)、対高速バスインタフェ
ース回路(4)を介し、デバイスアドレス0のレジスタ
にコマンド及びI10回路1 (12jL)の先頭アド
レス(先に説明した数値例では数値10である)を書込
むまでは第2図について説明したと同様に動作する。但
し、この場合のコマンドは第2図のコマンドが出力コマ
ンドであるのに対し入力コマンドである。この先頭アド
レス(数値10)は同時にアドレスカウンタ(7)の初
期値として設定され、アドレスカウンタ(7)の出力は
アドレスバス(10)を経てI10回路1 (12a)
のアドレス10のワードにアクセスし、そのワード(す
なわちデータ1(第3図(f)参照)がデータバス(9
)に出力され、これが対低速バスインタフェース回路(
6)を介しデバイスアドレス1のレジスタに書込まれる
。この書込みのタイミングは第3図(d)の制御信号(
第3図に示す例では2 T2O幅を有する)の立上り点
゛である。計算機(1)は高速バス(3)及び対高速
バスインタフェース回路゛(4)を介して第3図(b)
に示すようにデバイスアドレス1を出力しているので、
デバイスアドレス1に格納されているデータ1が読出さ
れて計算機(1)に入力される。インタフェース制御回
路(2)はデータ1をデバイスアドレス1に格納したの
ち、アドレスカウンタ(7)の計数値を1だけインクリ
メントしく数値11となる)、この数値をアドレスバス
(lO)上に出力してI10回路1 (12a)中のデ
バイスアドレス11のデータ(データ2)を読出し、以
下同様にしてデータ19までを計算機(1)に転送する
。計算機(1)は最後−のデ−タ(データ19)を入力
するときだけデバイスアドレス2のレジスタをアゲセス
する。これKよシ制御回路はI10回路1 (12&)
への入力コマンドの出力を中止する。
ース回路(4)を介し、デバイスアドレス0のレジスタ
にコマンド及びI10回路1 (12jL)の先頭アド
レス(先に説明した数値例では数値10である)を書込
むまでは第2図について説明したと同様に動作する。但
し、この場合のコマンドは第2図のコマンドが出力コマ
ンドであるのに対し入力コマンドである。この先頭アド
レス(数値10)は同時にアドレスカウンタ(7)の初
期値として設定され、アドレスカウンタ(7)の出力は
アドレスバス(10)を経てI10回路1 (12a)
のアドレス10のワードにアクセスし、そのワード(す
なわちデータ1(第3図(f)参照)がデータバス(9
)に出力され、これが対低速バスインタフェース回路(
6)を介しデバイスアドレス1のレジスタに書込まれる
。この書込みのタイミングは第3図(d)の制御信号(
第3図に示す例では2 T2O幅を有する)の立上り点
゛である。計算機(1)は高速バス(3)及び対高速
バスインタフェース回路゛(4)を介して第3図(b)
に示すようにデバイスアドレス1を出力しているので、
デバイスアドレス1に格納されているデータ1が読出さ
れて計算機(1)に入力される。インタフェース制御回
路(2)はデータ1をデバイスアドレス1に格納したの
ち、アドレスカウンタ(7)の計数値を1だけインクリ
メントしく数値11となる)、この数値をアドレスバス
(lO)上に出力してI10回路1 (12a)中のデ
バイスアドレス11のデータ(データ2)を読出し、以
下同様にしてデータ19までを計算機(1)に転送する
。計算機(1)は最後−のデ−タ(データ19)を入力
するときだけデバイスアドレス2のレジスタをアゲセス
する。これKよシ制御回路はI10回路1 (12&)
への入力コマンドの出力を中止する。
表お、第2図、第3図に示すパルス幅の比は一例を示し
たもので、他の適当なパルス幅比を用いてもよい。
たもので、他の適当なパルス幅比を用いてもよい。
また、第1図において、インタフェース制御回路(2)
、低速バス(15) ((9)、(10)、(11)を
含む)及びI10回路1 (12a)、 2 (12b
) をすべて1つの工沖回路に組込んでこれを高速バ
ス(3)と接続してもよい。
、低速バス(15) ((9)、(10)、(11)を
含む)及びI10回路1 (12a)、 2 (12b
) をすべて1つの工沖回路に組込んでこれを高速バ
ス(3)と接続してもよい。
以上のようにこの発明によれば、高速バス上に書込み指
令信号又は読出し指令信号が出力されてない時間を利用
することによって、低速バス上に出力する書込み指令信
号又は読出し指令信号のパルス幅の増大を行ったため、
高速バスの情報伝送能力を損うことなく、低速バスが高
速バスと同じ情報伝送能力を持ち、かつ低速バスの特長
であるバスの延長可能性、容量性負荷許容性等を保つこ
とができる。また、データ伝送の時間遅れが少なく、デ
ータの時間的価値がそこなわれることがない。
令信号又は読出し指令信号が出力されてない時間を利用
することによって、低速バス上に出力する書込み指令信
号又は読出し指令信号のパルス幅の増大を行ったため、
高速バスの情報伝送能力を損うことなく、低速バスが高
速バスと同じ情報伝送能力を持ち、かつ低速バスの特長
であるバスの延長可能性、容量性負荷許容性等を保つこ
とができる。また、データ伝送の時間遅れが少なく、デ
ータの時間的価値がそこなわれることがない。
第1図はこの発明の一実施例を示すブロック図、第2図
は第1図の回路において計算機からインタフェース制御
回路へ、及びインク7工−ス制御回路からI10回路へ
のデータ転送を示す動作タイムチャート、第3図は第1
図の回路におhてI10回路からインタフ、−ス制御回
路へ、及びインタフェース制御回路から計算機へのデー
タ転送を示す動作タイムチャート、第4図は従来の回路
を示すブロック図、第5図は第4図の回路の動作を説明
する動作タイムチャート。 (1)は計算機、(2)はインタフェース制御回路、(
3)は高速バス、(4)は対高速バスインタフェース回
路、(5)はレジスタ、(6)は対低速バスインタフェ
ース回路、(7)はアドレスカウンタ、(8)は制御回
路、(工5)は低速パス((9)はデータバス、(10
)はアドレスバス、(11)は制御細、(12m)は工
沖回路1 、(12b)はエル回路2゜尚、各図中同一
符号は同−又は相当部分を示す。
は第1図の回路において計算機からインタフェース制御
回路へ、及びインク7工−ス制御回路からI10回路へ
のデータ転送を示す動作タイムチャート、第3図は第1
図の回路におhてI10回路からインタフ、−ス制御回
路へ、及びインタフェース制御回路から計算機へのデー
タ転送を示す動作タイムチャート、第4図は従来の回路
を示すブロック図、第5図は第4図の回路の動作を説明
する動作タイムチャート。 (1)は計算機、(2)はインタフェース制御回路、(
3)は高速バス、(4)は対高速バスインタフェース回
路、(5)はレジスタ、(6)は対低速バスインタフェ
ース回路、(7)はアドレスカウンタ、(8)は制御回
路、(工5)は低速パス((9)はデータバス、(10
)はアドレスバス、(11)は制御細、(12m)は工
沖回路1 、(12b)はエル回路2゜尚、各図中同一
符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 高速バスを経て入出力される信号を低速バスを経てそれ
ぞれの入出力回路に入出力するようインタフェースを行
う場合のインタフェース制御回路において、 上記高速バスに対するインタフェースのための対高速バ
スインタフェース回路、 上記低速バスに対するインタフェースのための対低速バ
スインタフェース回路、 上記高速バスから上記対高速バスインタフェース回路を
経てアクセスされ、上記低速バスから上記対低速バスイ
ンタフェース回路を経てアクセスされるレジスタ、 上記低速バスを経てそれぞれの入出力回路の各メモリ位
置へアクセスするデバイスアドレスを出力するアドレス
カウンタ、 上記高速バスから上記入出力回路のメモリに対する書込
み指令信号又は読出し指令信号、ならびに書込み又は読
出しの場合のデバイスアドレスの先頭アドレスを上記レ
ジスタに書込む手段、上記先頭アドレスを上記アドレス
カウンタの初期値として設定し、1ワードの処理が終了
するごとに上記アドレスカウンタの計数値を1ずつイン
クリメントする手段、 上記高速バスから上記書込み指令信号又は読出し指令信
号が出力されていない時間を利用し、上記アドレスカウ
ンタの内容をデバイスアドレスとして上記低速バスを経
て上記入出力回路のメモリをアクセスし、アクセスした
メモリと上記レジスタとの間に上記低速バスを経てデー
タを転送する手段、 上記高速バスからの上記書込み指令信号又は読出し指令
信号に応じて上記レジスタから上記高速バスに対しデー
タ入出力を行う手段を備えたことを特徴とするインタフ
ェース制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13334085A JPS61290561A (ja) | 1985-06-19 | 1985-06-19 | インタフエ−ス制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13334085A JPS61290561A (ja) | 1985-06-19 | 1985-06-19 | インタフエ−ス制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61290561A true JPS61290561A (ja) | 1986-12-20 |
Family
ID=15102431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13334085A Pending JPS61290561A (ja) | 1985-06-19 | 1985-06-19 | インタフエ−ス制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61290561A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5599633A (en) * | 1979-01-23 | 1980-07-29 | Nec Corp | Data transfer control system |
JPS60133340A (ja) * | 1983-08-06 | 1985-07-16 | Japan Atom Energy Res Inst | 洩れ探査装置 |
-
1985
- 1985-06-19 JP JP13334085A patent/JPS61290561A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5599633A (en) * | 1979-01-23 | 1980-07-29 | Nec Corp | Data transfer control system |
JPS60133340A (ja) * | 1983-08-06 | 1985-07-16 | Japan Atom Energy Res Inst | 洩れ探査装置 |
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