JP2553128B2 - データバッファ装置 - Google Patents
データバッファ装置Info
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- JP2553128B2 JP2553128B2 JP63020643A JP2064388A JP2553128B2 JP 2553128 B2 JP2553128 B2 JP 2553128B2 JP 63020643 A JP63020643 A JP 63020643A JP 2064388 A JP2064388 A JP 2064388A JP 2553128 B2 JP2553128 B2 JP 2553128B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、たとえば複数のバスを介して高速で入力さ
れるデータを、入力された順番で任意の方向に出力する
ため一元的なFIFO処理を行うデータバッファ装置に関す
るものである。
れるデータを、入力された順番で任意の方向に出力する
ため一元的なFIFO処理を行うデータバッファ装置に関す
るものである。
（従来の技術） 独立した２本のバスより、双方向から入力されたデー
タに対して高速のFIFO処理を行うデータバッファ装置に
おいては、入力される方向に対して個別にバッファを設
けることが考えられる。
タに対して高速のFIFO処理を行うデータバッファ装置に
おいては、入力される方向に対して個別にバッファを設
けることが考えられる。
しかしながらこの場合、双方向から入力されるデータ
に対して、入力された順序で任意の方向に出力するため
一元的なキュー管理を行うためには、入力される方向で
区別された複数のバッファの管理を集中的かつ同時に行
わなければならず、バッファ管理機構が非常に複雑なも
のとなる。
に対して、入力された順序で任意の方向に出力するため
一元的なキュー管理を行うためには、入力される方向で
区別された複数のバッファの管理を集中的かつ同時に行
わなければならず、バッファ管理機構が非常に複雑なも
のとなる。
（発明が解決しようとする課題） このように一般的に考えられるデータバッファ装置で
の双方向に対する一元的なFIFO処理は、バッファ管理機
構の複雑さの点で問題がある。
の双方向に対する一元的なFIFO処理は、バッファ管理機
構の複雑さの点で問題がある。
本発明はこのような問題点に鑑みてなされたものでそ
の目的とすることころは、二つの独立したバスに対して
双方向からデータの入力が可能であり、しかも複雑なバ
ッファ管理機構が不要でかつ入力順に任意の方向に高速
のデータ出力が行えるデータバッファ装置を提供するこ
とにある。
の目的とすることころは、二つの独立したバスに対して
双方向からデータの入力が可能であり、しかも複雑なバ
ッファ管理機構が不要でかつ入力順に任意の方向に高速
のデータ出力が行えるデータバッファ装置を提供するこ
とにある。
［発明の構成］ （課題を解決するための手段） 前記目的を達成するために本発明は、独立した２本の
バス上のデータを同一メモリ上のそれぞれ異なる領域に
記憶する記憶手段と、アクセスするバスを切換える切換
手段と、前記記憶手段に記憶されたデータの記憶領域種
別と出力されるべきバスの種類とデータ長とに関する情
報を記憶しこの情報に基づいて前記記憶手段に記憶され
るデータの読出しの制御を行う制御手段とを具備してい
る。
バス上のデータを同一メモリ上のそれぞれ異なる領域に
記憶する記憶手段と、アクセスするバスを切換える切換
手段と、前記記憶手段に記憶されたデータの記憶領域種
別と出力されるべきバスの種類とデータ長とに関する情
報を記憶しこの情報に基づいて前記記憶手段に記憶され
るデータの読出しの制御を行う制御手段とを具備してい
る。
（作 用） 前記記憶手段にデータが書込まれるときには、まず切
換手段によって書込みを行うバスが選択され、選択され
たバス上のデータが記憶手段の第１の領域に書込まれ
る。一方、異なるバス上のデータが書込まれるときに
は、切換手段によって書込みを行うバスが切換えられ、
切換えられたバス上のデータが記憶手段の第２の領域に
書込まれる。また、このように記憶手段にデータが書込
まれると、制御手段には記憶されたデータの記憶領域種
別に出力先のバスとデータ長とに関する情報が記憶され
る。
換手段によって書込みを行うバスが選択され、選択され
たバス上のデータが記憶手段の第１の領域に書込まれ
る。一方、異なるバス上のデータが書込まれるときに
は、切換手段によって書込みを行うバスが切換えられ、
切換えられたバス上のデータが記憶手段の第２の領域に
書込まれる。また、このように記憶手段にデータが書込
まれると、制御手段には記憶されたデータの記憶領域種
別に出力先のバスとデータ長とに関する情報が記憶され
る。
前記記憶手段からデータを読出す場合には、制御手段
はその内部の記憶部から先に記憶した記憶領域種別と出
力先のバスとデータ長とを読取る。そして記憶領域種別
情報から記憶手段のうちの２つの領域のうち一方を選択
して次に出力すべきバッファアドレスを得てその領域か
らデータ長分のデータを読取り、出力すべきバスに送り
出す。
はその内部の記憶部から先に記憶した記憶領域種別と出
力先のバスとデータ長とを読取る。そして記憶領域種別
情報から記憶手段のうちの２つの領域のうち一方を選択
して次に出力すべきバッファアドレスを得てその領域か
らデータ長分のデータを読取り、出力すべきバスに送り
出す。
（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例に係るデータバッファ装置
の構成を示すブロック図である。
の構成を示すブロック図である。
同図に示されるようにこのデータバッファ装置はバス
１、３、DMA制御部５、７、外部装置９、11、バッファ1
3、セレクタ15、バッファ制御部17からなる。
１、３、DMA制御部５、７、外部装置９、11、バッファ1
3、セレクタ15、バッファ制御部17からなる。
バス１、３はそれぞれ独立したバスである。DMA制御
部５、７はそれぞれ外部装置９、11からバッファ13への
転送要求を受けるとDMA処理を行う。バッファ13はバス
１、３上のデータを書込みまたバッファ13に記憶された
データをバス１、３上に出力うる。第２図はこのバッフ
ァ13上のメモリの説明図である。同図に示されるように
このバッファ13上のメモリは、バス１から入力されるデ
ータを記憶する第１の領域19と、バス３から入力される
データを記憶する第２の領域21と入力ポインタ27、29と
出力ポインタ23、25とからなる。また、符号23、25はそ
れぞれ第１の領域19、第２の領域21の次に読出すべきデ
ータを示す出力ポインタを表し、符号27、29は第１の領
域19、第２の領域21の次に書込まれるべきデータを示す
入力ポインタを表す。なお、同図の状態では、第１の領
域19にはa4バイトのデータとa2バイトのデータとa1バイ
トのデータが記憶されており、出力ポインタ23によって
次に読出されるべきデータがa4バイトのデータであり、
また入力ポインタ27によって第１の領域19に次に書込ま
れるデータはa1バイトのデータの次に書込まれることに
なる。また、第２の領域21においても同様に出力ポイン
タ25、入力ポインタ29によって次に読出されるべきデー
タと次に書込まれるべきデータの書込み場所とが指定さ
れる。
部５、７はそれぞれ外部装置９、11からバッファ13への
転送要求を受けるとDMA処理を行う。バッファ13はバス
１、３上のデータを書込みまたバッファ13に記憶された
データをバス１、３上に出力うる。第２図はこのバッフ
ァ13上のメモリの説明図である。同図に示されるように
このバッファ13上のメモリは、バス１から入力されるデ
ータを記憶する第１の領域19と、バス３から入力される
データを記憶する第２の領域21と入力ポインタ27、29と
出力ポインタ23、25とからなる。また、符号23、25はそ
れぞれ第１の領域19、第２の領域21の次に読出すべきデ
ータを示す出力ポインタを表し、符号27、29は第１の領
域19、第２の領域21の次に書込まれるべきデータを示す
入力ポインタを表す。なお、同図の状態では、第１の領
域19にはa4バイトのデータとa2バイトのデータとa1バイ
トのデータが記憶されており、出力ポインタ23によって
次に読出されるべきデータがa4バイトのデータであり、
また入力ポインタ27によって第１の領域19に次に書込ま
れるデータはa1バイトのデータの次に書込まれることに
なる。また、第２の領域21においても同様に出力ポイン
タ25、入力ポインタ29によって次に読出されるべきデー
タと次に書込まれるべきデータの書込み場所とが指定さ
れる。
セレクタ15はバッファ制御部17の指令に基づいてバス
１、３のうちアクセスすべきバスを選択する。バッファ
制御部17は内部に入力ポインタ33と出力ポインタ31とFI
FOテーブルを有している。このFIFOテーブルにバッファ
13に記憶されたデータの出力されるべきバスの種類とデ
ータ長に関する情報を記憶しており、この情報に基づい
てバッファ13に記憶されたデータの読出し制御を行う。
第３図はバッファ制御部17内のFIFOテーブルを示すもの
で、同図に示されるように、FIFOテーブルにはデータの
出力されるべきバスの種類すなわち転送方向種別とデー
タ長とが記憶される。また、符号31、33はFIFOテーブル
の出力ポインタおよび入力ポインタを示す。なお、同図
に示す状態では、出力ポインタ31がデータ長a5の部分を
指していることからバッファ13から読出されるべきデー
タはバス３に出力されデータ長a5のデータであることが
わかる。また入力ポインタ33によってバッファ13に新た
にデータが書込まれれば次のアドレスに転送方向種別と
データ長とが書込まれる。
１、３のうちアクセスすべきバスを選択する。バッファ
制御部17は内部に入力ポインタ33と出力ポインタ31とFI
FOテーブルを有している。このFIFOテーブルにバッファ
13に記憶されたデータの出力されるべきバスの種類とデ
ータ長に関する情報を記憶しており、この情報に基づい
てバッファ13に記憶されたデータの読出し制御を行う。
第３図はバッファ制御部17内のFIFOテーブルを示すもの
で、同図に示されるように、FIFOテーブルにはデータの
出力されるべきバスの種類すなわち転送方向種別とデー
タ長とが記憶される。また、符号31、33はFIFOテーブル
の出力ポインタおよび入力ポインタを示す。なお、同図
に示す状態では、出力ポインタ31がデータ長a5の部分を
指していることからバッファ13から読出されるべきデー
タはバス３に出力されデータ長a5のデータであることが
わかる。また入力ポインタ33によってバッファ13に新た
にデータが書込まれれば次のアドレスに転送方向種別と
データ長とが書込まれる。
次に、このように構成されたデータバッファ装置の動
作について説明する。
作について説明する。
バッファ制御部17は、バッファ13への書き込み要求を
外部装置９、11から受けない場合は、バッファ13からの
読み出し処理をくり返す。
外部装置９、11から受けない場合は、バッファ13からの
読み出し処理をくり返す。
DMA制御部５はバッファ制御部17に転送要求を伝え、
バッファ制御部17はバッファ13からの読み出し処理を中
断し、セレクタ15を操作してバス１をアクセス可能にし
て、バッファ13への書き込み処理を開始する。そして外
部装置９からデータがDMA制御部５によってバッファ13
の第１の領域19に書込まれる。この場合書込まれるデー
タは入力ポインタ27の示すアドレスから書込みが終了す
ると転送終了の信号が外部装置９からバッファ制御部17
に伝えられる。ただし外部装置９がメモリ等の場合で転
送データ数が予め決っている場合にはDMA制御部５がバ
ッファ制御部17に転送終了を通知する。バッファ制御部
17は内部のFIFOテーブルに先程バッファ13に書込まれた
データのデータ長a0と読み出すべきバスの種別を書き込
む。たとえば、外部装置９から外部装置11にデータを転
送する場合にはバスの種別「３」を書き込み、外部装置
11から外部装置９にもどされる場合には「１」を書き込
む。この書込むべきFIFOテーブルの位置は入力ポインタ
33によって示されている。またバッファ13においては第
１の領域19にa0バイトのデータが書込まれるので入力ポ
インタ27が所定の量だけインクリメントされる。ただし
入力ポインタ33および27が既定の最大値を超えている場
合にはそれぞれの先頭番地に戻る。
バッファ制御部17はバッファ13からの読み出し処理を中
断し、セレクタ15を操作してバス１をアクセス可能にし
て、バッファ13への書き込み処理を開始する。そして外
部装置９からデータがDMA制御部５によってバッファ13
の第１の領域19に書込まれる。この場合書込まれるデー
タは入力ポインタ27の示すアドレスから書込みが終了す
ると転送終了の信号が外部装置９からバッファ制御部17
に伝えられる。ただし外部装置９がメモリ等の場合で転
送データ数が予め決っている場合にはDMA制御部５がバ
ッファ制御部17に転送終了を通知する。バッファ制御部
17は内部のFIFOテーブルに先程バッファ13に書込まれた
データのデータ長a0と読み出すべきバスの種別を書き込
む。たとえば、外部装置９から外部装置11にデータを転
送する場合にはバスの種別「３」を書き込み、外部装置
11から外部装置９にもどされる場合には「１」を書き込
む。この書込むべきFIFOテーブルの位置は入力ポインタ
33によって示されている。またバッファ13においては第
１の領域19にa0バイトのデータが書込まれるので入力ポ
インタ27が所定の量だけインクリメントされる。ただし
入力ポインタ33および27が既定の最大値を超えている場
合にはそれぞれの先頭番地に戻る。
その後バッファ制御部17は読み出し処理操作に戻り外
部装置９（または11）からの転送要求があれば上述と同
様の動作を行う。
部装置９（または11）からの転送要求があれば上述と同
様の動作を行う。
次にバッファ13からデータを読出す場合の動作につい
て説明する。
て説明する。
バッファ制御部17はFIFOテーブルにおける出力ポイン
タ31により次の出力すべきバスの種別とデータ長とを読
取る。そして、たとえば第３図においてデータ長a5のデ
ータが出力ポインタ31によって示されており、このデー
タの出力バス種別が「３」となっているので、バッファ
制御部17はセレクタ15を制御してバス３をアクセス可能
にする。次にバッファ制御部17はFIFOテーブルにあるデ
ータ長a5をDMA制御部７に通知しDMA制御部７に対して起
動要求を行う。そして出力ポインタ31をインクリメント
しデータ長a4の位置を指すようにする。
タ31により次の出力すべきバスの種別とデータ長とを読
取る。そして、たとえば第３図においてデータ長a5のデ
ータが出力ポインタ31によって示されており、このデー
タの出力バス種別が「３」となっているので、バッファ
制御部17はセレクタ15を制御してバス３をアクセス可能
にする。次にバッファ制御部17はFIFOテーブルにあるデ
ータ長a5をDMA制御部７に通知しDMA制御部７に対して起
動要求を行う。そして出力ポインタ31をインクリメント
しデータ長a4の位置を指すようにする。
DMA制御部７はバス３の制御権を獲得しバッファ13の
第２の領域21からデータを読取る。この場合第２の領域
21においては出力ポインタ25がa5バイトのデータの先頭
の位置を示しているので、この位置からデータの読み出
しが行われる。また、DMA制御部７にはFIFOテーブルの
データ長a5が伝えられているので、第２の領域21におい
て出力ポインタ25が示す位置からa5バイト分のデータを
読出しこれをバス３に送出する。DMA制御部７はデータ
の転送終了後にバッファ制御部17にデータの読み出し終
了を通知する。そしてデータの読取りが終了するとバッ
ファ制御部によって第２の領域21の出力ポインタ25がa3
バイトのデータの先頭の位置までインクリメントされ
る。またFIFOテーブルにおいても出力ポインタ31がデー
タ長a4のデータを示す位置までインクリメントされる。
なおこの場合、出力ポインタ25、31が既定の最大値を超
えている場合にはそれぞれの先頭番地に戻るようにバッ
ファ制御部によって制御される。
第２の領域21からデータを読取る。この場合第２の領域
21においては出力ポインタ25がa5バイトのデータの先頭
の位置を示しているので、この位置からデータの読み出
しが行われる。また、DMA制御部７にはFIFOテーブルの
データ長a5が伝えられているので、第２の領域21におい
て出力ポインタ25が示す位置からa5バイト分のデータを
読出しこれをバス３に送出する。DMA制御部７はデータ
の転送終了後にバッファ制御部17にデータの読み出し終
了を通知する。そしてデータの読取りが終了するとバッ
ファ制御部によって第２の領域21の出力ポインタ25がa3
バイトのデータの先頭の位置までインクリメントされ
る。またFIFOテーブルにおいても出力ポインタ31がデー
タ長a4のデータを示す位置までインクリメントされる。
なおこの場合、出力ポインタ25、31が既定の最大値を超
えている場合にはそれぞれの先頭番地に戻るようにバッ
ファ制御部によって制御される。
このように本実施例では複雑なメモリのアドレス管理
を必要とせず、双方向から別々のバス１、３を介して入
力されるデータを即座にバッファ13に入力でき、さらに
バッファ制御部17がFIFOテーブルを用いて一元的なキュ
ー管理によりバッファ13に記憶されたデータの読出し制
御を行うことができる。またバス１とバス３とが完全に
分離しているので、一方のバスの影響が他方に伝搬する
ことはない。
を必要とせず、双方向から別々のバス１、３を介して入
力されるデータを即座にバッファ13に入力でき、さらに
バッファ制御部17がFIFOテーブルを用いて一元的なキュ
ー管理によりバッファ13に記憶されたデータの読出し制
御を行うことができる。またバス１とバス３とが完全に
分離しているので、一方のバスの影響が他方に伝搬する
ことはない。
［発明の効果］ 以上詳細に説明したように本発明によれば、二つの独
立したバスに対して双方向からデータの入出力が行わ
れ、しかも複雑なバッファ管理機構は不要となり、また
所定の順序で高速でデータの出力が行われる。
立したバスに対して双方向からデータの入出力が行わ
れ、しかも複雑なバッファ管理機構は不要となり、また
所定の順序で高速でデータの出力が行われる。
第１図は本発明の一実施例に係るデータバッファ装置の
構成を示すブロック図、第２図はバッファ13のメモリを
示す図、第３図はバッファ制御部17内のFIFOテーブルを
示す図である。 １、３……バス ５、７……DMA制御部 13……バッファ 15……セレクタ 17……バッファ制御部
構成を示すブロック図、第２図はバッファ13のメモリを
示す図、第３図はバッファ制御部17内のFIFOテーブルを
示す図である。 １、３……バス ５、７……DMA制御部 13……バッファ 15……セレクタ 17……バッファ制御部
Claims (1)
- 【請求項１】独立した２本のバスにより、双方向から入
力されるデータに対して、入力された順番で任意の方向
に出力するため一元的なキュー管理の必要なバッファ装
置において、 独立した２本のバス上のデータを同一メモリ上のそれぞ
れ異なる領域に記憶する記憶手段と、 アクセスするバスを切換える切換手段と、 前記記憶手段で記憶されたデータの記憶領域種別と出力
されるべきバスの種類とデータ長とに関する情報を記憶
し、この情報に基づいて前記記憶手段に記憶されるデー
タの読出の制御を行う制御手段と、 を具備することを特徴とするデータバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020643A JP2553128B2 (ja) | 1988-01-30 | 1988-01-30 | データバッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020643A JP2553128B2 (ja) | 1988-01-30 | 1988-01-30 | データバッファ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196654A JPH01196654A (ja) | 1989-08-08 |
| JP2553128B2 true JP2553128B2 (ja) | 1996-11-13 |
Family
ID=12032906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020643A Expired - Lifetime JP2553128B2 (ja) | 1988-01-30 | 1988-01-30 | データバッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553128B2 (ja) |
-
1988
- 1988-01-30 JP JP63020643A patent/JP2553128B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01196654A (ja) | 1989-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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