JP2577604Y2 - 画像メモリ・データ演算装置 - Google Patents
画像メモリ・データ演算装置Info
- Publication number
- JP2577604Y2 JP2577604Y2 JP1992004686U JP468692U JP2577604Y2 JP 2577604 Y2 JP2577604 Y2 JP 2577604Y2 JP 1992004686 U JP1992004686 U JP 1992004686U JP 468692 U JP468692 U JP 468692U JP 2577604 Y2 JP2577604 Y2 JP 2577604Y2
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- JP
- Japan
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- memory
- read
- image memory
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- Prior art date
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- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本考案は、ＤＲＡＭ等を利用した
コンピュータ用画像メモリに蓄えられたデータを読み込
んで演算を施す画像メモリ・データ演算装置に関し、詳
しくは、演算処理速度を高速にするように改善するもの
である。
コンピュータ用画像メモリに蓄えられたデータを読み込
んで演算を施す画像メモリ・データ演算装置に関し、詳
しくは、演算処理速度を高速にするように改善するもの
である。
【０００２】
【従来の技術】例えば、図３に示すように、コンピュー
タ内部に設置された画像メモリＭ内のデータに対する演
算処理は、この画像メモリＭ内のある領域（ソース領域
Ｓ）に格納されているデータＳＤと、この領域Ｓとは異
なる領域（デスティネーション領域Ｄ）に格納されてい
るデータＤＤとを読み込んで演算装置１で所定の演算を
施し、その演算結果データＲＤを再び、もとのデスティ
ネーション領域Ｄに書き込む処理が一般的である。通
常、画像メモリＭとしてＤＲＡＭを使用する場合、同一
ロウ・アドレスにあるデータについての読み込み、書き
出しは連続して処理できるというＤＲＡＭ特有の高速ペ
ージ・モード機能を利用するため、演算処理装置１周辺
にＦＩＦＯメモリ（先入れ先出しメモリ）を設け、複数
のデータを連続して読み込んで一旦このＦＩＦＯに蓄
え、それから演算処理する方式が一般的に採用されてい
る。
タ内部に設置された画像メモリＭ内のデータに対する演
算処理は、この画像メモリＭ内のある領域（ソース領域
Ｓ）に格納されているデータＳＤと、この領域Ｓとは異
なる領域（デスティネーション領域Ｄ）に格納されてい
るデータＤＤとを読み込んで演算装置１で所定の演算を
施し、その演算結果データＲＤを再び、もとのデスティ
ネーション領域Ｄに書き込む処理が一般的である。通
常、画像メモリＭとしてＤＲＡＭを使用する場合、同一
ロウ・アドレスにあるデータについての読み込み、書き
出しは連続して処理できるというＤＲＡＭ特有の高速ペ
ージ・モード機能を利用するため、演算処理装置１周辺
にＦＩＦＯメモリ（先入れ先出しメモリ）を設け、複数
のデータを連続して読み込んで一旦このＦＩＦＯに蓄
え、それから演算処理する方式が一般的に採用されてい
る。
【０００３】このようなＦＩＦＯメモリを用いた従来の
画像メモリ・データ演算装置の構成例を図４に表し、図
５のタイムチャートを用いて、その構成、動作を説明す
る。 画像メモリＭの領域Ｓから連続的に読み込んだＮ個
のデータＳＤ１〜Ｎ（値Ｎは領域Ｓの大きさによるが、
その最大値はＦＩＦＯメモリ１２の容量により定まる）
は、ＦＩＦＯメモリ１２に入力され、一旦、格納され
る。 続いて、画像メモリＭのデスティネーション領域Ｄ
からデータ１単位分ＤＤ１を読み込むとともに、ＦＩＦ
Ｏ１２に格納した領域Ｓのデータ１単位分ＳＤ１を読み
込み、これら２個のデータＳＤ１，ＤＤ１について演算
器１１にて演算処理を行う。 そして、この演算結果ＲＤ１をもとの画像メモリＭ
のデスティネーション領域Ｄに書き出す。以上，の
動作をＮ回連続して行い、画像メモリＭについてのデー
タ演算処理を実行している。尚、メモリ・コントローラ
１３は外部から与えられる動作指示により、各構成要素
に制御信号を生成するブロックであり、アドレス・カウ
ンタ１４はメモリ・コントローラ１３により制御され、
画像メモリＭに対して書き出しアドレス、読み込みアド
レスを生成するブロックである。
画像メモリ・データ演算装置の構成例を図４に表し、図
５のタイムチャートを用いて、その構成、動作を説明す
る。 画像メモリＭの領域Ｓから連続的に読み込んだＮ個
のデータＳＤ１〜Ｎ（値Ｎは領域Ｓの大きさによるが、
その最大値はＦＩＦＯメモリ１２の容量により定まる）
は、ＦＩＦＯメモリ１２に入力され、一旦、格納され
る。 続いて、画像メモリＭのデスティネーション領域Ｄ
からデータ１単位分ＤＤ１を読み込むとともに、ＦＩＦ
Ｏ１２に格納した領域Ｓのデータ１単位分ＳＤ１を読み
込み、これら２個のデータＳＤ１，ＤＤ１について演算
器１１にて演算処理を行う。 そして、この演算結果ＲＤ１をもとの画像メモリＭ
のデスティネーション領域Ｄに書き出す。以上，の
動作をＮ回連続して行い、画像メモリＭについてのデー
タ演算処理を実行している。尚、メモリ・コントローラ
１３は外部から与えられる動作指示により、各構成要素
に制御信号を生成するブロックであり、アドレス・カウ
ンタ１４はメモリ・コントローラ１３により制御され、
画像メモリＭに対して書き出しアドレス、読み込みアド
レスを生成するブロックである。
【０００４】
【考案が解決しようとする課題】以上のような従来の装
置にあっては、図５において、データ演算処理に要する
時間と、画像メモリＭであるＤＲＡＭのデータ入出力
端子の入出力方向を切り換えるのに要する時間とが必
要となるため、全体の処理を高速にしようとする際の妨
げとなっていた。
置にあっては、図５において、データ演算処理に要する
時間と、画像メモリＭであるＤＲＡＭのデータ入出力
端子の入出力方向を切り換えるのに要する時間とが必
要となるため、全体の処理を高速にしようとする際の妨
げとなっていた。
【０００５】本考案は、このような課題を解決したもの
であり、より高速に画像メモリ内のデータを演算処理す
ることを目的とする。
であり、より高速に画像メモリ内のデータを演算処理す
ることを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
る本考案は、画像メモリのソース領域から読み出した複
数データを一旦ＦＩＦＯメモリ（先入れ先出しメモリ）
に格納して、前記画像メモリのデスティネーション領域
から読み出した複数データとを演算器にて演算してその
演算結果データをもとの前記デスティネーション領域に
書き込む画像メモリ・データ演算装置において、前記ソ
ース領域から複数データを連続して読み出して前記ＦＩ
ＦＯメモリに格納した後、前記デスティネーション領域
から読み出すデータ１単位につき前記ＦＩＦＯメモリに
格納した前記ソース領域のデータを１単位ずつ読み出し
て前記デスティネーション領域から読み出すデータ１単
位と前記ＦＩＦＯメモリに格納した前記ソース領域のデ
ータを１単位とを組にして前記演算器に送出しその演算
結果を直ちに前記ＦＩＦＯメモリに転送することを繰り
返すメモリ制御部を設けたことを特徴とする画像メモリ
・データ演算装置である。
る本考案は、画像メモリのソース領域から読み出した複
数データを一旦ＦＩＦＯメモリ（先入れ先出しメモリ）
に格納して、前記画像メモリのデスティネーション領域
から読み出した複数データとを演算器にて演算してその
演算結果データをもとの前記デスティネーション領域に
書き込む画像メモリ・データ演算装置において、前記ソ
ース領域から複数データを連続して読み出して前記ＦＩ
ＦＯメモリに格納した後、前記デスティネーション領域
から読み出すデータ１単位につき前記ＦＩＦＯメモリに
格納した前記ソース領域のデータを１単位ずつ読み出し
て前記デスティネーション領域から読み出すデータ１単
位と前記ＦＩＦＯメモリに格納した前記ソース領域のデ
ータを１単位とを組にして前記演算器に送出しその演算
結果を直ちに前記ＦＩＦＯメモリに転送することを繰り
返すメモリ制御部を設けたことを特徴とする画像メモリ
・データ演算装置である。
【０００７】
【作用】本考案の画像メモリ・データ演算装置は、画像
メモリのソース領域から連続してＮ個のデータを読み込
んでＦＩＦＯメモリに蓄え、次に、画像メモリのデステ
ィネーション領域から連続してＮ個のデータを読み込
み、この読み込んだデータと、ＦＩＦＯメモリに格納し
たデータを１単位ずつ読み込んで演算器にて演算処理を
施し、画像メモリのデスティネーション領域に書き込ん
でいく。
メモリのソース領域から連続してＮ個のデータを読み込
んでＦＩＦＯメモリに蓄え、次に、画像メモリのデステ
ィネーション領域から連続してＮ個のデータを読み込
み、この読み込んだデータと、ＦＩＦＯメモリに格納し
たデータを１単位ずつ読み込んで演算器にて演算処理を
施し、画像メモリのデスティネーション領域に書き込ん
でいく。
【０００８】
【実施例】以下、図面を用いて本考案を詳細に説明す
る。図１は本考案を実施した画像メモリ・データ演算装
置の構成ブロックを表す例である。この図において、演
算器１１、ＦＩＦＯメモリ１２、アドレス・カウンダ１
４は図４に示した従来のものと同じであるが、メモリ・
コントローラ１３にて発生するタイミングは後述するよ
うに若干異なる。更に、本考案におけるハードウェア構
成上の特徴は、ＦＩＦＯメモリ１２へ与えるデータを選
択するマルチプレクサ１５を設けたことであり、このマ
ルチプレクサ１５は、ソース領域Ｓのデータを扱う時は
Ｓ側を選択し、デスティネーション領域Ｄのデータを扱
う時はＤ側を選択する。この選択動作は、メモリ・コン
トローラ１３により行われる。
る。図１は本考案を実施した画像メモリ・データ演算装
置の構成ブロックを表す例である。この図において、演
算器１１、ＦＩＦＯメモリ１２、アドレス・カウンダ１
４は図４に示した従来のものと同じであるが、メモリ・
コントローラ１３にて発生するタイミングは後述するよ
うに若干異なる。更に、本考案におけるハードウェア構
成上の特徴は、ＦＩＦＯメモリ１２へ与えるデータを選
択するマルチプレクサ１５を設けたことであり、このマ
ルチプレクサ１５は、ソース領域Ｓのデータを扱う時は
Ｓ側を選択し、デスティネーション領域Ｄのデータを扱
う時はＤ側を選択する。この選択動作は、メモリ・コン
トローラ１３により行われる。
【０００９】図２は図１に示した本考案装置の動作を表
すタイムチャートであり、この図及び図６、図７、図
８、図９を用いて本考案装置の動作を詳しく説明する。
尚、図２のタイムチャートにおいて、（ａ）〜（ｅ）は
図１内の各ブロックの入出力状況を表すものである。ま
た、図６、図７、図８、図９は、図１に示した構成ブロ
ックの内、マルチプレクサ１５、ＦＩＦＯメモリ１２、
演算器１１、画像メモリＭを抽出して各時点でのデータ
様子を表したものである。 はじめに、マルチプレクサ１５の入力をＳ側を選択
するように制御する。そして、画像メモリＭのソース領
域ＳからＮ個のデータＳＤ１〜Ｎを連続して読み込み、
ＦＩＦＯメモリ１２に図６のように格納する。 次に、マルチプレクサ１５の入力をＤ側に切り換え
る。そして、画像メモリＭのデスティネーション領域Ｄ
からＮ個のデータＤＤ１〜Ｎを読み込むが、この時、１
個ずつのデータＤＤ１，ＤＤ２，…を読み込む毎に、Ｆ
ＩＦＯメモリ１２に格納したデータＳＤ１，ＳＤ２，…
を読み込み、データＤＤ１とデータＳＤ１とを組にして
演算器１１に送出し、その演算結果ＲＤ１を直ちにＦＩ
ＦＯメモリ１２に転送する。同様にして、データＳＤ
２，ＤＤ２についてもその演算結果ＲＤ２をＦＩＦＯメ
モリ１２に転送し、結局、Ｎ個の演算結果ＲＤ１，ＲＤ
２，…を連続的にＦＩＦＯメモリ１２に転送する。ここ
で、図７は、ＦＩＦＯメモリ１２から読み出したデータ
ＳＤ１と画像メモリＭから読み出したデータＤＤ１を演
算しているときの図であり、この演算結果ＲＤ１をＦＩ
ＦＯメモリ１２に転送して次のデータＳＤ２とデータＤ
Ｄ２とを演算している様子を表したのが図８である。 メモリ・コントローラ１２は、図９のように、ＦＩ
ＦＯメモリ１２に格納された演算結果データＲＤ１，
２，…を今度は画像メモリＭに連続的に転送する。以上
のように本考案の画像メモリ・データ演算装置は作用す
るので、従来の装置のように、各データ毎に要するデー
タ演算処理時間、画像メモリＭであるＤＲＡＭのデータ
入出力端子の入出力方向を切り換えるのに要する時間を
必要としない。また、ＦＩＦＯメモリ１２の容量も従来
の装置と同じ量である。
すタイムチャートであり、この図及び図６、図７、図
８、図９を用いて本考案装置の動作を詳しく説明する。
尚、図２のタイムチャートにおいて、（ａ）〜（ｅ）は
図１内の各ブロックの入出力状況を表すものである。ま
た、図６、図７、図８、図９は、図１に示した構成ブロ
ックの内、マルチプレクサ１５、ＦＩＦＯメモリ１２、
演算器１１、画像メモリＭを抽出して各時点でのデータ
様子を表したものである。 はじめに、マルチプレクサ１５の入力をＳ側を選択
するように制御する。そして、画像メモリＭのソース領
域ＳからＮ個のデータＳＤ１〜Ｎを連続して読み込み、
ＦＩＦＯメモリ１２に図６のように格納する。 次に、マルチプレクサ１５の入力をＤ側に切り換え
る。そして、画像メモリＭのデスティネーション領域Ｄ
からＮ個のデータＤＤ１〜Ｎを読み込むが、この時、１
個ずつのデータＤＤ１，ＤＤ２，…を読み込む毎に、Ｆ
ＩＦＯメモリ１２に格納したデータＳＤ１，ＳＤ２，…
を読み込み、データＤＤ１とデータＳＤ１とを組にして
演算器１１に送出し、その演算結果ＲＤ１を直ちにＦＩ
ＦＯメモリ１２に転送する。同様にして、データＳＤ
２，ＤＤ２についてもその演算結果ＲＤ２をＦＩＦＯメ
モリ１２に転送し、結局、Ｎ個の演算結果ＲＤ１，ＲＤ
２，…を連続的にＦＩＦＯメモリ１２に転送する。ここ
で、図７は、ＦＩＦＯメモリ１２から読み出したデータ
ＳＤ１と画像メモリＭから読み出したデータＤＤ１を演
算しているときの図であり、この演算結果ＲＤ１をＦＩ
ＦＯメモリ１２に転送して次のデータＳＤ２とデータＤ
Ｄ２とを演算している様子を表したのが図８である。 メモリ・コントローラ１２は、図９のように、ＦＩ
ＦＯメモリ１２に格納された演算結果データＲＤ１，
２，…を今度は画像メモリＭに連続的に転送する。以上
のように本考案の画像メモリ・データ演算装置は作用す
るので、従来の装置のように、各データ毎に要するデー
タ演算処理時間、画像メモリＭであるＤＲＡＭのデータ
入出力端子の入出力方向を切り換えるのに要する時間を
必要としない。また、ＦＩＦＯメモリ１２の容量も従来
の装置と同じ量である。
【００１０】
【考案の効果】以上説明したように、本考案によれば、
デスティネーション領域のデータをＮ個連続して読み込
むのと並列にソース領域のデータとデスティネーション
領域のデータとの演算を行い、また、デスティネーショ
ン領域へのデータ書き込みをＮ個連続して行うようにし
たので、次のような効果を得る。 （１）ソース領域のデータとデスティネーション領域の
データとの演算処理中に次のデスティネーション領域の
データ読み込みを同時に実行できるため、その分高速処
理が可能となる。 （２）デスティネーション領域の読み込み、書き出しを
まとめて連続的に行っているため、ＤＲＡＭのデータ入
出力端子の入出力方向切り換え回数が減り、その分高速
処理が可能となる。 （３）演算結果のデータを一旦蓄えておくためのＦＩＦ
Ｏメモリは、従来からのソース領域データ読み込み用の
ものを多重使用できるので、ハードウェア量が増加する
ことはない。
デスティネーション領域のデータをＮ個連続して読み込
むのと並列にソース領域のデータとデスティネーション
領域のデータとの演算を行い、また、デスティネーショ
ン領域へのデータ書き込みをＮ個連続して行うようにし
たので、次のような効果を得る。 （１）ソース領域のデータとデスティネーション領域の
データとの演算処理中に次のデスティネーション領域の
データ読み込みを同時に実行できるため、その分高速処
理が可能となる。 （２）デスティネーション領域の読み込み、書き出しを
まとめて連続的に行っているため、ＤＲＡＭのデータ入
出力端子の入出力方向切り換え回数が減り、その分高速
処理が可能となる。 （３）演算結果のデータを一旦蓄えておくためのＦＩＦ
Ｏメモリは、従来からのソース領域データ読み込み用の
ものを多重使用できるので、ハードウェア量が増加する
ことはない。
【図１】本考案を実施した画像メモリ・デーダ演算装置
のブロック図である。
のブロック図である。
【図２】本考案装置の動作を表すタイムチャートであ
る。
る。
【図３】画像メモリ・データ演算処理の概念を表す図で
ある。
ある。
【図４】従来の画像メモリ・データ演算装置のブロック
図である。
図である。
【図５】従来の装置の動作を表すタイムチャートであ
る。
る。
【図６】本考案装置の動作を説明するための図である。
【図７】本考案装置の動作を説明するための図である。
【図８】本考案装置の動作を説明するための図である。
【図９】本考案装置の動作を説明するための図である。
１１ 演算器 １２ ＦＩＦＯメモリ １３ メモリ・コントローラ １４ アドレス・コントローラ １５ マルチプレクサ Ｍ 画像メモリ
Claims (1)
- 【請求項１】画像メモリのソース領域から読み出した複
数データを一旦ＦＩＦＯメモリ（先入れ先出しメモリ）
に格納して、前記画像メモリのデスティネーション領域
から読み出した複数データとを演算器にて演算してその
演算結果データをもとの前記デスティネーション領域に
書き込む画像メモリ・データ演算装置において、前記ソ
ース領域から複数データを連続して読み出して前記ＦＩ
ＦＯメモリに格納した後、前記デスティネーション領域
から読み出すデータ１単位につき前記ＦＩＦＯメモリに
格納した前記ソース領域のデータを１単位ずつ読み出し
て前記デスティネーション領域から読み出すデータ１単
位と前記ＦＩＦＯメモリに格納した前記ソース領域のデ
ータを１単位とを組にして前記演算器に送出しその演算
結果を直ちに前記ＦＩＦＯメモリに転送することを繰り
返すメモリ制御部を設けたことを特徴とする画像メモリ
・データ演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992004686U JP2577604Y2 (ja) | 1992-02-07 | 1992-02-07 | 画像メモリ・データ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992004686U JP2577604Y2 (ja) | 1992-02-07 | 1992-02-07 | 画像メモリ・データ演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0564937U JPH0564937U (ja) | 1993-08-27 |
| JP2577604Y2 true JP2577604Y2 (ja) | 1998-07-30 |
Family
ID=11590783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992004686U Expired - Lifetime JP2577604Y2 (ja) | 1992-02-07 | 1992-02-07 | 画像メモリ・データ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577604Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2853601B2 (ja) * | 1995-03-29 | 1999-02-03 | 日本電気株式会社 | 画像処理装置 |
-
1992
- 1992-02-07 JP JP1992004686U patent/JP2577604Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564937U (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |