JPH06274405A - メモリライト制御回路 - Google Patents
メモリライト制御回路Info
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- JPH06274405A JPH06274405A JP6453493A JP6453493A JPH06274405A JP H06274405 A JPH06274405 A JP H06274405A JP 6453493 A JP6453493 A JP 6453493A JP 6453493 A JP6453493 A JP 6453493A JP H06274405 A JPH06274405 A JP H06274405A
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Abstract
(57)【要約】
【目的】連続したアドレスに格納される複数のデータを
同時にメモリに書き込み格納して、データ格納時間を短
縮できるメモリライト制御回路の提供。 【構成】データ移送制御回路４によりシステムバス１０
から供給されるアドレス情報に応じて対応するデータ移
送回路３１０等にデータを格納し、特に相続くアドレス
情報が対応するデータを連続するアドレスに格納すると
きにはデータ移送回路に順に格納させ、特定のデータ移
送回路にデータが格納された場合および直前のデータと
は連続しないアドレスを有するデータが到来した場合に
は全データ移送回路に同時にデータシフト動作を行なわ
しめ、このデータシフト動作に応じてデータ移送回路の
データをメモリコントロール回路６により対応するメモ
リ５１〜５３に同時に書き込む。
同時にメモリに書き込み格納して、データ格納時間を短
縮できるメモリライト制御回路の提供。 【構成】データ移送制御回路４によりシステムバス１０
から供給されるアドレス情報に応じて対応するデータ移
送回路３１０等にデータを格納し、特に相続くアドレス
情報が対応するデータを連続するアドレスに格納すると
きにはデータ移送回路に順に格納させ、特定のデータ移
送回路にデータが格納された場合および直前のデータと
は連続しないアドレスを有するデータが到来した場合に
は全データ移送回路に同時にデータシフト動作を行なわ
しめ、このデータシフト動作に応じてデータ移送回路の
データをメモリコントロール回路６により対応するメモ
リ５１〜５３に同時に書き込む。
Description
【０００１】
【産業上の利用分野】本発明はメモリライト制御回路に
関し、特にシステムバスからメモリにデータを書き込む
メモリライト制御回路に関する。
関し、特にシステムバスからメモリにデータを書き込む
メモリライト制御回路に関する。
【０００２】
【従来の技術】従来のメモリライト制御回路、すなわ
ち、システムバスから到来するデータをメモリに書き込
み格納するのを制御する回路は、到来するデータを、こ
のデータとともに与えられるアドレスに基づいて、書き
込み対象のメモリを判断し、次から次へと順次メモリに
書き込み格納している。
ち、システムバスから到来するデータをメモリに書き込
み格納するのを制御する回路は、到来するデータを、こ
のデータとともに与えられるアドレスに基づいて、書き
込み対象のメモリを判断し、次から次へと順次メモリに
書き込み格納している。
【０００３】したがって、メモリにデータを書き込むに
要する時間ｔw が、１データの供給時間ｔd より長い場
合には、データの供給をメモリへの書き込みに同期して
待ち合わせる必要がある。
要する時間ｔw が、１データの供給時間ｔd より長い場
合には、データの供給をメモリへの書き込みに同期して
待ち合わせる必要がある。
【０００４】このような欠点を除去するため先入れ先出
しのバッファメモリ（ＦＩＦＯ）に一時的にデータを格
納して、順次メモリにデータを書き込むことも行なわれ
ている。しかし、この場合でも、ＦＩＦＯが満杯になっ
たときには、やはり、到来するデータの供給をＦＩＦＯ
が空になるまで待ち合わせる必要がある。
しのバッファメモリ（ＦＩＦＯ）に一時的にデータを格
納して、順次メモリにデータを書き込むことも行なわれ
ている。しかし、この場合でも、ＦＩＦＯが満杯になっ
たときには、やはり、到来するデータの供給をＦＩＦＯ
が空になるまで待ち合わせる必要がある。
【０００５】
【発明が解決しようとする課題】上述した従来のメモリ
ライト制御回路は、メモリにデータを書き込むに要する
時間ｔw が、１データの供給時間ｔd より長い場合に
は、到来するデータの供給を待ち合わせなければならな
いという問題点がある。
ライト制御回路は、メモリにデータを書き込むに要する
時間ｔw が、１データの供給時間ｔd より長い場合に
は、到来するデータの供給を待ち合わせなければならな
いという問題点がある。
【０００６】そして、この結果、供給されるデータの数
をＭとすればデータの格納時間はデータの供給速度を如
何に速くしても、これには関係なく大略（Ｍ＊ｔw ）と
なり、データバスの性能が、メモリの性能により阻害さ
れるという問題点がある。
をＭとすればデータの格納時間はデータの供給速度を如
何に速くしても、これには関係なく大略（Ｍ＊ｔw ）と
なり、データバスの性能が、メモリの性能により阻害さ
れるという問題点がある。
【０００７】本発明の目的は、連続したアドレスに格納
される一定数以下の複数のデータを同時にメモリに書き
込み格納することにより、データバスの性能がメモリの
性能により阻害される度合を格段に軽減したメモリライ
ト制御回路を提供することにある。
される一定数以下の複数のデータを同時にメモリに書き
込み格納することにより、データバスの性能がメモリの
性能により阻害される度合を格段に軽減したメモリライ
ト制御回路を提供することにある。
【０００８】
【課題を解決するための手段】第１の発明のメモリライ
ト制御回路は、システムバスから供給されるデータを格
納し前記格納したデータを順に内部でシフトするＮ個
（Ｎは自然数）のデータ移送手段と、前記システムバス
から供給されるアドレス情報に応じて対応する前記デー
タ移送手段にデータを格納し特に相続くアドレス情報が
対応するデータを連続するアドレスに格納することを示
すときにはこれらのデータをｎ番目から（ｎ＋１）番目
（ｎ＝Ｎのときにはｎ＋１＝１とする）のデータ移送手
段へと前記Ｎ個のデータ移送手段に順に格納させ特定の
データ移送手段にデータが格納された場合および直前の
データとは連続しないアドレスを有するデータが到来し
た場合には前記Ｎ個のデータ移送手段に同時にデータシ
フト動作を行なわしめるデータ移送制御手段と、前記デ
ータ移送手段のデータシフト動作に応じて前記データ移
送手段のデータを前記アドレス情報に対応するメモリに
同時に書き込むメモリ制御手段とを含んで構成されてい
る。
ト制御回路は、システムバスから供給されるデータを格
納し前記格納したデータを順に内部でシフトするＮ個
（Ｎは自然数）のデータ移送手段と、前記システムバス
から供給されるアドレス情報に応じて対応する前記デー
タ移送手段にデータを格納し特に相続くアドレス情報が
対応するデータを連続するアドレスに格納することを示
すときにはこれらのデータをｎ番目から（ｎ＋１）番目
（ｎ＝Ｎのときにはｎ＋１＝１とする）のデータ移送手
段へと前記Ｎ個のデータ移送手段に順に格納させ特定の
データ移送手段にデータが格納された場合および直前の
データとは連続しないアドレスを有するデータが到来し
た場合には前記Ｎ個のデータ移送手段に同時にデータシ
フト動作を行なわしめるデータ移送制御手段と、前記デ
ータ移送手段のデータシフト動作に応じて前記データ移
送手段のデータを前記アドレス情報に対応するメモリに
同時に書き込むメモリ制御手段とを含んで構成されてい
る。
【０００９】第２の発明のメモリライト制御回路は、バ
ッファ書込みタイミング信号の供給に応答してデータを
格納しデータシフト信号の供給に応答して格納したデー
タの内部シフトを行なうＮ個（Ｎは自然数）のデータ移
送手段と、システムバスから供給されるデータをバスバ
ッファ制御信号の供給に応答して前記Ｎ個のデータ移送
手段に供給するデータ入力手段と、システムバスから供
給されるアドレス情報に基づいて前記バスバッファ制御
信号を前記データ入力手段に供給するデータ入力制御手
段と、前記データ入力制御手段を介して供給されるアド
レス情報に応答して対応する前記データ移送手段にバッ
ファ書込みタイミング信号を供給し特に相続くアドレス
情報が対応するデータを連続したアドレスに格納するこ
とを示すときにはｎ番目から（ｎ＋１）番目（ｎ＝Ｎの
ときにはｎ＋１＝１とする）のデータ移送手段へと前記
Ｎ個のデータ移送手段に順にバッファ書込みタイミング
信号を供給し予め定めたデータ移送手段にバッファ書込
みタイミング信号を供給した場合と直前のデータのアド
レスとは連続しないアドレスを有するデータが到来した
場合には前記Ｎ個のデータ移送手段に同時にデータシフ
ト信号を供給するデータ移送制御手段と、前記データ移
送制御手段からの前記バッファ書込みタイミング信号と
前記データシフト信号との情報に基づいて前記データ移
送手段のデータを対応するメモリに書込むメモリ書込み
タイミング信号を供給するメモリ制御手段とを備えて構
成されている。
ッファ書込みタイミング信号の供給に応答してデータを
格納しデータシフト信号の供給に応答して格納したデー
タの内部シフトを行なうＮ個（Ｎは自然数）のデータ移
送手段と、システムバスから供給されるデータをバスバ
ッファ制御信号の供給に応答して前記Ｎ個のデータ移送
手段に供給するデータ入力手段と、システムバスから供
給されるアドレス情報に基づいて前記バスバッファ制御
信号を前記データ入力手段に供給するデータ入力制御手
段と、前記データ入力制御手段を介して供給されるアド
レス情報に応答して対応する前記データ移送手段にバッ
ファ書込みタイミング信号を供給し特に相続くアドレス
情報が対応するデータを連続したアドレスに格納するこ
とを示すときにはｎ番目から（ｎ＋１）番目（ｎ＝Ｎの
ときにはｎ＋１＝１とする）のデータ移送手段へと前記
Ｎ個のデータ移送手段に順にバッファ書込みタイミング
信号を供給し予め定めたデータ移送手段にバッファ書込
みタイミング信号を供給した場合と直前のデータのアド
レスとは連続しないアドレスを有するデータが到来した
場合には前記Ｎ個のデータ移送手段に同時にデータシフ
ト信号を供給するデータ移送制御手段と、前記データ移
送制御手段からの前記バッファ書込みタイミング信号と
前記データシフト信号との情報に基づいて前記データ移
送手段のデータを対応するメモリに書込むメモリ書込み
タイミング信号を供給するメモリ制御手段とを備えて構
成されている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明のメモリライト制御回路の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【００１２】本実施例のメモリライト制御回路は、図１
に示すように、システムバス１０からデータを入力しバ
スバッファ制御信号２１の供給に応答してこのデータを
出力するバスバッファ１と、Ｎ個（Ｎは自然数で、以後
Ｎ＝３として説明する）のデータ移送回路３１０、３２
０および３３０と、Ｎ個のメモリ５１、５２および５３
と、メモリ５１、５２および５３へのデータの書き込み
を制御するメモリコントロール回路６と、データ移送回
路３１０、３２０および３３０へのデータの取り込みお
よびその移送を制御しかつどのデータをいつどのアドレ
スに書き込むかの情報を含む書き込み情報をメモリコン
トロール回路６に供給するデータ移送制御回路４と、バ
スバッファ１を制御しデータ移送制御回路４にアドレス
情報を供給するバスコントロール回路２とを含んで構成
されている。
に示すように、システムバス１０からデータを入力しバ
スバッファ制御信号２１の供給に応答してこのデータを
出力するバスバッファ１と、Ｎ個（Ｎは自然数で、以後
Ｎ＝３として説明する）のデータ移送回路３１０、３２
０および３３０と、Ｎ個のメモリ５１、５２および５３
と、メモリ５１、５２および５３へのデータの書き込み
を制御するメモリコントロール回路６と、データ移送回
路３１０、３２０および３３０へのデータの取り込みお
よびその移送を制御しかつどのデータをいつどのアドレ
スに書き込むかの情報を含む書き込み情報をメモリコン
トロール回路６に供給するデータ移送制御回路４と、バ
スバッファ１を制御しデータ移送制御回路４にアドレス
情報を供給するバスコントロール回路２とを含んで構成
されている。
【００１３】データ移送回路３１０、３２０および３３
０は同一構成であり、データ移送回路３１０を例にとっ
て説明すれば、複数のデータバッファ３１１、３１２お
よび３１３を有し、バッファ書込みタイミング信号４１
の供給に応答してバスバッファ１からのデータをデータ
バッファ３１１に取り込み、データシフト信号４４の供
給に応答してデータバッファ３１１のデータはデータバ
ッファ３１２へ、データバッファ３１２のデータはデー
タバッファ３１３へと移送される。
０は同一構成であり、データ移送回路３１０を例にとっ
て説明すれば、複数のデータバッファ３１１、３１２お
よび３１３を有し、バッファ書込みタイミング信号４１
の供給に応答してバスバッファ１からのデータをデータ
バッファ３１１に取り込み、データシフト信号４４の供
給に応答してデータバッファ３１１のデータはデータバ
ッファ３１２へ、データバッファ３１２のデータはデー
タバッファ３１３へと移送される。
【００１４】上述のように、データ移送回路３１０、３
２０および３３０は同一構成であるが、その動作として
は、データの取り込みはそれぞれバッファ書込みタイミ
ング信号４１、４２および４３により異なるタイミング
で行なわれるが、データの移送については、データシフ
ト信号４４により同時に一斉に行なわれる。
２０および３３０は同一構成であるが、その動作として
は、データの取り込みはそれぞれバッファ書込みタイミ
ング信号４１、４２および４３により異なるタイミング
で行なわれるが、データの移送については、データシフ
ト信号４４により同時に一斉に行なわれる。
【００１５】データ移送回路３１０に取り込まれるデー
タはメモリ５１に書き込まれるデータであり、データ移
送回路３２０に取り込まれるデータはメモリ５２に書き
込まれるデータであり、データ移送回路３３０に取り込
まれるデータはメモリ５３に書き込まれるデータであ
る。
タはメモリ５１に書き込まれるデータであり、データ移
送回路３２０に取り込まれるデータはメモリ５２に書き
込まれるデータであり、データ移送回路３３０に取り込
まれるデータはメモリ５３に書き込まれるデータであ
る。
【００１６】バスバッファ１から出力されたデータのデ
ータ移送回路３１０、３２０および３３０への振り分け
は、システムバス１０からバスコントロール回路２を介
してデータ移送制御回路４に供給されるアドレス情報に
よりデータ移送制御回路４が作成するバッファ書込みタ
イミング信号４１、４２および４３により行なわれる。
ータ移送回路３１０、３２０および３３０への振り分け
は、システムバス１０からバスコントロール回路２を介
してデータ移送制御回路４に供給されるアドレス情報に
よりデータ移送制御回路４が作成するバッファ書込みタ
イミング信号４１、４２および４３により行なわれる。
【００１７】ｎ番目のデータ移送回路に取り込まれたデ
ータａの直後のデータｂのアドレスがデータａのアドレ
スに連続したアドレスであるときには、データｂはｎ＋
１番目のデータ移送回路に取り込むようバッファ書込み
タイミング信号が作成される。ｎ＝Ｎのときにはｎ＋１
＝１とする。
ータａの直後のデータｂのアドレスがデータａのアドレ
スに連続したアドレスであるときには、データｂはｎ＋
１番目のデータ移送回路に取り込むようバッファ書込み
タイミング信号が作成される。ｎ＝Ｎのときにはｎ＋１
＝１とする。
【００１８】データシフト信号４４は、特定のデータ移
送回路（以後の説明ではデータ移送回路３３０とする）
にデータが取り込まれた場合、およびバスバッファ１に
供給されたデータのアドレスがその直前のデータのアド
レスと連続していない場合の２つの場合に、それらのア
ドレス情報に基づいてデータ移送制御回路４で作成され
供給される。
送回路（以後の説明ではデータ移送回路３３０とする）
にデータが取り込まれた場合、およびバスバッファ１に
供給されたデータのアドレスがその直前のデータのアド
レスと連続していない場合の２つの場合に、それらのア
ドレス情報に基づいてデータ移送制御回路４で作成され
供給される。
【００１９】データシフト信号４４によりデータシフト
が行なわれる場合には、データバッファ３１１、３２１
および３３１でのデータの取り込みは、データシフトが
完了した時点で行なう必要があり、到来しているデータ
の供給時間の延長を行なう。このため、データ移送制御
回路４はデータシフト信号４４の発生と同時に，一定時
間だけデータの供給元にデータの供給時間の延長を求め
るウエイト信号を発生して、データ供給元に送出する。
が行なわれる場合には、データバッファ３１１、３２１
および３３１でのデータの取り込みは、データシフトが
完了した時点で行なう必要があり、到来しているデータ
の供給時間の延長を行なう。このため、データ移送制御
回路４はデータシフト信号４４の発生と同時に，一定時
間だけデータの供給元にデータの供給時間の延長を求め
るウエイト信号を発生して、データ供給元に送出する。
【００２０】メモリ５１、５２および５３へのデータの
書き込みは、それぞれメモリ書込みタイミング信号５１
１、５２１および５３１により行なわれる。
書き込みは、それぞれメモリ書込みタイミング信号５１
１、５２１および５３１により行なわれる。
【００２１】各メモリ書込みタイミング信号は、データ
移送制御回路４から供給される書き込み情報によりメモ
リコントロール回路６により作成され、これは、データ
シフト信号４４がデータ移送回路に供給された後、デー
タバッファ３１３、３２３および３３３のうち有効なデ
ータを保持しているデータバッファに対応するメモリに
のみ供給される。有効なデータを保持しているデータバ
ッファが複数あれば複数のメモリに対してメモリ書込み
タイミング信号が供給される。すなわち、メモリに対し
て複数のデータが同時に書き込まれることになる。
移送制御回路４から供給される書き込み情報によりメモ
リコントロール回路６により作成され、これは、データ
シフト信号４４がデータ移送回路に供給された後、デー
タバッファ３１３、３２３および３３３のうち有効なデ
ータを保持しているデータバッファに対応するメモリに
のみ供給される。有効なデータを保持しているデータバ
ッファが複数あれば複数のメモリに対してメモリ書込み
タイミング信号が供給される。すなわち、メモリに対し
て複数のデータが同時に書き込まれることになる。
【００２２】図２は本実施例の各制御信号の発生と、そ
れに伴なう各データバッファのデータ格納状況等により
本実施例の動作を示すタイムチャートである。
れに伴なう各データバッファのデータ格納状況等により
本実施例の動作を示すタイムチャートである。
【００２３】図２に示すシステムバス１０上のデータス
トリームは、説明の便宜上、種々の場合を包含して図示
している。データストリームは、データ１０１〜１１３
の１３個により例示してあり、図示のデータ番号の右肩
の記号が同一のデータは連続したアドレスを有するデー
タであることを示す。例えば、データ１０１とデータ１
０２とは連続したアドレスを有しているが、データ１０
２とデータ１０３とが有するアドレスは連続していな
い。
トリームは、説明の便宜上、種々の場合を包含して図示
している。データストリームは、データ１０１〜１１３
の１３個により例示してあり、図示のデータ番号の右肩
の記号が同一のデータは連続したアドレスを有するデー
タであることを示す。例えば、データ１０１とデータ１
０２とは連続したアドレスを有しているが、データ１０
２とデータ１０３とが有するアドレスは連続していな
い。
【００２４】またデータ１０１〜１０６および１０８〜
１１３までのデータはこのメモリに格納するデータであ
るが、データ１０７はメモリに格納するデータではない
とする。
１１３までのデータはこのメモリに格納するデータであ
るが、データ１０７はメモリに格納するデータではない
とする。
【００２５】図１および図２を参照して本実施例の動
作、すなわち、システムバス１０から入力されるデータ
が、メモリ５１、５２および５３に書き込まれる動作を
説明する。
作、すなわち、システムバス１０から入力されるデータ
が、メモリ５１、５２および５３に書き込まれる動作を
説明する。
【００２６】システムバス１０上のデータ１０１がメモ
リに書き込むデータであるとバスコントロール回路２が
判断すると、バスバッファ制御信号２１をバスバッファ
１に供給してデータ１０１が入力される。
リに書き込むデータであるとバスコントロール回路２が
判断すると、バスバッファ制御信号２１をバスバッファ
１に供給してデータ１０１が入力される。
【００２７】データ移送制御回路４は、バスコントロー
ル回路２を介して供給されるアドレス情報によりデータ
１０１を格納するデータバッファ３１１を選択しバッフ
ァ書込みタイミング信号４１をデータバッファ３１１に
供給してデータ１０１をデータバッファ３１１に格納す
る。この際、バッファ書込みタイミグ信号４２およ４３
は発生しない。
ル回路２を介して供給されるアドレス情報によりデータ
１０１を格納するデータバッファ３１１を選択しバッフ
ァ書込みタイミング信号４１をデータバッファ３１１に
供給してデータ１０１をデータバッファ３１１に格納す
る。この際、バッファ書込みタイミグ信号４２およ４３
は発生しない。
【００２８】データ１０１のアドレスは、直前のデータ
とは連続しないアドレスなので、データ移送制御回路４
はバッファ書込みタイミグ信号４１の発生に先立ち、デ
ータシフト信号４４を各データ移送回路に供給するとと
もに、ウエイト信号４５をデータ供給元に送出してデー
タ１０１の供給時間を一定時間延長することを要求し、
これによりデータ１０１は図示のように、他のデータに
比し供給時間が長くなる。
とは連続しないアドレスなので、データ移送制御回路４
はバッファ書込みタイミグ信号４１の発生に先立ち、デ
ータシフト信号４４を各データ移送回路に供給するとと
もに、ウエイト信号４５をデータ供給元に送出してデー
タ１０１の供給時間を一定時間延長することを要求し、
これによりデータ１０１は図示のように、他のデータに
比し供給時間が長くなる。
【００２９】次のデータ１０２はデータ１０１と連続し
ているアドレスを有しているので、データ移送制御回路
４は、バッファ書込みタイミング信号４２を発生してデ
ータ１０２をデータ１０１を格納したデータバッファ３
１１に続くデータバッファ３２１に格納する。
ているアドレスを有しているので、データ移送制御回路
４は、バッファ書込みタイミング信号４２を発生してデ
ータ１０２をデータ１０１を格納したデータバッファ３
１１に続くデータバッファ３２１に格納する。
【００３０】データ１０３のアドレスは直前のデータ１
０２のアドレスとは連続していないので、データ移送制
御回路４はこれを認識し、このデータ１０３の格納に先
立って、データシフト信号４４を各データ移送回路に供
給して格納されているデータを移送後、データ１０３を
格納するデータバッファに対応するバッファ書込みタイ
ミグ信号を発生してデータ１０３を格納する。図示の場
合は、バッファ書込みタイミグ信号４２が発生してデー
タバッファ３２１に格納された。勿論、この場合もウエ
イト信号４５を発生して、データ１０３の供給時間を長
くしている。
０２のアドレスとは連続していないので、データ移送制
御回路４はこれを認識し、このデータ１０３の格納に先
立って、データシフト信号４４を各データ移送回路に供
給して格納されているデータを移送後、データ１０３を
格納するデータバッファに対応するバッファ書込みタイ
ミグ信号を発生してデータ１０３を格納する。図示の場
合は、バッファ書込みタイミグ信号４２が発生してデー
タバッファ３２１に格納された。勿論、この場合もウエ
イト信号４５を発生して、データ１０３の供給時間を長
くしている。
【００３１】この時点で、データ１０１およびデータ１
０２はそれぞれデータバッファ３１２および３２２に移
送されている。
０２はそれぞれデータバッファ３１２および３２２に移
送されている。
【００３２】データ１０３に続くデータ１０４、１０５
および１０６は連続するアドレスを有しているのでそれ
ぞれ順にデータバッファ３３１、３１１および３２１に
格納される（前述のように、データバッファ３３１の次
のデータバッファはデータバッファ３１１となる）。
および１０６は連続するアドレスを有しているのでそれ
ぞれ順にデータバッファ３３１、３１１および３２１に
格納される（前述のように、データバッファ３３１の次
のデータバッファはデータバッファ３１１となる）。
【００３３】しかし、データ１０４は特定のデータバッ
ファとして選定されたデータバッファ３３１に格納され
るので、このデータの格納後、データ移送制御回路４か
ら各データ移送回路にデータシフト信号４４が供給され
て、データ１０１とデータ１０２とはそれぞれデータバ
ッファ３１３とデータバッファ３２３とに、データ１０
３とデータ１０４とはそれぞれデータバッファ３２２と
３３２とに移送される。
ファとして選定されたデータバッファ３３１に格納され
るので、このデータの格納後、データ移送制御回路４か
ら各データ移送回路にデータシフト信号４４が供給され
て、データ１０１とデータ１０２とはそれぞれデータバ
ッファ３１３とデータバッファ３２３とに、データ１０
３とデータ１０４とはそれぞれデータバッファ３２２と
３３２とに移送される。
【００３４】データ１０１とデータ１０２とはそれぞれ
データ移送回路３１０および３２０の最終のデータバッ
ファ３１３および３２３に格納されたので、メモリコン
トロール回路６はデータ移送制御回路４からの書込み情
報によりメモリ書込みタイミング信号５１１および５２
１を同時にそれぞれメモリ５１および５２に供給してそ
れぞれ対応するアドレスにデータ１０１とデータ１０２
とを同時に書込む。この場合、無効データを格納してい
るデータバッファ３３３に対応するメモリ５３ヘのメモ
リ書込みタイミング信号５３１は供給されない。
データ移送回路３１０および３２０の最終のデータバッ
ファ３１３および３２３に格納されたので、メモリコン
トロール回路６はデータ移送制御回路４からの書込み情
報によりメモリ書込みタイミング信号５１１および５２
１を同時にそれぞれメモリ５１および５２に供給してそ
れぞれ対応するアドレスにデータ１０１とデータ１０２
とを同時に書込む。この場合、無効データを格納してい
るデータバッファ３３３に対応するメモリ５３ヘのメモ
リ書込みタイミング信号５３１は供給されない。
【００３５】データ１０７はメモリに格納しないデータ
であり、そのため、バス制御信号２１はバスバッファ１
に供給されず、このデータの入力は行なわれない。そし
て、データ１０６とは連続しないアドレスを有するデー
タとして取り扱う。
であり、そのため、バス制御信号２１はバスバッファ１
に供給されず、このデータの入力は行なわれない。そし
て、データ１０６とは連続しないアドレスを有するデー
タとして取り扱う。
【００３６】アドレスの連続するデータが継続してデー
タ１０８〜１１３のように到来した場合には、図２の右
下に示すように、メモリ書込みタイミング信号５１１、
５２１および５３１が同時にメモリ５１、５２および５
３に供給されることになり、データ１０８、１０９およ
び１１０の３つのデータが同時にメモリに書込まれるこ
ととなる。
タ１０８〜１１３のように到来した場合には、図２の右
下に示すように、メモリ書込みタイミング信号５１１、
５２１および５３１が同時にメモリ５１、５２および５
３に供給されることになり、データ１０８、１０９およ
び１１０の３つのデータが同時にメモリに書込まれるこ
ととなる。
【００３７】本実施例によれば、アドレスが連続したデ
ータは複数個同時にメモリに書込むことができ、データ
の格納に要する時間を短縮することができるという効果
を有している。
ータは複数個同時にメモリに書込むことができ、データ
の格納に要する時間を短縮することができるという効果
を有している。
【００３８】１データの供給時間をｔd とし、１データ
のメモリへの書込みに要する時間をｔw とし、ウエイト
信号により１データの供給時間をｔw に延長した場合に
ついて算定してみる。
のメモリへの書込みに要する時間をｔw とし、ウエイト
信号により１データの供給時間をｔw に延長した場合に
ついて算定してみる。
【００３９】Ｍ個のデータが全て非連続のアドレスを有
するとした場合には、本実施例でもメモリにデータを格
納するに要する時間は、Ｔn ＝Ｍ＊ｔw であり、顕著な
効果は有していない。
するとした場合には、本実施例でもメモリにデータを格
納するに要する時間は、Ｔn ＝Ｍ＊ｔw であり、顕著な
効果は有していない。
【００４０】しかしながら、データが全て連続するアド
レスを有するとした場合で、データ移送回路の数をＮと
した場合には、メモリにデータを格納するに要する時間
は、Ｔo ＝（Ｍ／Ｎ）＊（（Ｎ−１）ｔd ＋ｔw ）とな
り、Ｎを大にすることによりデータバスの性能に近づけ
ることができる。
レスを有するとした場合で、データ移送回路の数をＮと
した場合には、メモリにデータを格納するに要する時間
は、Ｔo ＝（Ｍ／Ｎ）＊（（Ｎ−１）ｔd ＋ｔw ）とな
り、Ｎを大にすることによりデータバスの性能に近づけ
ることができる。
【００４１】
【発明の効果】以上説明したように、本発明のメモリラ
イト制御回路は、連続したアドレスに格納される一定数
以下の複数のデータを同時にメモリに書き込み格納する
ことにより、データバスの性能がメモリの性能により阻
害される度合を格段に軽減し、メモリへのデータ格納時
間を大幅に短縮できるという効果を有している。
イト制御回路は、連続したアドレスに格納される一定数
以下の複数のデータを同時にメモリに書き込み格納する
ことにより、データバスの性能がメモリの性能により阻
害される度合を格段に軽減し、メモリへのデータ格納時
間を大幅に短縮できるという効果を有している。
【図１】本発明のメモリライト制御回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】本実施例のメモリライト制御回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
１ バスバッファ ２ バスコントロール回路 ４ データ移送制御回路 ６ メモリコントロール回路 １０ システムバス ２１ バスバッファ制御信号 ４１〜４３ バス書込みタイミング信号 ４４ データシフト信号 ４５ ウエイト信号 ５１〜５３ メモリ １００〜１１３ データ ３１０、３２０、３３０ データ移送回路 ３１１〜３１３、３２１〜３２３、３３１〜３３３
データバッファ ５１１、５２１、５３１ メモリ書込みタイミグ信号
データバッファ ５１１、５２１、５３１ メモリ書込みタイミグ信号
Claims (2)
- 【請求項１】 システムバスから供給されるデータを格
納し前記格納したデータを順に内部でシフトするＮ個
（Ｎは自然数）のデータ移送手段と、前記システムバス
から供給されるアドレス情報に応じて対応する前記デー
タ移送手段にデータを格納し特に相続くアドレス情報が
対応するデータを連続するアドレスに格納することを示
すときにはこれらのデータをｎ番目から（ｎ＋１）番目
（ｎ＝Ｎのときにはｎ＋１＝１とする）のデータ移送手
段へと前記Ｎ個のデータ移送手段に順に格納させ特定の
データ移送手段にデータが格納された場合および直前の
データとは連続しないアドレスを有するデータが到来し
た場合には前記Ｎ個のデータ移送手段に同時にデータシ
フト動作を行なわしめるデータ移送制御手段と、前記デ
ータ移送手段のデータシフト動作に応じて前記データ移
送手段のデータを前記アドレス情報に対応するメモリに
同時に書き込むメモリ制御手段とを含むことを特徴とす
るメモリライト制御回路。 - 【請求項２】 バッファ書込みタイミング信号の供給に
応答してデータを格納しデータシフト信号の供給に応答
して格納したデータの内部シフトを行なうＮ個（Ｎは自
然数）のデータ移送手段と、システムバスから供給され
るデータをバスバッファ制御信号の供給に応答して前記
Ｎ個のデータ移送手段に供給するデータ入力手段と、シ
ステムバスから供給されるアドレス情報に基づいて前記
バスバッファ制御信号を前記データ入力手段に供給する
データ入力制御手段と、前記データ入力制御手段を介し
て供給されるアドレス情報に応答して対応する前記デー
タ移送手段にバッファ書込みタイミング信号を供給し特
に相続くアドレス情報が対応するデータを連続したアド
レスに格納することを示すときにはｎ番目から（ｎ＋
１）番目（ｎ＝Ｎのときにはｎ＋１＝１とする）のデー
タ移送手段へと前記Ｎ個のデータ移送手段に順にバッフ
ァ書込みタイミング信号を供給し予め定めたデータ移送
手段にバッファ書込みタイミング信号を供給した場合と
直前のデータのアドレスとは連続しないアドレスを有す
るデータが到来した場合には前記Ｎ個のデータ移送手段
に同時にデータシフト信号を供給するデータ移送制御手
段と、前記データ移送制御手段からの前記バッファ書込
みタイミング信号と前記データシフト信号との情報に基
づいて前記データ移送手段のデータを対応するメモリに
書込むメモリ書込みタイミング信号を供給するメモリ制
御手段とを備えることを特徴とするメモリライト制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6453493A JPH06274405A (ja) | 1993-03-24 | 1993-03-24 | メモリライト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6453493A JPH06274405A (ja) | 1993-03-24 | 1993-03-24 | メモリライト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274405A true JPH06274405A (ja) | 1994-09-30 |
Family
ID=13260992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6453493A Pending JPH06274405A (ja) | 1993-03-24 | 1993-03-24 | メモリライト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274405A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53135232A (en) * | 1977-04-30 | 1978-11-25 | Hitachi Ltd | Main memory control system |
-
1993
- 1993-03-24 JP JP6453493A patent/JPH06274405A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53135232A (en) * | 1977-04-30 | 1978-11-25 | Hitachi Ltd | Main memory control system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |