JPH09319863A - 画像処理装置における設定データ変更装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速な画像処理を実現でき、パイプライン方
式を用いた画像処理などにおいてもパイプラインフラッ
シュのための待ち時間を不要とすることができるように
する。 【解決手段】 画像処理内容を設定するための設定デー
タを格納してなる設定データ格納手段２０と、設定デー
タ格納手段より出力された設定データに基づき入力され
た画像データに対して画像処理を施す画像処理部１０２
と、を備えた画像処理装置において、前記設定データ格
納手段は、複数の異なる設定データを格納した複数のレ
ジスタ１１６〜１１９によって多重構造をなすよう構成
すると共に、必要とする画像処理に応じた設定データを
格納してなるレジスタを指示する選択信号を出力する選
択信号出力手段と、選択信号出力手段から出力された選
択信号に基づき複数のレジスタを選択する選択手段１０
とを設けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理に必要と
される設定データを変更可能とする画像処理装置におけ
る設定データ変更装置に関し、特に、パイプライン方式
を用いて行う画像処理に好適な設定データ変更装置に関
する。

【０００２】

【従来の技術】現在、連続的に入力される画像データを
処理する有効な画像処理装置としてパイプライン方式を
用いたものが知られている。図５はこのパイプライン方
式による画像処理装置の概略構成を示す図である。図示
のように、このパイプライン方式では、複数段のステー
ジＳＴ１，ＳＴ２，ＳＴ３…ＳＴ（Ｎ＋Ｍ）を備え、画
像データ用バスＢ１を介して供給される画像データに対
し、前記各ステージでそれぞれ所定の画像処理を施し、
各システムクロックＣＬＫに応じて順次後段のステージ
へと転送して行くものとなっている。

【０００３】また、図６は従来のパイプライン方式を用
いた画像処理装置の各ステージの基本構成を示すブロッ
ク図である。図示のように、各ステージは、入力される
画像データをシステムクロックＣＬＫにてラッチするた
めの画像データ用ラッチ回路１と、この画像データを処
理するための画像データ処理回路２と、この画像データ
処理回路２での処理に必要な値や処理内容等の設定デー
タを指示する選択信号を格納したレジスタ３等を備え
る。そして、このような画像処理装置では、前記レジス
タ３の設定値を変更することにより、画像処理内容の変
更が可能となっている。このレジスタ３における設定デ
ータの変更処理は、ＣＰＵからのデータバスＢ２を介し
て供給されるデータと、レジスタ選択信号Ｓ１〜ＳＮと
によってレジスタ変更命令の対象となるレジスタ３に格
納された設定データを変更処理するものとなっている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の技術においては、画像データがパイプラインの中か
で処理を行っている最中にレジスタ３を更新すると画像
データが破壊されるという不都合が生じるため、レジス
タ３を更新する場合にはパイプライン内に存在する画像
データがパイプラインを構成する全てのステージＳＴ１
〜ＳＴ（Ｎ＋Ｍ）を通過するのを待ち、その後にファー
ムウェアによって該当するステージにおけるレジスタ３
の設定データを更新するようになっている。従って、レ
ジスタ３を更新する際には、その都度、画像データがパ
イプラインを通過するのを待つ必要があり、パイプライ
ン中に画像データが存在しなくなる、いわゆるパイプラ
インフラッシュのための待ち時間が必要となる。従っ
て、頻繁にレジスタ３の設定データの変更が行われる画
像処理においては、パイプラインフラッシュに要する待
ち時間によって十分な描画速度が得られないという問題
があった。

【０００５】本発明は、前記従来の問題点を解消するべ
くなされたものであって、従来レジスタ変更のために不
可欠とされていたパイプラインフラッシュのための待ち
時間を不要とし、処理内容等を設定するための設定デー
タの変更が頻繁に行われる画像処理においても処理時間
を大幅に短縮することができる画像処理装置の設定デー
タ変更装置の提供を課題とする。

【０００６】

【課題を解決するための手段】本発明は、前記課題を解
決するため次の構成を有する。すなわち、本願請求項１
記載の発明は、画像処理内容を設定するための設定デー
タを格納してなる設定データ格納手段と、前記設定デー
タ格納手段より出力された設定データに基づき入力され
た画像データに対して画像処理を施す画像処理部と、を
備えた画像処理装置において、前記設定データ格納手段
を、複数の異なる設定データを格納してなる複数のレジ
スタによって多重構造をなすよう構成すると共に、画像
データに同期して、必要とする画像処理に応じた設定デ
ータを格納してなるレジスタを選択する選択信号を出力
する選択信号送出手段と、前記選択信号送出手段から送
出された選択信号に基づき前記複数のレジスタを選択す
る選択手段とを設けたものとなっている。また、請求項
２記載の発明は、前記選択信号送出手段を、画像データ
とこの画像データに対応して選択信号を格納する画像メ
モリ装置によって構成したものとなっている。

【０００７】さらに、請求項３記載の発明は、画像処理
内容を設定するための設定データを格納してなる設定デ
ータ格納手段と、前記設定データ格納手段より出力され
た設定データに基づき入力された画像データに対して画
像処理を施す画像処理部とからなる画像処理ステージを
多段に設定してなるパイプライン方式の画像処理装置に
おいて、前記設定データ格納手段は、複数の異なる設定
データを格納してなる複数のレジスタによって多重構造
をなすと共に、画像データに同期して、必要とする画像
処理に応じた処理ステージ及びレジスタを表す選択信号
を出力する選択信号出力手段と、前記選択信号出力手段
から出力された選択信号に基づき前記複数のレジスタの
中から所定のステージ及びレジスタを選択する選択手段
とを設けたものとなっている。さらに、請求項４記載の
発明は、前記前記請求項３記載の選択信号出力手段を、
画像データとこの画像データに対応して処理ステージ及
び選択信号を格納する画像メモリ装置によって構成した
ものである。

【０００８】本願請求項１又は２記載の発明において
は、画像処理内容を設定する異なる内容の設定データが
多重構造をなす複数のレジスタにそれぞれ格納されてお
り、レジスタを適宜選択することによって、画像処理部
にて行う処理内容を選択する。このレジスタの選択は、
画像データに同期して選択信号出力手段から発生される
信号に基づき、選択手段が必要とする画像処理を選択す
るため、連続的に入力される画像データを適正かつ迅速
に処理することができる。

【０００９】また、本願請求項３または４記載の発明に
あっては、パイプライン方式を用いた画像処理装置にお
いて、各ステージにおける画像処理内容を変更するに際
し、画像データに同期して出力される選択信号が処理内
容を変更すべき処理ステージ及びレジスタを選択して適
宜所定の画像処理を選択・実行させつつパイプライン処
理を行って行くため、従来のように、画像処理内容を変
更するにあたり、パイプライン内から画像データが存在
しない状態となるパイプラインフラッシュを待たずに画
像処理内容の変更を行うことができ、連続的に入力され
る画像処理を効率的に実行させることができる。このた
め、画像処理に関する設定データの変更が頻繁に行われ
るコンピュータグラフィックスにおいても高速な描画が
可能となる。

【００１０】

【発明の実施の形態】以下、図１ないし図４を参照して
本願発明の実施の形態を説明する。図１は本願発明の実
施の形態に適用するパイプライン処理方式を用いた画像
処理装置の概略構成を示すブロック図であり、図２は図
１に示した画像処理装置の各ステージにおける設定デー
タ変更装置の構成を示すブロック図、図３は同実施の形
態に使用する画像メモリ装置のデータ構成を示す説明
図、図４は同実施の形態における動作を示すタイミング
チャートである。

【００１１】図１に示すように、本願発明の実施の形態
に適用するパイプライン処理方式においても、上記従来
技術に示したパイプライン処理方式と同様に、複数の画
像処理ステージＳＴ１〜ＳＴ（Ｎ＋Ｍ）を備え、画像用
データバス１００によって転送されて来る画像データＤ
１をシステムクロックＣＬＫによって順次各ステージＳ
Ｔ１〜ＳＴ（Ｎ＋Ｍ）へと転送して行き、各々のステー
ジで所定の画像処理を施すものとなっており、この点は
上記従来技術にて示したものと同様であるが、各ステー
ジＳＴ１〜ＳＴ（Ｎ＋Ｍ）の構成及び各ステージＳＴ１
〜ＳＴ（Ｎ＋Ｍ）に入力されるデータ及び信号が図２に
示すように異なる。以下、図２に基づきこの実施の形態
を詳細に説明する。

【００１２】図２に示すステージは、上記パイプライン
におけるＭ段目のステージＳＴ（Ｎ＋Ｍ）を示してお
り、図中、１０１は画像データバス１００を介して入力
される画像データＤ１をラッチする画像データ用のラッ
チ回路、１０２はこのラッチ回路１０１から出力された
画像データに対し後述のレジスタからの設定データに応
じた画像処理を施す画像データ処理回路（画像処理部）
である。前記ラッチ回路１０１には、画像処理内容の変
更を要するステージの段数を指定するデータ（段数デー
タ）Ｄ２がデータバス１０３を介して入力されると共
に、複数のレジスタの切り替えのタイミングを指示する
レジスタ切替信号ＲＣＥとシステムクロックＣＬＫとが
それぞれ信号線１０４、１０５を介して入力される。

【００１３】また、前記画像データラッチ回路１０１の
後段には２個の比較器１０６，１０７が設けられてい
る。このうち一方の比較器１０６には、データ“０”
と、前記ラッチ回路１０１から出力されたステージ段数
値（画像処理の変更を要するステージ段数値）を表すデ
ータＤ２とが入力されており、また他方の比較器１０７
には同じくラッチ回路１０１から出力されたデータＤ２
と、実際のステージの段数値（ここでは段数（Ｍ））が
入力されている。

【００１４】さらに、前記両比較器１０６，１０７に
は、各々の出力の論理和を出力するＯＲゲート１０８が
接続されており、その出力信号はアンドゲート１０９の
一方の入力端子に入力されている。また、前記アンドゲ
ート１０９の他方の入力端子には前記ラッチ回路１０１
より出力されたレジスタ切替信号ＲＣＥが入力されてお
り、アンドゲート１０９は両信号の論理積を後段に設け
られたカウンタ１１５のＣＥ端子（クロック許可入力端
子）へと出力するようになっている。そして、カウンタ
１０５には、前記システムクロックＣＬＫが入力されて
おり、前記ＣＥ端子に所定の入力（ここでは“１”）が
入力されると、このシステムクロックＣＬＫをカウント
し、そのカウント値に応じて出力端子（０），（１），
（２），（３）の中のいずれか一つをアクティブとする
ようになっている（選択信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を
出力するようになっている）。なお、前記１０６，１０
７，１０８，１０９及び１１５によって本願発明の請求
項に記載の選択手段１０が構成されている。

【００１５】一方、１１６，１１７，１１８，１１９は
前記画像処理のための機能や定数を表す値を格納してな
る４個のレジスタで、それぞれ異なる処理内容を表す値
が格納されており、これらレジスタにより４重構造をな
す格納手段２０が構成されている。そして、前記各レジ
スタ１１６，１１７，１１８，１１９の各データ入力端
子ＤＩには、ファームウェアによりレジスタにデータを
書き込むためのＣＰＵデータバス１１０が接続されてお
り、各レジスタ１１６，１１７，１１８，１１９のデー
タ出力端子ＤＯはレジスタバス１２０を介して前記画像
データ処理装置１０２に接続されている。また、レジス
タ１１６，１１７，１１８，１１９の書込み端子ＷＲに
は、信号線１１１，１１２，１１３，１１４を介してレ
ジスタ書込み信号Ｗ１，Ｗ２，Ｗ３，Ｗ４が入力可能と
なっている。

【００１６】また、図３にこの実施の形態に使用する画
像メモリ装置２００のデータ構成を示す。図示のよう
に、この画像メモリ装置２００には、パイプラインへ順
次送出される各画像データＤ１と、各画像信号に対応す
るレジスタ切替信号ＲＣＥ及び段数データＤ２とがそれ
ぞれ互いに対応する領域に格納されると共に、読み出し
は対応する領域内のデータが同期して行われるようにな
っており、本願発明の選択信号出力手段を構成してい
る。

【００１７】なお、図３において、画像データ内に記載
されている（Ｎ−１）〜（Ｎ＋４）は、パイプラインへ
読み出される順番を示している。また、ここに示される
レジスタ切替信号ＲＣＥは、“１”又は“０”で表され
る１ビットの信号であり、“１”は切替の実行を意味し
ている。さらに段数データＤ２において、Ｍ，Ｐは切替
を行うステージの段数を表し、０はすべてのステージに
おける切替を意味している。従って、ここに示す（Ｎ）
番目の画像データは、Ｍ段目のステージＳＴＭでの処理
においてレジスタの切替えが行われ、（Ｎ＋２）番目の
画像データはＰ段目のステージＳＴＰでの処理において
レジスタの切替えが行われ、（Ｎ＋１）番目の画像デー
タは全てのステージにおいて設定データの切替えが行わ
れることを表している。

【００１８】また、前記レジスタ１１６，１１７，１１
８，１１９に書き込む設定データは、画像メモリ２００
における格納内容に合わせてファームウェアが予めレジ
スタ書き込み信号Ｗ１，Ｗ２，Ｗ３，Ｗ４を使い設定す
る。例えば、画像データ（Ｎ−１）に対するレジスタの
値が（０−１）で、画像データ（Ｎ）に対するレジスタ
の値が（０）、画像データ（Ｎ＋１）に対するレジスタ
の値が（０＋１）であり、これらが画像データ処理回路
１０２で必要な値であるとすると、レジスタ１１６には
（０−１）、レジスタ１１７には（０）、レジスタ１１
８には（０＋１）を予め設定しておく。

【００１９】以上の構成に基づき、次に作用を説明す
る。画像メモリ２００から読み出された画像データＤ１
は、画像データバス１００を経てパイプラインの第１段
目のステージＳＴ１に転送され、その後システムクロッ
クＣＬＫのタイミングに応じて順次後段のステージへと
転送されて行く。いま、Ｎ番目の画像データがＭ段のス
テージＳＴＭに転送されたとすると、画像データＤ１に
同期して、段数データＤ２及びレジスタ切替信号ＲＣＥ
も共にＭ段のステージＳＴＭに転送される。そして、ス
テージＳＴＭに転送された画像データは、ラッチ回路１
０１でラッチされた後画像データ処理回路１０２に入力
され、段数データＤ２は比較器１０６及び１０７にそれ
ぞれ入力される。

【００２０】また、レジスタ切替信号ＲＥＣはラッチ回
路１０１からアンドゲート１０９に入力される。ここで
比較器１０６は、入力された段数データＤ２によって表
される段数値と、現在のステージにおける段数値（Ｍ）
とを比較し、両値が一致していれば比較器１０７から出
力信号“１”が出力され、一致していない場合には
“０”が出力される。この場合、段数データＤ２は図３
に示すようにその値がＭであるため、比較器１０７に入
力される２つのデータ値は一致し、比較器１０７からは
“１”が出力される。その結果、オアゲート１０８から
の出力は“１”となり、それがアンドゲート１０９の一
方の入力端子に入力される。

【００２１】また、このアンドゲート１０９の他方の入
力端子には、レジスタ切替信号ＲＣＥが入力されてい
る。ここでは、図４に示すように、ＲＣＥ信号は“１”
となっているため、アンドゲート１０９の出力信号は１
となる。このアンドゲート１０９の出力信号“１”はカ
ウンタ１１５のクロック入力許可端子ＣＥに入力される
ため、カウンタ１１５にはシステムクロックＣＬＫが入
力される。このためカウンタ１１５は１カウントカウン
トアップし、出力端子（０），（１），（２），（３）
のいずれか１つが選択的にアクティブになる。

【００２２】ここで、カウンタ１１５の出力端子（１）
がアクティブになったとすると、この出力端子に接続さ
れているレジスタ１１７のデータ出力許可入力端子ＯＥ
がアクティブになり、レジスタ１１７に設定されている
データがレジスタバスＤ３を経て画像データ処理回路１
０２に転送される。画像処理データ回路１０２では、こ
のレジスタ１１７の設定データに従って、入力された画
像データに対し所定の画像処理を施す。

【００２３】この後、次のシステムクロックが入力され
た時点で、処理された画像データは次段のステーション
へと送られる一方、このステーションＳＴ１の画像デー
タ用ラッチ回路１０１に（Ｎ＋１）番目の画像データＤ
１が転送される。またこの画像データＤ１と共にレジス
タ切替信号ＲＣＥ、及び段数データＤ２もラッチ回路１
０１に入力される。

【００２４】この段数データＤ２は図３に示すように
“０”となっており、この“０”の値はレジスタ切替信
号ＲＣＥの値が“１”であれば、全てのステージに対し
てレジスタの切り替えを行うことを意味している。すな
わち、比較器１０６の両入力端子には、前記の値“０”
と予め設定した値０とが共に入力されることとなり、同
比較器１０６からは“１”が出力され、オアゲート１０
８からは“１”が出力される。またレジスタ切替信号Ｒ
ＣＥは図３に示すように１であるため、アンドゲート１
０９の両入力端子には共に“１”が入力され、出力端子
からは“１”が出力されてカウンタ１１５の入力端子Ｃ
Ｅがアクティブになる。このため、カウンタ１１５はシ
ステムクロックＣＬＫによって１カウントカウントアッ
プし、カウンタ１１５のアクティブとなる出力端子が切
り替わり、設定データの読み出されるレジスタが切り替
わる。ここでは、前回の画像処理においてカウンタ１１
５の出力端子（１）がアクティブとなっているため、今
回のカウントアップによってカウンタ１１５は出力端子
（２）がアクティブになる。これにより、レジスタ１１
８の設定データ内容がレジスタバスＤ３を介して画像デ
ータ処理回路１０２に送出され、その設定データ内容に
従って画像処理を施す。

【００２５】この後、システムクロックＣＬＫに従って
（Ｎ＋２）番目の画像データＤ１と共に段数データＤ２
及びレジスタ切替信号ＲＣＥが入力された場合、比較器
１０６には予め設定されている値“０”と段数データ
“Ｐ”が入力されるため、その出力は“０”となり、ま
た、比較器１０７においても段数データ“Ｐ”と予め設
定されているステージ段数“Ｍ”とが比較されるため、
その出力は“０”となる。従って、オアゲート１０８か
らは“０”が出力され、アンドゲート１０９には、この
オアゲート１０８からの出力信号“０”とレジスタ切替
信号“１”とが入力されるため、その出力は“０”とな
る。これにより、カウンタ１１５の入力端子ＣＥは非ア
クティブとなり、システムクロックＣＬＫに対するカウ
ント動作は行われず、それまでのカウント値が維持され
る。すなわち、カウンタ１１５の出力端子（２）が引き
続きアクティブに保たれるため、画像データ処理回路１
０２に入力される設定データは変更されず、前回と同一
の画像処理が施される。

【００２６】

【発明の効果】以上説明したとおり、本願発明に係る画
像処理装置における設定データ変更装置によれば、画像
処理の内容を設定する設定データの選択を、画像データ
に同期して出力される選択信号によって行うようにした
ため、設定データの変更が頻繁に行われる画像処理にお
いても画像データを順次連続的に処理することができ、
処理時間の短縮化を図ることが可能となる。特に、パイ
プライン方式を用いた画像処理装置において、処理内容
の変更を要する処理ステージ及びレジスタの選択を画像
データに同期して出力される選択信号によって行うよう
にすれば、入力される画像データに対し、必要とされる
画像処理を随時実行することができる。従って、設定デ
ータの変更時において従来の装置では不可欠とされてい
たパイプラインフラッシュのための待ち時間を削減する
ことができ、処理時間の大幅な短縮が可能となるため、
頻繁に設定データが変更されるコンピュータグラフィク
スにおいても高速描画を実現することができる。

【図面の簡単な説明】

【図１】本願発明の実施の形態に適用するパイプライン
処理方式を用いた画像処理装置の概略構成を示すブロッ
ク図である。

【図２】図１に示した画像処理装置の各ステージにおけ
る設定データ変更装置の構成を示すブロック図である。

【図３】同上の実施形態に使用する画像メモリ装置のデ
ータ構成を示す説明図である。

【図４】同上の実施形態における動作を示すタイミング
チャートである。

【図５】従来のパイプライン方式を用いた画像処理装置
の概略構成を示す図である。

【図６】従来のパイプライン方式を用いた画像処理装置
における各ステージの基本構成を示すブロック図であ
る。

【符号の説明】

１０２ 画像処理回路（画像処理部） １０ 選択手段 ２０ 格納手段 １１６ ，１１７，１１８，１１９ レジスタ ２００ 画像メモリ（選択信号出力手段） ＳＴ１〜ＳＴ（Ｎ＋Ｍ） 処理ステージ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画像処理内容を設定するための設定デー
   タを格納してなる設定データ格納手段と、 前記設定データ格納手段より出力された設定データに基
   づき入力された画像データに対して画像処理を施す画像
   処理部と、を備えた画像処理装置において、 前記設定データ格納手段は、複数の異なる設定データを
   格納した複数のレジスタによって多重構造をなすよう構
   成すると共に、 画像データに同期して、必要とする画像処理に応じた設
   定データを格納してなるレジスタを選択する選択信号を
   出力する選択信号出力手段と、 前記選択信号出力手段から出力された選択信号に基づき
   前記複数のレジスタを選択する選択手段とを設けたこと
   を特徴とする画像処理装置における設定データ変更装
   置。
2. 【請求項２】 選択信号出力手段は、画像データとこの
   画像データに対応して選択信号を格納する画像メモリ装
   置であることを特徴とする請求項１記載の画像処理装置
   における設定データ変更装置。
3. 【請求項３】 画像処理内容を設定するための設定デー
   タを格納してなる設定データ格納手段と、 前記設定データ格納手段より出力された設定データに基
   づき入力された画像データに対して画像処理を施す画像
   処理部とからなるステージを多段に設定してなるパイプ
   ライン方式の画像処理装置において、 前記設定データ格納手段は、複数の異なる設定データを
   格納してなる複数のレジスタによって多重構造をなすよ
   う構成すると共に、 画像データに同期して、必要とする画像処理に応じたス
   テージ及びレジスタを表す選択信号を出力する選択信号
   出力手段と、 前記選択信号出力手段から出力された選択信号に基づき
   前記複数のレジスタの中から所定のステージ及びレジス
   タを選択する選択手段とを設けたことを特徴とする画像
   処理装置における設定データ変更装置。
4. 【請求項４】 選択信号出力手段は、画像データとこの
   画像データに対応してステージ番号データ及び選択信号
   を格納する画像メモリ装置であることを特徴とする請求
   項２記載の画像処理装置における設定データ変更装置。