JPS5932813B2 - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS5932813B2 JPS5932813B2 JP1328280A JP1328280A JPS5932813B2 JP S5932813 B2 JPS5932813 B2 JP S5932813B2 JP 1328280 A JP1328280 A JP 1328280A JP 1328280 A JP1328280 A JP 1328280A JP S5932813 B2 JPS5932813 B2 JP S5932813B2
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- JP
- Japan
- Prior art keywords
- latch
- data transfer
- data
- processor
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明はデータ転送方式に関し、特にマイクロコンピュ
ーター等のプロセッサにより直接プログラム制御により
レジスタを介して他の回路へデータ転送を行う場合のデ
ータ転送方式に関する。
ーター等のプロセッサにより直接プログラム制御により
レジスタを介して他の回路へデータ転送を行う場合のデ
ータ転送方式に関する。
マイクロコンピュータ等のプロセッサを使用してプログ
ラム制御されるレジスタを介して他の回路へデータを転
送する場合一般に第１図に示すよ 一うな回路によりデ
ータ転送動作を実現する。即ちプロセッサ（以下Ｐと略
す）からはプログラム制御された複数本のアドレス線（
以下Ａとする）と複数本のデータ線（以下Ｄとする）及
びレジスタヘの書込みタイミング信号Ｗが出力される。
一方データ転送レジスタ（以下ＲＧとする）には特定の
アドレス（ここではａとする）が割当てられており、Ｐ
からのアドレス出力Ａをデコード回路ＡＤによりデコー
ドした結果、該レジスタＲＧのアドレスと一致したとき
ＡＤの出力ａが゛１″゛となる。従つてａ−１となりか
つＰより書込タイミング信号Ｗが出力されたときアンド
ゲートＧＯの出力が゛１”となりレジスタＲＧにＤの内
容（ＤＯ−Ｄｎ）即ち転送データがセツトされる０レジ
スタＲＧにＰよりデータが書込まれたことにより転送制
御回路ＴＣが動作しＲＧの内容を被転送回路へ転送する
。
ラム制御されるレジスタを介して他の回路へデータを転
送する場合一般に第１図に示すよ 一うな回路によりデ
ータ転送動作を実現する。即ちプロセッサ（以下Ｐと略
す）からはプログラム制御された複数本のアドレス線（
以下Ａとする）と複数本のデータ線（以下Ｄとする）及
びレジスタヘの書込みタイミング信号Ｗが出力される。
一方データ転送レジスタ（以下ＲＧとする）には特定の
アドレス（ここではａとする）が割当てられており、Ｐ
からのアドレス出力Ａをデコード回路ＡＤによりデコー
ドした結果、該レジスタＲＧのアドレスと一致したとき
ＡＤの出力ａが゛１″゛となる。従つてａ−１となりか
つＰより書込タイミング信号Ｗが出力されたときアンド
ゲートＧＯの出力が゛１”となりレジスタＲＧにＤの内
容（ＤＯ−Ｄｎ）即ち転送データがセツトされる０レジ
スタＲＧにＰよりデータが書込まれたことにより転送制
御回路ＴＣが動作しＲＧの内容を被転送回路へ転送する
。
しかしながら一般に上記のデータ転送を行う場合被転送
回路への１回のデータ転送に要する時間は必ずしも一律
に定まらず、例えば転送を待たされることにより１回の
転送に非常に時間を要する場合がある。
回路への１回のデータ転送に要する時間は必ずしも一律
に定まらず、例えば転送を待たされることにより１回の
転送に非常に時間を要する場合がある。
このときこのデータ転送を制御するプログラムは次に転
送すべきデータが発生した場合同様にしてレジスタＲＧ
へそのデータを書込む必要があるが先に述べたようにレ
ジスタＲＧの内容の転送が終了してないことが考えられ
る。このため１例として第２図に示すようなハードウェ
アでキユ一処理を行う方法がとられてきた。即ちレジス
タＲＧと同等のビツト数をもつ複数個のレジスタ（ＲＧ
ｌ〜ＲＧｍ）を用意しレジスタＲＧに書込まれたデータ
をただちにＲＧ−＋ＲＧｌ→・・・・・・→ＲＧｍとシ
フトさせ、ＲＧｍに本データが移された時点で他回路と
のデータ転送を開始する。従つて先に述べたような転送
に時間がかかつた場合でも直接プログラム制御されるレ
ジスタＲＧは用意されたレジスタ全てに未転送のデータ
が蓄積（フル状態）されることがない限り空となつてお
り、Ｐからの書込みが可能である。しかしながら上述の
処理方法でもキユ一処理を行うレジスタの数によつては
完全にこれらのレジスタがフル状態にならない保証はな
く、又これを保証するためのレジスタの数の設定は難く
、かつハード量の増大を招く。
送すべきデータが発生した場合同様にしてレジスタＲＧ
へそのデータを書込む必要があるが先に述べたようにレ
ジスタＲＧの内容の転送が終了してないことが考えられ
る。このため１例として第２図に示すようなハードウェ
アでキユ一処理を行う方法がとられてきた。即ちレジス
タＲＧと同等のビツト数をもつ複数個のレジスタ（ＲＧ
ｌ〜ＲＧｍ）を用意しレジスタＲＧに書込まれたデータ
をただちにＲＧ−＋ＲＧｌ→・・・・・・→ＲＧｍとシ
フトさせ、ＲＧｍに本データが移された時点で他回路と
のデータ転送を開始する。従つて先に述べたような転送
に時間がかかつた場合でも直接プログラム制御されるレ
ジスタＲＧは用意されたレジスタ全てに未転送のデータ
が蓄積（フル状態）されることがない限り空となつてお
り、Ｐからの書込みが可能である。しかしながら上述の
処理方法でもキユ一処理を行うレジスタの数によつては
完全にこれらのレジスタがフル状態にならない保証はな
く、又これを保証するためのレジスタの数の設定は難く
、かつハード量の増大を招く。
本発明はこのデータ転送時のキユ一処理に伴う問題点を
解消することを目的とし、そのため本発明は、単一のプ
ロセツサによりアドレス指定されプログラム制御される
データ転送用レジスタを介して他回路へデータ転送を行
なうデータ転送方式において、上記データ転送用レジス
タの伏態を表示するとともに上記プロセツサによりアド
レス指定され上記プロセツサに読込むことが可能な第１
のラツチと、該第１のラツチが上記データ転送用レジス
タのフル状態を表示しているとき上記プロセツサにより
該第１のラツチの内容が読込まれたことを記憶する第２
のラツチとをそなえ、上記プロセツサにおいて転送すべ
きデータが発生したとき、上記プロセツサは当該データ
の転送に先立つて上記第１のラツチをアドレス指定し上
記第１のラツチの内容を読込み、上記第１のラツチが上
記データ転送用レジスタのフル状態を表示しているとき
は上記データ転送用レジスタへのデータ転送を行なわず
他の処理動作を実行するよう構成され、さらに上記プロ
セツサにより上記第１のラツチの内容が読込まれた後、
上記データ転送用レジスタのフル伏態が解除された時点
に上記第２のラツチの出力にもとづいて上記プロセツサ
に対し割込みを発生することを特徴とする。
解消することを目的とし、そのため本発明は、単一のプ
ロセツサによりアドレス指定されプログラム制御される
データ転送用レジスタを介して他回路へデータ転送を行
なうデータ転送方式において、上記データ転送用レジス
タの伏態を表示するとともに上記プロセツサによりアド
レス指定され上記プロセツサに読込むことが可能な第１
のラツチと、該第１のラツチが上記データ転送用レジス
タのフル状態を表示しているとき上記プロセツサにより
該第１のラツチの内容が読込まれたことを記憶する第２
のラツチとをそなえ、上記プロセツサにおいて転送すべ
きデータが発生したとき、上記プロセツサは当該データ
の転送に先立つて上記第１のラツチをアドレス指定し上
記第１のラツチの内容を読込み、上記第１のラツチが上
記データ転送用レジスタのフル状態を表示しているとき
は上記データ転送用レジスタへのデータ転送を行なわず
他の処理動作を実行するよう構成され、さらに上記プロ
セツサにより上記第１のラツチの内容が読込まれた後、
上記データ転送用レジスタのフル伏態が解除された時点
に上記第２のラツチの出力にもとづいて上記プロセツサ
に対し割込みを発生することを特徴とする。
以下、本発明を図面により説明する。
第３図は本発明による実施例のデータ転送回洛であり、
図中、第１図と同一名のものは同一のもの、ＦＦ−１は
データ転送用レジスタＲＧが空の伏態にあるかフルの伏
態にあるかを記憶しかつプロセツサＰより読込み可能な
ラツチ、ＦＦ−２はデータ転送用レジスタＲＧがフルの
状態のときラツチＦＦ−１がプロセツサＰにより読込ま
れたことを記憶するラツチ、ＩはプロセツサＰに対する
割込み信号Ｃ１はＲＧが空のとぎ１”としてＴＣより出
力される信号、Ｃ２はＲＧがフルのとき０１”となる信
号、Ｇ１〜Ｇ４はアンドゲート、ｂはＦＦｌに対して割
当てられたアドレスでＡＤより出力されるもの、Ｒはｐ
から出力される読込みタイミング信号、ＤｘはＤＯ−Ｄ
ｎのうちいずれか任意のビツトである。また、図中、Ｄ
は多方向性バスとして示している。第３図の回路を適用
することにより、このデータ転送を制御するプロセツサ
Ｐのプログラムは次のようにハードウエアを制御する。
図中、第１図と同一名のものは同一のもの、ＦＦ−１は
データ転送用レジスタＲＧが空の伏態にあるかフルの伏
態にあるかを記憶しかつプロセツサＰより読込み可能な
ラツチ、ＦＦ−２はデータ転送用レジスタＲＧがフルの
状態のときラツチＦＦ−１がプロセツサＰにより読込ま
れたことを記憶するラツチ、ＩはプロセツサＰに対する
割込み信号Ｃ１はＲＧが空のとぎ１”としてＴＣより出
力される信号、Ｃ２はＲＧがフルのとき０１”となる信
号、Ｇ１〜Ｇ４はアンドゲート、ｂはＦＦｌに対して割
当てられたアドレスでＡＤより出力されるもの、Ｒはｐ
から出力される読込みタイミング信号、ＤｘはＤＯ−Ｄ
ｎのうちいずれか任意のビツトである。また、図中、Ｄ
は多方向性バスとして示している。第３図の回路を適用
することにより、このデータ転送を制御するプロセツサ
Ｐのプログラムは次のようにハードウエアを制御する。
即ち、転送すべきデータが発生したとき、まずアドレス
ｂに定義されたラツチＦＦ−１の伏態を読込む。
ｂに定義されたラツチＦＦ−１の伏態を読込む。
その結果、ラツチＦＦ−１が空（ここでば０”とする）
を示していればレジスタＲＧへの書込みが可能であり、
データをレジスタＲＧへ書込む。以後、ラツチＦＦ−１
が゛０゛を表示している限り同様である。一方、ラツチ
ＦＦ−１の伏態を読込んだとき、該ラツチＦＦ−１が゛
１―即ちフルの状態を表示したときプロセツサＰのプロ
グラムはレジスタＲＧにデータを書込むことはできない
。
を示していればレジスタＲＧへの書込みが可能であり、
データをレジスタＲＧへ書込む。以後、ラツチＦＦ−１
が゛０゛を表示している限り同様である。一方、ラツチ
ＦＦ−１の伏態を読込んだとき、該ラツチＦＦ−１が゛
１―即ちフルの状態を表示したときプロセツサＰのプロ
グラムはレジスタＲＧにデータを書込むことはできない
。
この場合プログラムではこのデータを図示しないバツフ
ア領域に退避し、他の処理を行う。又このときハードウ
エアは第３図に示す如く、ラツチＦＦ−１が゛１゛の状
態であることをプロセツサｐにより読込まれたことをラ
ツチＦＦ−２により記憶し、その後レジスタＲＧが空と
なつた時点で割込み信号１を発生する。
ア領域に退避し、他の処理を行う。又このときハードウ
エアは第３図に示す如く、ラツチＦＦ−１が゛１゛の状
態であることをプロセツサｐにより読込まれたことをラ
ツチＦＦ−２により記憶し、その後レジスタＲＧが空と
なつた時点で割込み信号１を発生する。
本割込は、即ちレジスタＲＧへのデータ書込みを許可す
る割込みとなるため、本割込みの検出によりプログラム
はレジスタＲＧへのデータ書込みを行う。
る割込みとなるため、本割込みの検出によりプログラム
はレジスタＲＧへのデータ書込みを行う。
上記制御をくりかえすことにより、確実にデータをレジ
スタＲＧを介して被転送回路へ転送することができる。
スタＲＧを介して被転送回路へ転送することができる。
第４図にラツチＦＦ−１が８１゛となつた場合のタイム
チヤートを示す。
チヤートを示す。
なお、実施例において、データ転送用レジスタを１個設
ける例を示したが、複数個設けることができることは明
らかである。
ける例を示したが、複数個設けることができることは明
らかである。
上記したように、本発明によれば、１個又は複数個のデ
ータ転送用レジスタが空の状態にあるかフルの伏態にあ
るかを記憶し、かつプロセツサｐより読込み可能なラツ
チＦＦ−１と、これらのレジスタがフルの伏態でラツチ
ＦＦ−１がプロセツサｐにより読込まれたときこれを記
憶するラツチＦＦ−２をもうけ、以後ＦＦ−２がオン状
態でこれらのレジスタが空となつた時プロセツサｐに対
し割込みＩを発生するようにしたので、キユ一処理を行
うための多数のレジスタを必要とすることなく確実なデ
ータ転送が可能であり、かつレジスタがフル伏態の間（
第４図の時間Ｔ）、プロセツサのプログラムは有効に他
の処理を行うことができる。
ータ転送用レジスタが空の状態にあるかフルの伏態にあ
るかを記憶し、かつプロセツサｐより読込み可能なラツ
チＦＦ−１と、これらのレジスタがフルの伏態でラツチ
ＦＦ−１がプロセツサｐにより読込まれたときこれを記
憶するラツチＦＦ−２をもうけ、以後ＦＦ−２がオン状
態でこれらのレジスタが空となつた時プロセツサｐに対
し割込みＩを発生するようにしたので、キユ一処理を行
うための多数のレジスタを必要とすることなく確実なデ
ータ転送が可能であり、かつレジスタがフル伏態の間（
第４図の時間Ｔ）、プロセツサのプログラムは有効に他
の処理を行うことができる。
第１図は一般的なデータ転送回路例、第２図はキユ一処
理を行なうデータ転送例、第３図は本発明による実施例
のデータ転送回路、第４図は第３図の回路のタイムチヤ
ートである。 第３図において、ｐはプロセツサ、ＡＤはデコード回路
、ＲＧはデータ転送レジスタ、ＴＣは転送制御回路、Ｆ
Ｆ−１とＦＦ−２はラツチ、ＧＯ〜Ｇ４はアンドゲート
である。
理を行なうデータ転送例、第３図は本発明による実施例
のデータ転送回路、第４図は第３図の回路のタイムチヤ
ートである。 第３図において、ｐはプロセツサ、ＡＤはデコード回路
、ＲＧはデータ転送レジスタ、ＴＣは転送制御回路、Ｆ
Ｆ−１とＦＦ−２はラツチ、ＧＯ〜Ｇ４はアンドゲート
である。
Claims (1)
- １ 単一のプロセッサによりアドレス指定されプログラ
ム制御されるデータ転送用レジスタを介して他回路へデ
ータ転送を行なうデータ転送方式において、上記データ
転送用レジスタの状態を表示するとともに上記プロセッ
サによりアドレス指定され上記プロセッサに読込むこと
が可能な第１のラッチと、該第１のラッチが上記データ
転送用レジスタのフル状態を表示しているとき上記プロ
セッサにより該第１のラッチの内容が読込まれたことを
記憶する第２のラッチとをそなえ、上記プロセッサにお
いて転送すべきデータが発生したとき、上記プロセッサ
は当該データの転送に先立つて上記第１のラッチをアド
レス指定し上記第１のラッチの内容を読込み、上記第１
のラッチが上記データ転送用レジスタのフル状態を表示
しているときは上記データ転送用レジスタへのデータ転
送を行なわず他の処理動作を実行するよう構成され、さ
らに上記プロセッサにより上記第１のラッチの内容が読
込まれた後、上記データ転送用レジスタのフル状態が解
除された時点に上記第２のラッチの出力にもとづいて上
記プロセッサに対し割込みを発生することを特徴とする
データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328280A JPS5932813B2 (ja) | 1980-02-06 | 1980-02-06 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328280A JPS5932813B2 (ja) | 1980-02-06 | 1980-02-06 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110128A JPS56110128A (en) | 1981-09-01 |
| JPS5932813B2 true JPS5932813B2 (ja) | 1984-08-11 |
Family
ID=11828837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328280A Expired JPS5932813B2 (ja) | 1980-02-06 | 1980-02-06 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932813B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154233A (ja) * | 1987-12-11 | 1989-06-16 | Toshiba Corp | 割込処理装置 |
-
1980
- 1980-02-06 JP JP1328280A patent/JPS5932813B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56110128A (en) | 1981-09-01 |
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