JPH02503121A - マルチプルプロセッサシステムにおける各プロセッサ用選択受信器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチプルプロセッサシステムにおけ る各プロセッサ用選択受信器 発明の分野 本発明は一般にマルチプルプロセッサに関し、詳細にはプロセッサを相互に接続 する通信バスを介して各プロセッサに放送されるデータの特定の部分のみを各プ ロセッサが選択的に受信しうるようにするための回路装置および方法に関する。

発明の背景 プログラマブルディジタルコンピュータは通信回路網あるいは多層プロトコール のような物理的なシステムをシミュレートするための容易に適用しうる状態をつ くるものである。しかしながら複合システムにシミュレーションを適用しうるよ うにするためには並列処理を利用する必要がしばしば生じる。並列処理ではシス テム計算は並列実行に適したタスクに副分割される。これらタスクは次に自律的 な実行のため複数の同期化されたプロセッサに芳けられる。従来、計算結果はこ れらプロセッサと相互接続を行うマルチアクセスメモリバスを介していくつかの プロセッサに共通にあるいはそれらに分けられている１個のメモリに記憶される 。

計算のためのデータにアクセスしそしてこの１個のメモリにそれを記憶させるた めの従来の方法は固有の欠点を有する。その主たる２つはメモリバスの過負荷と 別の、非生産的なプロセッササイクルにより示される高い総経費である。これら ２つの因子はこのバスまたはメモリあるいはそれら両方により示される混雑また は阻止条件によりメモリへのアクセスを阻害することになりうる。これら欠点の 主たる原因は構成配置により生じる制約、すなわち、各リソースへのアクセスの 不成立について幾分かの確率を伴う直列となった２つの分割されたリソースを要 求しそして取得する必要性である。ビジィ条件によるこのアクセス不成立の場合 にはそのアクセスが成功するまで全アクセスプロセスを連続してくり返さなけれ ばならない。このアクセス不成立の発生率はメモリアクセスの要求が増加すれば 悪化する。

いわゆるコンフリクト、すなわち２個以上のプロセッサによる同一メモリロケー ションの同時的更新は分割メモリシステムで処理することの困難な他のケースで ある。

同一のデータを分は合うマルチプルプロセッサはオーバーラツププロセスと呼ば れ、１個のプロセッサが分割されたデータへのアクセスを行っているとき他のプ ロセッサがそれにアクセスしないようにすることを相互排除と呼ぶ。セマフォー およびテストおよびセットインストラクションのような相互排除を行うためのい つくかの従来の技術はＨ，Ｍ、ディーチル著「アン・イントロダクション・ツー ・オベーキイング・システムズ」、アディスンーウェズリー社、１９８３年の第 ４章に詳細に述べられている。これら技術には同じく上述したところと同様の性 能上の問題と経費の問題があり、そして更にユーザーが開発したソフトウェア− にもとづき取扱われるときに著しくエラーが発生する傾向がある。

最後に、標準形の分割メモリシステムは破壊形書込プロセスを用いている。従っ て、メモリロケーションが変更されると、そのロケ−シランの内容が変更された データで置き換えられそして元のデータが破壊される。このプロセスは従来のコ ンフリクト解決技術と組合わされたときに基本的に各メモリロケーションのデー タヒストリを抹消し、そのためプロセッサが各計算相の終了時にこのメモリロケ ーションに記憶されている１つのデータ値のみしか使用出来ないようにするかあ るいは消された書込データの再構成のための複雑な再計算が必要となる。

発明の要約 従来のマルチプロセッサシステムにおけるプロセッサを相互に接続するバスを伝 播するデータを記憶するための方法およびそれに関連した回路装置の上記した欠 点と限界は本発明によればそのバスを伝播するデータの必要セグメントのみを選 択的に受信する構成を各自律プロセッサに設けることにより解決する。これは例 えば各プロセッサにバッファ手段とバスからのデータをバッファ手段がＦＩＦＯ 形式で選択的に受は入れうるようにする手段とを設けることにより達成される。

関連するプロセッサに必要なデータのこれらセグメントを表わす情報をこの後者 の手段が記憶する。

本発明の構成と動作は図面に示す実施例のｉ下の詳細な説明から明らかとなるも のである。

図面の簡単な説明 第１図は３個のプロセッサとそれに関連する、本発明の一つの観点によるマルチ プルプロセッサシステムからの分割されたアドレススペース回路とを示すブロッ ク図である。

第２図は１個のプロセッサとそれに関連する第１図の分割アドレススペース回路 をコンフリクト解決および流れ制御用制御構成としたものをブロックで示す図で ある。

第３図は第１図および第２図の実施例についてのタイミング図である。

これら図面において同様の要素の参照数字は二のマルチプルプロセッサシステム において考察する特定のプロセッサにより１００．２００等だけ大きいものとさ れている。

詳細説明 第１図においてマルチプルプロセッサシステム５０の自律処理構成１００．２０ ０および３００はここではコンビエータ技術において周知の例えばＶＭＥ形バス である共通の通信バス６０を介して相互に接続されている。図示しない他のすべ ての処理構成も同じマルチプルアクセス形でバス６０に接続する。

各処理ユニット１００，２００または３００は独立したプロセッサ１１０，２１ ０または３１０を含み、これらプロセッサの夫々は分割アドレススペース回路に 結合する。例えばプロセッサ１１０をみるに、マスクメモリ１２０、ファースト イン・ファーストアウト（Ｆ　Ｉ　ＦＯ）バッファ１４０とＡＮＤゲート１３０ はプロセッサ１１０の分割アドレススペース回路を構成する回路である。

詳細には、メモリ１２０、ゲート１３０およびＦＩＦＯ１４０は夫々バス６０に 結合する。特に、メモリ１２０は並列アドレス（ＡＤＤ）サブバス６１に結合し 、ゲート１３０は５ＴＲＯＢＥ導線６３に接続し、ＰＩＦＯ１４０は並列データ サブバス６２を入力として有する。他のプロセッサに関連する他のすべての分割 アドレススペース回路は本質的にこれと同様に形成されている。

更に、各プロセッサ１１０，２１０および３１０は本質的に自律モードで、すな わち各プロセッサが他のすべてのプロセッサにおけるクロックとは無関係な内部 クロック（図示せず）からなるように動作する。これらプロセッサは自律的に動 作するが、例えば１つのプロセッサにより発生されあるいはそこに記憶された情 報をその情報を必要とする他のプロセッサに送ることにより相互に作用すること の必要な並列処理システムを形成する。実行されたタスクによる計算データはこ の伝送を必要とする情報の一つの形である。これは従来のようにバス６０を介し て行われ、ＶＭＥ形構成では中断信号が１個以上のプロセッサによる情報の放送 の伝送準備完了状態の指標となる。

広義には、第１図に示すようにバス６２を介して放送されるデータの別々のコピ ーがＦＩＦＯ１４０，２４０および３４０で記憶される。データがバス６２に与 えられると、このデータは夫々エナブルとされたＦＩＦＯ内で同時に置数される 。従って、従来の１メモリ構成とは異なり、本発明の構成はバス６２上のデータ の受は入れを選択的に可能とされる複製され分布されたＦＩＦＯバッファを利用 する。これにより、各プロセッサがバス６２を介して放送されているものからそ のタスクに必要なデータのみを受は取ることが出来るようになる。一旦コピーさ れてしまうと、任意のプロセッサ１１０，２１０または３１０によるデータの読 取りはその関連するプライベートコピーから非同期的に生じる。

特に、処理ユニット１００の構成を、組合された回路および動作により説明する 。他の処理ユニットも同様である。マスクメモリ１２０はここではバス６１に接 続したアドレス入力（Ａ）を有する１ビツト幅のメモリである。メモリ１２０は それに関連するプロセッサ１１０に必要な各アドレスにエナブルビットを記憶す る。メモリ１２０の出力（Ｑ）は導線１２１を介してＡＮＤゲート１３０の１つ の入力として作用する。ゲート１３０の他の入力はバス６０のストローブ導線６ ３である。このストローブ信号は、データが安定化されバスから読取られるとき を示す。導線１３１上のゲート１３０の出力はＦＩＦＯ１４０のＳＨＩ　ＦＴ− Ｉ　Ｎ入力をエナブルとするように作用する。この結合構成により、マスクメモ リ１２０の上記の１ビツトはＦＩＦＯ書込信号との論理積をとられるとＰＩＦＯ １４０がそのＤＡＴＡ−Ｉ　Ｎボートに与えられるデータを選択的に受は入れう るようにする。一つの与えられたプロセッサは一般に放送されるデータの限定さ れた部分のみを必要とするから、このＡＮＤ処理はメモリ１２０の内容の制御の もとで望ましくないデータを有効に濾波する。更にＰＩＦＯ１４０のこの構成は 非破壊書込動作を行う。すべてのデータ更新はｐｔｐｏ形で受は入れられるとき 記憶されるから、プロセッサ１１０は変数の変化のヒストリを与えることが出来 る。例えば処理ユニット２００と３００により２回の書込みが１つのエナブルと されたメモリロケーションに夫々あったとすると、介在するＰＩＦＯ１４０によ り２つの連続するデータセグメントはそのＰＩＦＯ１４０内に累積する。さて、 コンフリクトが検出（後述）されたとすると、これらデータセグメントが同一の アドレスに書込まれていること、従ってＰＩＦＯ１４０内に直列で記憶されるこ とにより、実行されているプロセスに適したアルゴリズムに従ってこのコンフリ クトの解消が可能になる。

コンフリクトの解決については第２図を参照して説明する。第２図において、プ ロセッサ１１０とそれに関連した分割アドレススペース回路はコンフリクト解消 とフロー制御のための回路と共に示されている。コンフリクトはＰＥＮＤＩＮＧ 導線７２を与えそしてプロセッサシステム５０のすべてのプロセッサにこの線７ ２を接続することにより検出される。導線７２は「ワイヤードＯＲＪ特性をもつ ように、すなわち１個以上のプロセッサがその優勢すなわちアサートされた状態 にＰＥＮＤ　Ｉ　ＮＧを強制しうるように構成される。第２図において、ＰＥＮ ＤＩＮＧ信号はプロセッサ１１０のＰ−ＯＵＴポートからインバータ１５４を介 して送られそしてＰＥＭＤＩＮＧはインバータ１５６を介してＰ−ＩＮポートに 入る。ＰＥＮＤＩＮＧは任意のプロセッサ１１０゜２１０または３１０によりバ ス６０上の標準的なコンテンションサイクルのスタート時に主張されそして、Ｐ ＥＮＤＩＮＧは更新プロセスが完了した後のバス６０の解放により解放される。

多数のプロセッサが列をつくっており、バス６０の使を待っているならばＰＥＮ ＤＩＮＧは最後の更新の完了まで第１のバス要求の開始から主張される。第３図 はタイミング情報を示す。

動作例として、同一の変数を同時に変更するように計画された２個のプロセッサ の場合を考える。両プロセッサはＰＥＮＤＩＮＧを主張しそしてバス６０に対し 争う。標準的パスコンテンションメカニズムによりバス６０の制御を獲得したプ ロセッサがそのデータを出す。これを受けるプロセッサはそれに関連するＦＩＦ ＯからＩＮＴＥＲＲＵＰＴを受けてそのデータの処理を行う。これは、ＩＮＴＥ ＲＲＵＰＴがデータの入ったとき常にＦＩＦＯにより出されるために生じる。

従って゛、第２図において、ＰＩＦＯ１４０は、データがそれに入るときＤＡＴ ＡＲＲＥＡＤＹポートを介して導線１４２にＩＮＴＥＲＲＬＩＰＴ信号を出す。

受信プロセッサ１１０による処理が完了すると、それが導線７２の状態をチェッ クする。

この導線は、第２プロセツサが送るべきデータを有するために、まだアサートさ れた状態にある。受信プロセッサ１１０はＰＥＮＤＩＮＧが次のデータ伝送の完 了後にクリアされるまで受信モードにとどまる。最後に、導線７２がアサートさ れないときには受信プロセッサは、すべてのコンフリクトしうるデータが入った ことを確認しつつ適正なコンフリクト解決ルーチンを開始しうる。このコンフリ クト解決法は、ハードワイヤードでないから夫々のシミユレーシヨンに対して適 正なものとして行われる。

例えば、１つの解決法としては第１の更新をとり、他をすべて除けることにより コンフリクトを扱うものでもよく、あるいはデータを平均化するような方法でも よい。

ＦＩＦＯバッファにそれらが空にされるよりも高い速度でデータが入るようにな ったシミュレーションでは、ＦＩＦＯのオーバフローを除くためにフロー制御メ カニズムが設けらでる。ＦＩＦＯはそれらが予定のしきい値まで書込まれたとき それらのＦＬＯ讐ボート（第２図）に信号を出すようにされている。このフロー ボートは例えばＦＩＦＯＩ　４０１：ついてはインバータ１５０を介してＦＬＯ Ｗ導線７１に接続する。一方、導線７１は例えばインバータ１５２を通りＦポー トを介して他のすべてのプロセッサに接続する。

導線７１はまた「ワイヤードＯＲＪ特性をもつように構成される。任意のｐｔ、 ｏｗボートがアサートされると、すべてのプロセッサにＦボートを通じてＩＮＴ ＥＲＲＵＰＴが入る。導線７１がアサートされると、現在の伝送が完了しそして すべてのプロセッサが他のデータ入力を許す前にそれらに関連するＦＩＦＯの内 容を処理する。

処理システム５０をつくる種々の要素の動作タイミングについては第３図を参照 する。まず、プロセッサ２１０と３１０が同時に変数変化をプロセッサ１１０に 送っているとする。第３図のライン（ｉ）にバス６０はデータ信号のＩＮＩＴＩ ＡＴＥ　）ランスファをプロセッサ２１０と３１０に送る。これをライン（１） 上の時刻１で示す。プロセッサ２１０と３１０はライン（ｉｉ）上の時刻２で示 す。

またこれらのプロセッサはそれらのデータ情報の伝送のためバス６０の使用を要 求する。プロセッサ２１０がまずバス６０に呼び掛を行うとすると、プロセッサ ２１０がそのデータの伝送を開始する。これらライン（１１０上の時刻３で始ま るものとして示す。このデータはプロセッサ１１０にその分割アドレススペース 回路を通じて入る。特にＦＩＦＯＩ４０がデータを受けるから、ＩＮＴＥＲＲＵ ＰＴがＦＩＦＯＩ４０のＤＡＴＡＲＥＡＤＹポートを介してプロセッサ１１０に 出される。このＩＮＴＥＲＲＵＰＴ信号はライン（Ｖ）上の時刻４で開始するよ うに示しである。このＩＮＴＥＲＲＬＩＰＴ信号に応じてプロセッサ１１０はデ ータの読取を開始する。ライン（ｌｖ）上の時刻６でプロセッサ２１０はその書 込動作を完了する。次にライン（ｖｌ）上の時刻７で示すようにプロセッサ１１ ０は読取相を完了してＰＥＮＤ　Ｉ　ＮＧ導線をチェックする。プロセッサ３１ ０によるアサートが続くためにプロセッサ１１０は更にデータに対して待機する 。ここでプロセッサ３１０はバス６０を要求しそしてバス６０にデータの書込み を開始することが出来る。ライン（１■）上の時刻８はプロセッサ３１０がデー タ伝送を開始する時を示す。データ伝送が完了すると、ＰＥＮＤＩＮＧはライン （１１）上の時刻９で示すようにアサートされなくなる。データプロセッサ１１ ０がこのＰＥＮＤＩＮＧの解放を検出すると、そのときその局部記憶部にあるす べてのデータの処理を開始する。ライン（ｖｌｌ）上の時刻１０はプロセッサ１ １０による処理のスタートを、時刻１１はその完了時を示す。プロセッサ１１０ ．２１０および３１０はこのときシミュレーションプロセスの次の相での動作の 準備を完了する。

上記の構成は本発明による原理の応用の単純な例を示すものである。本発明の原 理を角いそしてその精神と範囲内となる他の構成は当業者により容易に変更しう るちのである。従って、例えばバス６０とプロセッサ１１０のローカルメモリの アドレス間でアドレス変換を行うように各分割アドレススペース回路（例えば第 １図のエレメント１２０，１３０および１４０）を構成することが出来る。その 場合にはマスクメモリ１２０はＮ＋ｌビットの幅をもつメモリとなり、これらビ ットの１個をデータコピーを作動させるためにゲート１３０に関連して用いられ 、残りのＮビットがデータの記憶に割当てられるローカルメモリのアドレスを示 す。

また、説明したマスクメモリ１３０の内容はスタチックであるがその内容を変え るようにバス６０からデータをエナブル入力が受けるようにメモリ１２０を構成 することにより、その内容をダイナミックに変えることも可能である。

それ故、ここに述べた回路および方法は例として述べたものに限られず、添付請 求範囲にのみ限定される他の実施例も含むことである。

ＦＩＧ、　　１ 平成２年４月４日 １．　国際出願の表示 ＰＣＴ／ＵＳ　　８ｇ１０１２８３ ２、発明の名称 マルチプルプロセッサシステムにおける各プロセッサ用選択受信器３、特許出願 人 住　所　　アメリカ合衆国ニューシャーシー州、リビングストスウエスト、マウ ント、ブレザント、アベニュ、２９０名　称　　　ベル、コミュニケーションズ 、リサーチ、インコーホレーテッド ４、　代　　理　　人 （郵便番号１００） 東京都千代田区丸の白玉丁目２番３号 ５、　補正書の提出年月日 １９９０年　１　月　２３日 ６、　添付書類の目録 （１）　　補正書の翻訳文　　　　　　　　　　　　　　　　　　　１　通国際 出願時の「請求の範囲」の第４項から第６項までと第９項から第１１項までが削 除さね、第７項、第８項、第１２項および第１３項がそれぞれ第１項請求の範囲 １、　プロセッサおよびバスに接続してこのバスを伝播するデータを選択的に記 憶しそして上記データが置数されたときにはそのデータのこのプロセッサによる 抽出を中断させるためのバッファ手段と、このバスおよびこのバッファ手段に接 続してそのバスから情報を受け、そしてそれに応じて、上記バッファ手段がエナ ブルとされている期間のみバスを伝播するデータのセグメントをこのバッファ手 段が記憶するように、このバッファ手段を選択的にエナブルとするための手段と 、これらプロセッサに接続されそしてそれらのいずれかにより上記バスに出され る夫々のデータトランスファ信号に応じて夫々のプロセッサの処理状態を制御す る手段と、からなる、複数のプロセッサとそれらを相互に接続するバスとの組合 せにおいて夫々のプロセッサに関連する回路装置。

２、　前記複数のプロセッサと前記夫々のバッファ手段に接続して夫々のバッフ ァ手段より記憶されたデータ量に応じて夫々のバッファ手段からこれらプロセッ サへのデータの流れを制御する手段を更に含む請求項１記載の回路装置。

３、　共通のアドレスバス、共通のデータバスおよびデータトランスファ信号導 線により相互接続されるプロセッサの夫々に対し与えられるメモリスペースをつ くるだめのマルチプルプロセッサシステムにおいて用いられる下記段階からなる 方法。

夫々のプロセッサに対し、このプロセッサをアドレスバスとそれとバッファ手段 との間に配置されるメモリ手段に結合させるように上記バッファ手段を関連づけ る段階、上記メモリ手段に夫々のプロセッサに対し割当てられたアドレスを示す 情報を記憶する段階、上記記憶手段が上記割当てられたアドレスの内の１つが上 記アドレスバスに生じたときに上記データバスからデータを受けて記憶するよう に上記メモリ手段を作動させることにより上記バッファ手段を選択的にエナブル とする段階、およびこれらプロセッサの内のいずれかにより上記トランスファ導 線に出された夫々のデータトランスファ信号に応じて夫々のプロセッサの処理状 態を制御する段階。

４、　前記夫々のバッファ手段におけるデータ量に対応して関連するプロセッサ で夫々のバッファ手段のデータ内容のトランスファを制御する段階を更に含む請 求項３記載の方法。

国際調査報告 一情＋＋ｓ−＾酔崗ａｌ−Ｎ・ＰＣτ／υＳ　εＢ１０１２Ｅ＋３国際調査報告 ＵＳ　８８０１２８３ ＳＡ　　２２０８４

Claims (13)

【特許請求の範囲】
1. １．プロセッサおよびバスに接続してこのバスを伝播するデータを選択的に記憶 しそして上記データが置数されたときにはそのデータのこのプロセッサによる抽 出を中断させるためのバッファ手段と、このバスおよびバッファ手段に接続して このバスから情報を受け、そしてそれに応じて、上記バッファ手段がエナブルと されている期間にのみバスを伝播するデータのセグメントをこのバッファ手段が 記憶しうるようにこのバッファ手段を選択的にエナブルとするための手段と、か ら成る上記プロセッサおよびバスとの組合せにおける回路装置。
2. ２．前記バッファ手段と前記プロセッサとの間の、上記バッファ手段の内容に対 するデータのトランスファを制御するためのフロー手段を更に含む請求項１記載 の回路装置。
3. ３．前記バスはＡＤＦＮＥＳＳバス、ＤＡＴＡバスおよびＳＴＲＯＢＥ導線を含 み、前記バッファ手段は上記ＤＡＴＡバスに接続するＤＡＴＡＩＮボートと前記 プロセッサに接続するＤＡＴＡＯＵＴボートと、ＳＨＩＦＴ−ＩＮボートを有す るファーストイン・ファーストアウトシフトレジスタであり、前記受信し選択的 にエナブルとするための手段は上記ＡＤＤＲＥＳＳバスに接続するＡＤＦＮＥＳ ＳボートとＯＵＴＰＵＴボートを有するマスクメモリと、その入力および上記Ｓ ＨＩＦＴ−ＩＮボートに接続するその出力として上記ＳＴＲＯＢＥ導線と上記Ｏ ＵＴＰＵＴボートを有するＡＮＤゲートとを含むごとくなった請求項１記載の回 路装置。
4. ４．前記マスクメモリは１ビット幅のメモリであり、前記プロセッサに割当てら れた夫々のアドレスにおいてのみ論理１のビットを記憶するごとくなった請求項 ３記載の回路装置。
5. ５．前記バッファ手段および前記プロセッサの夫々はフロー制御ボートを有し、 更にこれら夫々のフローボートに接続して前記内容に比例して上記バッファ手段 とプロセッサの間のデータ内容の流れを制御する手段を更に含む、請求項３記載 の回路装置。
6. ６．プロセッサおよびバスに接続してこのバスを伝播するデータを選択的に記憶 し、そして上記データが置数されたときにはそのデータのこのプロセッサによる 抽出を中断させるためのバッファ手段と、このバスおよびこのバッファ手段に接 続してそのバスから情報を受け、そしてそれに応じて、上記バッファ手段がエナ ブルとされている期間のみバスを伝播するデータのセグメントをこのバッファ手 段が記憶するように、このバッファ手段を選択的にエナブルとするための手段と 、からなる、複数のプロセッサとそれらを相互に接続するバスとの組合せにおい て夫々のプロセッサに関連する回路装置。
7. ７．前記複数のプロセッサに接続されてそれらのいずれかにより前記バスに出さ れる夫々のデータトランスファ信号に応じて夫々のプロセッサの処理状態を制御 する手段を更に含む請求項６記載の回路装置。
8. ８．前記複数のプロセッサと前記夫々のバッファ手段に接続して、夫々のバッフ ァ手段により記憶されたデータ量に対応して夫々のバッファ手段からこれらプロ セッサへのデータの流れを制御する手段を更に含む請求項７記載の回路装置。
9. ９．前記バスはＡＤＦＮＥＳＳバスと、ＤＡＴＡバスとＳＴＲＯＢＥ導線とを含 み、前記夫々のバッファ手段はこのＤＡＴＡバスに接続するＤＡＴＡｌＮボート と、それに関連するプロセッサに接続したＤＡＴＡＯＵＴボートと、ＳＨＩＦＴ −ＩＮボートを有するファーストイン・ファーストアウトシフトレジスタであり 、前記受信し選択的にエナブルとする手段の夫々は上記ＡＤＦＮＥＳＳバスに接 続するＡＤＦＮＥＳＳボートとＯＵＴＰＵＴボートを有するマスクメモリと、そ の入力および上記ＳＨＩＦＴ−ＩＮボートに接続する出力として上記ＳＴＲＯＢ Ｅ導線と上記ＯＵＴＰＵＴボートを有するＡＮＤゲートとを含むごとくなった請 求項６記載の回路装置。
10. １０．複数のプロセッサがＡＤＦＮＥＳＳバス、ＤＡＴＡバスおよびＳＴＲＯＢ Ｅ導線を有する共通の通信バスにより相互接続されたマルチプルプロセッサシス テムにおける各自律プロセッサに関連して用いられる回路装置であって、ＳＨＩ ＦＴ−ＩＮボート、上記ＤＡＴＡバスに接続したＰＡＴＡＩＮボート、関連した プロセッサの上記ＤＡＴＡＩＮＰＵＴボートに接続するＤＡＴＡＯＵＴボートお よび関連するプロセッサの動作的に等価なボートに接続するＤＡＴＡＲＥＡＤＹ ボートを有するＦＩＦＯメモリと、出力導線および上記アドレスバスに接続した アドレスボートを有するマスクメモリと、入力として上記ＳＴＲＯＢＥ導線およ び上記出力導線上の信号を有し、そして上記ＳＨＩＦＴ−ＩＮボートに接続する 出力を有するＡＮＤゲートと、から成り、上記マスクメモリが関連するＦＩＦＯ により選択的に受信されそして記憶されるべきデータの上記バス上での放送を可 能にするアドレスを示すビットを記憶するごとくなった回路装置。
11. １１．共通アドレスバスと共通データバスにより相互接続されるプロセッサの夫 々に対し与えられるメモリスペースをつくるためにマルチプルプロセッサシステ ムにおいて用いられる下記段階からなる方法。 夫々のプロセッサに対し、このプロセッサをアドレスバスとそれとバッファ手段 との間に配置されるメモリ手段に結合させるように上記バッファ手段を関連ずけ る段階、上記メモリ手段に夫々のプロセッサに対し割当てられたアドレスを示す 情報を記憶する段階、および上記記憶手段が上記割当てられたアドレスの内の１ つが上記アドレスバスに生じたときに上記データバスからデータを受けて記憶す るように上記メモリ手段を作動させることにより上記バッファ手段を選択的にエ ナブルとする段階。
12. １２．前記バスは更にデータトランスファ導線を有し、そして前記プロセッサの 内の任意のものにより上記トランスファ導線に出された夫々のデータトランスフ ァ信号に応じて夫々のプロセッサの処理状態を制御する段階を更に含む請求項１ １記載の方法。
13. １３．前記夫々のバッファ手段におけるデータ量に対応して関連するプロセッサ で夫々のバッファ手段のデータ内容のトランスファを制御する段階を更に含む請 求項１２記載の方法。