JPS6027977A - 並列処理装置 - Google Patents
並列処理装置Info
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- JPS6027977A JPS6027977A JP13842683A JP13842683A JPS6027977A JP S6027977 A JPS6027977 A JP S6027977A JP 13842683 A JP13842683 A JP 13842683A JP 13842683 A JP13842683 A JP 13842683A JP S6027977 A JPS6027977 A JP S6027977A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数のデータ処理装置を並列に動作させ、全体
的な処理性能を向上させる並列処理装置に関するもので
ある。
的な処理性能を向上させる並列処理装置に関するもので
ある。
従来例の構成とその問題点
近年、半導体高集積化技術の進歩によりマイクロプロセ
ッサが非常に安価になってきた。そこでＭｅのマイクロ
プロセッサを用いて並列にデータ処理を行なうことによ
り、システムとしての処理性能を高める構造、すなわち
マルチプロセッサ構造をとることが容易に可能となって
きた。マルチプロセッサにおいてはプロセラザ間でデー
タのやりとりを高速に行なう必要があり、いくつかのデ
ータ転送手段がとられる。
ッサが非常に安価になってきた。そこでＭｅのマイクロ
プロセッサを用いて並列にデータ処理を行なうことによ
り、システムとしての処理性能を高める構造、すなわち
マルチプロセッサ構造をとることが容易に可能となって
きた。マルチプロセッサにおいてはプロセラザ間でデー
タのやりとりを高速に行なう必要があり、いくつかのデ
ータ転送手段がとられる。
以下にプロセッサ間データ転送手段Ｖこ関する２種の従
来１＋ｌＪについて説明する。
来１＋ｌＪについて説明する。
第１図は第１の従来例で、プロセッサ間データ転送手段
である共有メモリ装置を用いたマルチプロセッサの構成
を示すものであり、１１．１２は中央演算装＠（以下Ｃ
ＰＵと称す）、２１．２２はローカルメモリ装置、２３
は共有メモリ装置、３３は共有バスＣＢのアクセス調停
を行なうバスアービタ、３１，３２Ｕ各ローカルバスと
共有バスの結合／切断を行なうバッフ７である。以下に
その動作について説明する。
である共有メモリ装置を用いたマルチプロセッサの構成
を示すものであり、１１．１２は中央演算装＠（以下Ｃ
ＰＵと称す）、２１．２２はローカルメモリ装置、２３
は共有メモリ装置、３３は共有バスＣＢのアクセス調停
を行なうバスアービタ、３１，３２Ｕ各ローカルバスと
共有バスの結合／切断を行なうバッフ７である。以下に
その動作について説明する。
ＣＰＵ１１は、ＣＰＵ１２に対して転送したいデータを
共有メモリ装置２３に格納し、データが準備できたこと
を示す情報を同じく共有メモリ装置２３に格納する。Ｃ
ＰＵ１２は共有メモリ装置２３を調ベデータが準備でき
たことを確認して所定のデータをローカルメモリ装置２
２にとり込みそれに基づいて処理を開始する。
共有メモリ装置２３に格納し、データが準備できたこと
を示す情報を同じく共有メモリ装置２３に格納する。Ｃ
ＰＵ１２は共有メモリ装置２３を調ベデータが準備でき
たことを確認して所定のデータをローカルメモリ装置２
２にとり込みそれに基づいて処理を開始する。
次にプロセッサ間データ転送手段の第２の従来列につい
て説明する。
て説明する。
第２図は従来のプロセッサ間データ転送手段であるプロ
セッサ間インターフェース装置を用いたマルチプロセッ
サの構成を示すものであり、１１゜１２はＣＰＵ、２４
．２６はメモリ装置、４０はプロセッサ間インタフェー
ス装置でＣＰＵ１１用のバスとＣＰＵ１２用のバスの間
に介在する。このプロセッサ間インタフェース装置は牢
なる入出力ポートに位置づけられるデータランチの場合
もあれば、データを入力端から書込んだ順序で出力端か
ら読出し可能な先入先出メモリ装置の場合もある。以下
に、プロセッサ間インタフェース装置としてこの先入先
出メモリ装置を用いた場合を想定して、その動作につい
て説明する。
セッサ間インターフェース装置を用いたマルチプロセッ
サの構成を示すものであり、１１゜１２はＣＰＵ、２４
．２６はメモリ装置、４０はプロセッサ間インタフェー
ス装置でＣＰＵ１１用のバスとＣＰＵ１２用のバスの間
に介在する。このプロセッサ間インタフェース装置は牢
なる入出力ポートに位置づけられるデータランチの場合
もあれば、データを入力端から書込んだ順序で出力端か
ら読出し可能な先入先出メモリ装置の場合もある。以下
に、プロセッサ間インタフェース装置としてこの先入先
出メモリ装置を用いた場合を想定して、その動作につい
て説明する。
ＣＰＵ１１は、ＣＰＵ１２に対して転送したいデータを
、グロセノサ用インタフェース装置４０が満杯でないこ
とを確認してその入力端に順次書込む○ＣＰＵ１２はプ
ロセノザ間インタフェース装置４０が空でない場合その
出力端からデータを１語ずつ順次読出し、これらのデー
タに基づき処理を開始する。
、グロセノサ用インタフェース装置４０が満杯でないこ
とを確認してその入力端に順次書込む○ＣＰＵ１２はプ
ロセノザ間インタフェース装置４０が空でない場合その
出力端からデータを１語ずつ順次読出し、これらのデー
タに基づき処理を開始する。
次に以上２種の従来例の構成要素となるＣＰＵ１１゜１
２の構造について説明する。第３図は従来のＣＰＵのデ
ータ処理部を示すものであり、５１゜５２はデータラッ
チ、６０は算術論理演算ユニット（以下ＡＬＵと称す〕
、７０はレジスタファイルでこれらはＣＰＵ内部バスＢ
ｔＪＳを介して接続されている。
２の構造について説明する。第３図は従来のＣＰＵのデ
ータ処理部を示すものであり、５１゜５２はデータラッ
チ、６０は算術論理演算ユニット（以下ＡＬＵと称す〕
、７０はレジスタファイルでこれらはＣＰＵ内部バスＢ
ｔＪＳを介して接続されている。
以上のように構成された従来のＣＰＵＫついて、以下そ
の動作について説明する。
の動作について説明する。
レジスタファイルフ０内の演算を施すべき２データが次
々に読出され、バスＢＵＳを介してデークラッチ６１．
５２にランチされる。次にＡＬＵ６０はこれら２データ
について算術論理演算を施しその結果を再びバスＢＵＳ
に出力し、レジスタファイル７０はこのデータを格納す
る。
々に読出され、バスＢＵＳを介してデークラッチ６１．
５２にランチされる。次にＡＬＵ６０はこれら２データ
について算術論理演算を施しその結果を再びバスＢＵＳ
に出力し、レジスタファイル７０はこのデータを格納す
る。
しかしながら上記のような構成では、マルチプロセラザ
におけるプロセッサ間のデータの授受が、ＣＰＵからみ
てメモリなどが接続された外部バスを経由しなければな
らないため、ＣＰＵに対する命令コード読出しなどとの
バス輻晴が生じ、システム全体の性能向上に限界がある
という問題を有していた。
におけるプロセッサ間のデータの授受が、ＣＰＵからみ
てメモリなどが接続された外部バスを経由しなければな
らないため、ＣＰＵに対する命令コード読出しなどとの
バス輻晴が生じ、システム全体の性能向上に限界がある
という問題を有していた。
発明の目的
本発明は」二記従来の問題点を解消するもので、ＣＰＵ
内部に複数個存在する処理装置間のデータの転送を、パ
イプライン的に高速かつ効率よく行なう並列処理装置を
提供することを目的とする。
内部に複数個存在する処理装置間のデータの転送を、パ
イプライン的に高速かつ効率よく行なう並列処理装置を
提供することを目的とする。
発明の構成
本発明は入力端と出力端に存在するランダムアクセス可
能なＲＡＭ構造とシフトレジスタ構造を兼ね備えた第１
．第２のメモリと、これらのメモリの開に介在するシフ
トレジスタ構造をもつ第３のメモリと、第１のメモリに
対して算術論理演算を施す第１のＡＬＵと、第２のメモ
リに対して算術論理演算を施す第２のＡＬＵを具備した
並列処理装置であり、第１．第２のメモリのデータに対
し独立に読出し、演算、書込みを可能にすることにより
、ＣＰＵ内部において並列処理性を実現し、処理の高速
化を図ることができるものである。
能なＲＡＭ構造とシフトレジスタ構造を兼ね備えた第１
．第２のメモリと、これらのメモリの開に介在するシフ
トレジスタ構造をもつ第３のメモリと、第１のメモリに
対して算術論理演算を施す第１のＡＬＵと、第２のメモ
リに対して算術論理演算を施す第２のＡＬＵを具備した
並列処理装置であり、第１．第２のメモリのデータに対
し独立に読出し、演算、書込みを可能にすることにより
、ＣＰＵ内部において並列処理性を実現し、処理の高速
化を図ることができるものである。
実施例の説明
第４図は本発明の第１の実施例における並列処理装置の
構成図を示すものである。第４図において、６３〜５６
はデータランチ、６１．６２はそれぞれ第１．第２のＡ
ＬＵ、８０は先入先出レジスタファイルで、ラッチ５３
．６４の入力、ＡＬＵ６１の出力、先入先出レジスタフ
ァイル８０の入力端レジスタファイルはバスＢＵＳ １
に接続されており、同様にラッチ５５．５６の入力、Ａ
ＬＵ６２の出力、先入先出レジスタファイル８０の出力
端レジスタファイルはバスＢＵＳ２に接続されている。
構成図を示すものである。第４図において、６３〜５６
はデータランチ、６１．６２はそれぞれ第１．第２のＡ
ＬＵ、８０は先入先出レジスタファイルで、ラッチ５３
．６４の入力、ＡＬＵ６１の出力、先入先出レジスタフ
ァイル８０の入力端レジスタファイルはバスＢＵＳ １
に接続されており、同様にラッチ５５．５６の入力、Ａ
ＬＵ６２の出力、先入先出レジスタファイル８０の出力
端レジスタファイルはバスＢＵＳ２に接続されている。
以上のように構成されたこの実施例の並列処理装置につ
いて以下その動作を説明する。
いて以下その動作を説明する。
入力端レジスフファイル内の演算を施すべき２データが
次々に読出され、バスＢＵＳ１を介してデータラッチ６
３．６４にランチされる。次にＡＬＵ６１はこれら２デ
ータについて算術論理演算を施しその結果を再びバスＢ
ＵＳ １に出力し、入力端レジスタファイルはこのデー
タを格納する。
次々に読出され、バスＢＵＳ１を介してデータラッチ６
３．６４にランチされる。次にＡＬＵ６１はこれら２デ
ータについて算術論理演算を施しその結果を再びバスＢ
ＵＳ １に出力し、入力端レジスタファイルはこのデー
タを格納する。
以上の動作を繰返し、転送出力すべきデータブロックが
入力端レジスタファイルに揃うと先入先出レジスタファ
イル８ｏの最後尾までこのデータブロックをシフトする
。
入力端レジスタファイルに揃うと先入先出レジスタファ
イル８ｏの最後尾までこのデータブロックをシフトする
。
１方出力端レジスタフアイル側でも同様に演算を施すべ
き２データが次々に読出され、バスＢＵＳ２を介してデ
ータラッチ５５．６６にランチされる。
き２データが次々に読出され、バスＢＵＳ２を介してデ
ータラッチ５５．６６にランチされる。
次にＡＬＵ６２はこれら２デークについて算術論理演算
を施しその結果を再びバスＢＵＳ２に出力し、出力端レ
ジスタファイルはこのデータを格納する。以上の動作を
繰返し、出力端レジスタに存在したデータブロックに対
するデータ処理を全て完了すると先入先出レジスタファ
イル８０を１デ一クプロノク分シフトする。
を施しその結果を再びバスＢＵＳ２に出力し、出力端レ
ジスタファイルはこのデータを格納する。以上の動作を
繰返し、出力端レジスタに存在したデータブロックに対
するデータ処理を全て完了すると先入先出レジスタファ
イル８０を１デ一クプロノク分シフトする。
第５図はこの実施例における先入先出レジスタファイル
の構成図を示すものである。第５図において、８１は入
力端に存在する１デークブロソク（＝２ｎ語ンの容量を
もつレジスタファイノベ８２は入力端から出力端の方向
に１データブロツクの準位で順次シフトするシフトメモ
リ、８３は出力端に存在する１データブロツクの容量を
もつレジスフファイル、８４は現在の有効なデータブロ
ックの数を記憶する行列長レジスタ、８５ば８１゜８２
．８３の各メモリに対しシフト信号を出力するだめのシ
フト制御回路である。
の構成図を示すものである。第５図において、８１は入
力端に存在する１デークブロソク（＝２ｎ語ンの容量を
もつレジスタファイノベ８２は入力端から出力端の方向
に１データブロツクの準位で順次シフトするシフトメモ
リ、８３は出力端に存在する１データブロツクの容量を
もつレジスフファイル、８４は現在の有効なデータブロ
ックの数を記憶する行列長レジスタ、８５ば８１゜８２
．８３の各メモリに対しシフト信号を出力するだめのシ
フト制御回路である。
以上のように構成されたこの実施例の先入先出レジスフ
ファイルについて以下その動作を説明するＯ 入力端側の処理装置は本先入先出レジスタファイルが満
杯状態であるか否かを示す信号ＦＵＬを調べ、満杯でな
い場合、入力端レジスタファイル８１に対して書込与ア
ドレス情報をＡＤＲ３１に、演算結果である書込みデー
タをＢＵＳｌに印加し書込み信号ＷＴ１をアクティブに
する。入力端レジスタファイル８１内に一連のデータ群
（≦２ｎ語ンの格納を終了すると１デークブロノク書込
み終了信号ＷＴＦＮ ｆニアクチイブにする。シフト制
御回路８６は書込み終了信号ＷＴＦＮを検出すると、行
列長レジスタ８４の内容を参照し、現在の行列長の次の
位置まで入力端レジスタファイル８１の内容を１デ一タ
ブロツク単位で順次シフトさせるためのシフト制御信号
５ＦＴｉを発生ずる。そして行列長レジスフ８４の内容
を１加算する。シフトメモリ８２は必（≧０ンデータブ
ロソクの記録容量をもち、シフト制御信号８５から出力
制御信号ＳＦＴ工によりデータブロックを出力端方向に
ソフトする働きをする。
ファイルについて以下その動作を説明するＯ 入力端側の処理装置は本先入先出レジスタファイルが満
杯状態であるか否かを示す信号ＦＵＬを調べ、満杯でな
い場合、入力端レジスタファイル８１に対して書込与ア
ドレス情報をＡＤＲ３１に、演算結果である書込みデー
タをＢＵＳｌに印加し書込み信号ＷＴ１をアクティブに
する。入力端レジスタファイル８１内に一連のデータ群
（≦２ｎ語ンの格納を終了すると１デークブロノク書込
み終了信号ＷＴＦＮ ｆニアクチイブにする。シフト制
御回路８６は書込み終了信号ＷＴＦＮを検出すると、行
列長レジスタ８４の内容を参照し、現在の行列長の次の
位置まで入力端レジスタファイル８１の内容を１デ一タ
ブロツク単位で順次シフトさせるためのシフト制御信号
５ＦＴｉを発生ずる。そして行列長レジスフ８４の内容
を１加算する。シフトメモリ８２は必（≧０ンデータブ
ロソクの記録容量をもち、シフト制御信号８５から出力
制御信号ＳＦＴ工によりデータブロックを出力端方向に
ソフトする働きをする。
次に出力端レジスタファイル８３側では、本先入先出レ
ジスタファイルが空状態であるか否かを示す信号ＥＭＰ
を調べ、空でない場合、出力端レジスフファイル８３に
対して読出しアドレス情報をＡＤＲ２に印加し読出し信
号ＲＤ２をアクティブにして、ＢＵＳ２に出力されるデ
ータを読出す。
ジスタファイルが空状態であるか否かを示す信号ＥＭＰ
を調べ、空でない場合、出力端レジスフファイル８３に
対して読出しアドレス情報をＡＤＲ２に印加し読出し信
号ＲＤ２をアクティブにして、ＢＵＳ２に出力されるデ
ータを読出す。
出力端レジスタファイル８３内の一連のデータ群の読出
し、処理を終了すると１データブロック読出し終了信号
ＲＤＦＮ をアクティブにする。シフト制御回路８６は
読出し終了信号ＲＤＦＮ を検出すると、行列長レジス
タ８４の内容を参照し、現在の有効データブロックを保
持しているシフトメモリ８２と出力端レジスタファイル
８３（また満杯時には入力端レジスタファイル８１）に
対して１デ一タブロツク分だけシフトさせるだめのシフ
ト制御信号ＳＦＴ、を発生する。そして行列長レジスタ
８４の内容を１ｍ、算する。」二記ＦＵＬ信号。
し、処理を終了すると１データブロック読出し終了信号
ＲＤＦＮ をアクティブにする。シフト制御回路８６は
読出し終了信号ＲＤＦＮ を検出すると、行列長レジス
タ８４の内容を参照し、現在の有効データブロックを保
持しているシフトメモリ８２と出力端レジスタファイル
８３（また満杯時には入力端レジスタファイル８１）に
対して１デ一タブロツク分だけシフトさせるだめのシフ
ト制御信号ＳＦＴ、を発生する。そして行列長レジスタ
８４の内容を１ｍ、算する。」二記ＦＵＬ信号。
ＥＭＰ信号は行列長レジスタ８４の内容がそれぞれＲ＋
１ 、ｏの状態をデコードして作成される。
１ 、ｏの状態をデコードして作成される。
上記の説明では入力端レジスタファイル８１への書込み
動作、出力端レジスタファイル８３からの読出し動作に
限ったが、データ処理過程において入力端レジスタファ
イル８１に対する読出し動作、出力端レジスタファイル
８３に対する書込み動作を行なってもさしつかえない。
動作、出力端レジスタファイル８３からの読出し動作に
限ったが、データ処理過程において入力端レジスタファ
イル８１に対する読出し動作、出力端レジスタファイル
８３に対する書込み動作を行なってもさしつかえない。
次に本発明の構成要素である入力端レジスタファイル８
１ 、シフトメモ９８２０回路構成の一実施例を第６図
に示す。第６図において、８１０は入力端レジスタファ
イル８１０１ビツトメモリセル、８２０はシフトメモリ
８２の１ビツトメモリセルである。以下にその動作を説
明する。
１ 、シフトメモ９８２０回路構成の一実施例を第６図
に示す。第６図において、８１０は入力端レジスタファ
イル８１０１ビツトメモリセル、８２０はシフトメモリ
８２の１ビツトメモリセルである。以下にその動作を説
明する。
入力端レジスタファイル８１に対するアドレス信号はア
ドレスデコーダでデコードされて、入力端レジスタファ
イル８１内の１語（＝ｍビット）に対して読出し時には
読出し選択信号ＲＤＳＥＬｋ。
ドレスデコーダでデコードされて、入力端レジスタファ
イル８１内の１語（＝ｍビット）に対して読出し時には
読出し選択信号ＲＤＳＥＬｋ。
書込み時には書込み選択信号ＷＴＳＥＬｋとして出力さ
れ、それぞれ各メモリセルの内容をＤＡＴＡｌに出力、
あるいはＤＡＴＡｌを各メモリセルにとり込まれる。第
６図のメモリセル５１０Ｉｊ：（ｍ−１）ビット目のも
のを示している。メモリセル８１０に対してシフト制御
信号ＳＦＴμ＋１を１パルス印加すると隣のビット、す
なわち（ｍ−２）ビット目の内容をとり込むことができ
る。すなわちメモリーＩ＝／１，８１０はＲＡＭ構造と
シフトレジスタ構造ヲ兼ね備えたメモリセルといえる。
れ、それぞれ各メモリセルの内容をＤＡＴＡｌに出力、
あるいはＤＡＴＡｌを各メモリセルにとり込まれる。第
６図のメモリセル５１０Ｉｊ：（ｍ−１）ビット目のも
のを示している。メモリセル８１０に対してシフト制御
信号ＳＦＴμ＋１を１パルス印加すると隣のビット、す
なわち（ｍ−２）ビット目の内容をとり込むことができ
る。すなわちメモリーＩ＝／１，８１０はＲＡＭ構造と
シフトレジスタ構造ヲ兼ね備えたメモリセルといえる。
一方メモリセル８２０はメモリセル８１０に比べＲＡＭ
構造に対応する部分が無く、まさにシフトレジスタ構造
をもつメモリセルである。出力端レジスタファイル８３
のメモリセルは入力端レジスタファイルのメモリセル８
１０と全く同じ構造である。そこでＳＦＴ、、４−１と
５ＦＴｆｌの双方にｍパルスの信号を印加すると、入力
端レジスフファイル８１のデータ全て（１デ一タブロツ
ク分〕はシフトメモリ８２の最後尾にシフトさせること
ができる。同様にシフト制御信号５ＦＴ０〜ＳＦＴλ、
−１に選択的にｍの整数倍のパルスを加えることにより
１データプロツタを任意の場所寸でシフトすることがで
きる。
構造に対応する部分が無く、まさにシフトレジスタ構造
をもつメモリセルである。出力端レジスタファイル８３
のメモリセルは入力端レジスタファイルのメモリセル８
１０と全く同じ構造である。そこでＳＦＴ、、４−１と
５ＦＴｆｌの双方にｍパルスの信号を印加すると、入力
端レジスフファイル８１のデータ全て（１デ一タブロツ
ク分〕はシフトメモリ８２の最後尾にシフトさせること
ができる。同様にシフト制御信号５ＦＴ０〜ＳＦＴλ、
−１に選択的にｍの整数倍のパルスを加えることにより
１データプロツタを任意の場所寸でシフトすることがで
きる。
す、上のようにこの実施例によれば、ＣＰＵ内部に複数
個存在する処理装置間を先入先出レジスタファイルで結
合することにより、各処理装置間のデータ転送を高速に
効率よく行なうことができる。
個存在する処理装置間を先入先出レジスタファイルで結
合することにより、各処理装置間のデータ転送を高速に
効率よく行なうことができる。
以下に本発明の第２の実施例について、図面を参照しな
がら説明する。
がら説明する。
第７図は本発明の第２の実施例を示す並列処理装置の構
成図である。
成図である。
同図において、５３〜５６はデータラッチ、６１゜６２
はそれぞれ第１．第２のＡＬＵで、以上は第４図の構成
と同様なものである。第４図の構成と異なるのは先入先
出レジスタファイル９ｏの入力端と出力端のＲＡＭ構造
を２ポー）ＲＡＭ構造にした点、およびバスを２バス構
成にした点である。
はそれぞれ第１．第２のＡＬＵで、以上は第４図の構成
と同様なものである。第４図の構成と異なるのは先入先
出レジスタファイル９ｏの入力端と出力端のＲＡＭ構造
を２ポー）ＲＡＭ構造にした点、およびバスを２バス構
成にした点である。
上記のように構成された第２の実施例の並列処理装置に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
入力端レジスタファイル内の演算を施すべき２データが
一動作で同時に読出され、バスＡＢＵＳ１゜ＢＢＵＳｌ
を介してデータラッチ５３．５４にラッチされる。次に
ＡＬＵ６１はこれら２データについて算術論理演算を施
しその結果をバスＡＢＵＳ１に出力し、入力端レジスフ
ファイルはこのデータを格納する〇一方出力端レジスタ
フアイル側でも同様に演算を施すべき２データが一動作
で同時に読出され、バスＡＢＵＳ２．ＢＢＵＳ２ を介
してデータラッチ５５．５６にランチされる。次にＡＬ
Ｕ６２はこれら２データについて算術論理演算を施しそ
の結果をバスＡＢＵＳ２ に出力し、出力端レジスタフ
ァイルはこのデータを格納する。
一動作で同時に読出され、バスＡＢＵＳ１゜ＢＢＵＳｌ
を介してデータラッチ５３．５４にラッチされる。次に
ＡＬＵ６１はこれら２データについて算術論理演算を施
しその結果をバスＡＢＵＳ１に出力し、入力端レジスフ
ファイルはこのデータを格納する〇一方出力端レジスタ
フアイル側でも同様に演算を施すべき２データが一動作
で同時に読出され、バスＡＢＵＳ２．ＢＢＵＳ２ を介
してデータラッチ５５．５６にランチされる。次にＡＬ
Ｕ６２はこれら２データについて算術論理演算を施しそ
の結果をバスＡＢＵＳ２ に出力し、出力端レジスタフ
ァイルはこのデータを格納する。
先入先出レジスタファイル９０のデータブロックシフト
動作については第１の実施例と全く同じである。
動作については第１の実施例と全く同じである。
以上のように、この実施例によれば先入先出レジスタフ
ァイルの入力端、出力端を２ポ一トＲＡＭ構造にするこ
とにより、第１の実施例に比べ各処理装置内での演算を
さらに高速化することができるＯ なお、第１の実施例の説明において１データブロック書
込み終了信号ＷＴＦＮ、１データブロックＲＤＦＮは独
立した信号として供給するとしたが、ある特定のアドレ
スに対する書込み、読出し動作を判定して内部的にこれ
らの信号を作成してもよいことは言うまでもない。
ァイルの入力端、出力端を２ポ一トＲＡＭ構造にするこ
とにより、第１の実施例に比べ各処理装置内での演算を
さらに高速化することができるＯ なお、第１の実施例の説明において１データブロック書
込み終了信号ＷＴＦＮ、１データブロックＲＤＦＮは独
立した信号として供給するとしたが、ある特定のアドレ
スに対する書込み、読出し動作を判定して内部的にこれ
らの信号を作成してもよいことは言うまでもない。
発明の効果
本発明の並列処理装置は２つの算術論理演算ユニット、
２つの読み書き可能ＲＡＭ、シフトメモリ、行列長レジ
スタ、シフト制御回路を設けることにより、ＣＰＵ内部
に複数の処理装置を構成した場合の各処理装置間のデー
タ転送を高速に効率よく行なえ、各処理装置がパイプラ
イン的に処理を進めることができるため、ＣＰＵの性能
を大幅に向上することができ、その実用的効果は極めて
大きい。
２つの読み書き可能ＲＡＭ、シフトメモリ、行列長レジ
スタ、シフト制御回路を設けることにより、ＣＰＵ内部
に複数の処理装置を構成した場合の各処理装置間のデー
タ転送を高速に効率よく行なえ、各処理装置がパイプラ
イン的に処理を進めることができるため、ＣＰＵの性能
を大幅に向上することができ、その実用的効果は極めて
大きい。
第１図は従来の共有メモリ装置を用いたマルチプロセッ
サのブロック図、第２図は従来のプロセッサ間インタフ
ェース装置を用いたマルチプロセッサのブロック図、第
３図は従来の中央処理装置（ＣＰＵ）のデータ処理部の
ブロック図、第４図は本発明の第１の実施例における並
列処理装置のブロック図、第６図−同実施例における先
入先出レジスタファイルのブロック図、第６図は同実施
例における入力端レジスタファイル部とシフトレジスタ
部の内部回路のブロック図、第７図は本発明の第２の実
施例における並列処理装置のブロック図である。 ５３〜５６・・・・・・データラッチ、６１．６２・・
・・・・算術論理演算ユニノ） （ＡＬＵ）、８０．９
’Ｏ・・・・・・先入先出レジスタファイル、８１・・
・・・・入力端レジスタファイル（第１のメモリ）、８
２・・・・・・シフトメモリ（第３のメモリ）、８３・
・・・・・出力端レジスタファイル（第２のメモリ）、
８４・・・・・・行列長レジスタ、８５・・・・・・シ
フト制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
サのブロック図、第２図は従来のプロセッサ間インタフ
ェース装置を用いたマルチプロセッサのブロック図、第
３図は従来の中央処理装置（ＣＰＵ）のデータ処理部の
ブロック図、第４図は本発明の第１の実施例における並
列処理装置のブロック図、第６図−同実施例における先
入先出レジスタファイルのブロック図、第６図は同実施
例における入力端レジスタファイル部とシフトレジスタ
部の内部回路のブロック図、第７図は本発明の第２の実
施例における並列処理装置のブロック図である。 ５３〜５６・・・・・・データラッチ、６１．６２・・
・・・・算術論理演算ユニノ） （ＡＬＵ）、８０．９
’Ｏ・・・・・・先入先出レジスタファイル、８１・・
・・・・入力端レジスタファイル（第１のメモリ）、８
２・・・・・・シフトメモリ（第３のメモリ）、８３・
・・・・・出力端レジスタファイル（第２のメモリ）、
８４・・・・・・行列長レジスタ、８５・・・・・・シ
フト制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (2)
- （１）最大２ｎ語の容量よりなる１ブロツクのデータを
記憶し、ｎ本（ｎ≧１）からなる第１のアドレス信号に
よＩ）１語単位でデータの読み書き可能なＲＡＭ構造お
よびシフトレジスタ構造を兼ね備えた第１のメモリと、
前記第１のメモリから読出され／ζデータを第１のバス
を介して入力し、このデータに対して算術論理演算を施
し再び前記第１のバスを介して前記第１のメモリにその
結果を出力する第１の算術論理演算ユニットと、前記第
１のメモリと同じ容量のデータを記憶し、ｎ本からなる
第２のアドレス信号線により１語単位でデータの読み書
き可能なＲＡＭ構造およびノフトレジスタ構造を兼ね備
えた第２のメモリと、前記第２のメモリから読出された
データを第２のバスを介して入力し、このデータに対し
て算術論理演算を施し再び前記第２のバスを介して前記
第２のメモリにその結果を出力する第２の算術論理演算
ユニットと、前記第１のメモリと第２のメモリの間に位
置し、前記第１のメモリ内の全データをシフト制御信号
に従って最後尾ブロックにシフト入力し、先頭ブロック
から前記第２のメモリにデータブロックをシフト出力す
るシフトレジスタ構造を備えたｒデータブロック（ＩＶ
、≧０）の容量をもつ第３のメモリと、現在格納されて
いるデータブロック数を記憶する行列長レジスタと、前
記第１のメモリに対するデータブロックの書込み終了信
号によって前記第１のメモリの内容を前記行列長レジス
タの示すデータブロック数の次のブロックまで順次シフ
トして前記行列長レジスタを１加算し、寸だ前記第２の
メモリに対するデータブロックの読出し終了信号によっ
て現在格納されているデータブロックをすべてシフトし
て前記行列長レジスタを１減算するシフト制御回路とを
備えた並列処理装置。 - （２）最大２ｎ語の容量よりなる１ブロツクのデータを
記憶し、それぞれがｎ本（ｎ≧１）からなる第１．第２
のアドレス信号により同時に２語のデータ読出しが可能
で、またデータ書込みも可能な２ポー）ＲＡＭ構造およ
びシフトレジスタ構造を兼ね備えた第１のメモリと、前
記第１のメモリから読出された２語のデータをそれぞれ
第１．第２のバスを弁して入力し、これらのデータに対
して算術論理演算を施し再び前記第１または第２のバス
を介して前記第１のメモリにその結果を出力する第」の
算術論理演算ユニットと、前記第１のメモリと同じ容量
のデータを記憶し、それぞれがｎ本からなる第３．第４
のアドレス信号線ｒこより同時に２語のデータ読出しが
可能で、ま／ζデータ書込みも可能な２ポ一トＲＡＭ構
造およびシフトレジスタ構造を兼ね備えた第２のメモリ
と、前記第２のメモリから読出された２語のデータをそ
れぞれ第３．第４のバスを介して入力し、これらのデー
タに対して算術論理演算を施し再び前記第３または第４
のバスを介して前記第２のメモリにその結果を出力する
第２の算術論理演算ユニットと、前記第１のメモリと第
２のメモリの間に位置し、前記第１のメモリ内の全デー
タをシフト制御信号に従って最後尾ブロックにシフト入
力し、先頭ブロックから前記第２のメモリにデータブロ
ックをシフト出力するソフトレジスタ構造を備えた必デ
ータブロック（Ｕ≧Ｏ）の容量をもつ第３のメモリと、
現在格納されているデータブロックθを記憶する行列長
レジスタと、前記第１のメモリに対するデータブロック
の書込み終了信号によって前記第１のメモリの内容を前
記行列長レジスタの示すデータブロック数の次のブロッ
ク１で順次シフトして前記行列長レジスタを１加算し、
すた前記第２のメモリに対するデータブロックの読出し
終了信号によって現在格納されているデータブロックを
すべてシフトして前記行列長レジスタを１減算するシフ
ト制御回路とを備えた並列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842683A JPS6027977A (ja) | 1983-07-27 | 1983-07-27 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842683A JPS6027977A (ja) | 1983-07-27 | 1983-07-27 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027977A true JPS6027977A (ja) | 1985-02-13 |
| JPH0521262B2 JPH0521262B2 (ja) | 1993-03-23 |
Family
ID=15221687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13842683A Granted JPS6027977A (ja) | 1983-07-27 | 1983-07-27 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54119930A (en) * | 1978-03-10 | 1979-09-18 | Canon Inc | Pressure-fixed toner |
| JPH01179515A (ja) * | 1988-01-11 | 1989-07-17 | Sanyo Electric Co Ltd | デジタル信号処理装置 |
-
1983
- 1983-07-27 JP JP13842683A patent/JPS6027977A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54119930A (en) * | 1978-03-10 | 1979-09-18 | Canon Inc | Pressure-fixed toner |
| JPS6029110B2 (ja) * | 1978-03-10 | 1985-07-09 | キヤノン株式会社 | 圧力定着用トナ− |
| JPH01179515A (ja) * | 1988-01-11 | 1989-07-17 | Sanyo Electric Co Ltd | デジタル信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521262B2 (ja) | 1993-03-23 |
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