JP2806930B2 - 主記憶一致制御方式 - Google Patents
主記憶一致制御方式Info
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Description
【発明の詳細な説明】
〔概要〕
スカラ処理装置とベクトル処理装置を含むベクトル計
算機における主記憶制御方式に係り、特にベクトル処理
装置から主記憶装置に書込みのアクセスを行う場合、そ
のストアアドレスに対する登録の有無を調べる主記憶一
致制御方式に関し、 アクセスしたストアアドレスと登録アドレスとが一致
した一致アドレスをバッファリングするバッファ・イン
バリデーション・アドレスア・バッファの数を減少さ
せ、かつ一致アドレスの送出時における優先順位の決定
制御を効率よくすることを可能とする主記憶一致制御方
式を提供することを目的とし、 第２の処理装置で使用していた主記憶上のアドレス領
域に第１の処理装置から書込みのアクセスを行う場合、
そのストアアドレスが前記第２の処理装置ですでに使用
していた登録アドレスであるかどうかの一致を調べる主
記憶制御装置回路において、各アクセスポートに対応す
る各ブロックは、前記第１の処理装置から入力されるス
トアアドレスをバッファリングするストア・アドレス・
バッファと、前記ストアアドレスと前記第２の処理装置
から入力される登録アドレスを選択する入力側選択回路
と、前記登録アドレスを前記第２の処理装置内の各CPU
対応でそれぞれ格納する複数の登録アドレス記憶回路
と、前記ストアアドレスと前記各登録アドレス記憶回路
からの各CPU対応の各登録アドレスとを比較し一致した
場合には一致したCPU対応のフラグを出力する複数の比
較器とから成り、前記各ブロックにつき一個づつ存在す
るバッファであり、各ブロック内の前記各比較器の少な
くとも一つで前記ストアアドレスCPU対応の前記登録ア
ドレスが一致する場合、前記一致アドレスと前記一致ア
ドレスがどのCPUに対応するかを示す前記一致フラグを
同一アドレス内に格納するバッファ・インバリデーショ
ン・アドレス・バッファと、前記各ブロック毎の前記バ
ッファ・インバリデーション・アドレス・バッファから
読出される一致アドレスがどのCPUに対応するかを前記
各バッファ・インバリデーション・アドレス・バッファ
内に格納された前記一致フラグの論理によって専断し、
かつ、各ブロック間で優先順位を決定し、さらに決定さ
れた一致アドレスを各CPU対応で出力する入力側選択回
路とを有するように構成する。 〔産業上の利用分野〕 本発明は、スカラ処理装置とベクトル処理装置を含む
ベクトル計算機における主記憶制御方式に係り、特にベ
クトル処理装置から主記憶装置に書込みのアクセスを行
う場合、そのストアアドレスに対する登録の有無を調べ
る主記憶一致制御方式に関する。 ベクトル計算機は、主記憶内の命令を逐次スカラ処理
装置に入力し、それ自身でスカラ命令を処理し、ベクト
ル命令はベクトル処理装置に転送しそこでベクトル処理
が高速に実行される。このとき、スカラ処理装置で使用
していた主記憶上のアドレス領域にベクトル処理装置が
ベクトル処理実施結果を書込むと、その書込みアドレス
内に存在していたデータは消滅するため、それ以後はそ
のアドレスをスカラ処理装置がアクセスしても予期した
データが読出されない。そのため、ベクトル処理装置か
ら主記憶装置に書込みのアクセスを行う場合、そのスト
アアドレスは、スカラ処理装置ですでに使用していた登
録アドレスであるかどうかの一致を調べる主記憶一致制
御が必要となる。 〔従来の技術〕 従来の主記憶一致制御方式に従う制御回路は第２図に
示される。 １′,2′,3′,4′の各ブロックは、ベクトル処理装置
（VU）側のアクセスポートA,B,C,Dに対応する同一構造
の主記憶一致制御回路で、第１のブロック１′は、VUか
ら入力されるストアアドレスをバッファリングするスト
ア・アドレス・バッファ（すなわちスタック）20、スト
アアドレスとスカラ処理装置（SU）内の各CPUからの登
録アドレスを選択する入力側選択回路200、SU内の第１
のCPUからの登録アドレスを格納する第１の登録アドレ
ス記録回路21−Ａ、SU内の第２のCPU1からの登録アドレ
スを格納する第２の登録アドレス記憶回路21−Ｂ、VUか
らのストアアドレスと登録アドレスを比較する第１と第
２の比較器22−A,22−Ｂ及びバッファ・インバリデーシ
ョンすなわちレジスタ201,204,及びレジスタ202−A,202
−B,205−A,205−Ｂから成る。また、各ブロックには一
致した一致アドレスをバッファリングする第１と第２の
バッファ・インバリデーション・アドレス・バッファ
（すなわちスタック）、例えば、第１ブロックには、23
−Ａと23−Ｂのバッファ．インバリデーション・バッフ
ァが接続される。そして、各第１のバッファ・インバリ
デーション・アドレス・バッファ23−A,23−C,23−E,23
−Ｇは第１の出力側選択回路24−Ａに接続され、各第２
のバッファ・インバリデーション・アドレス・バッファ
23−B,23−D,23−F,23−Ｈは第２の出力側選択回路24−
Ｂに接続され、第１と第２の選択回路23−A,23−Ｂはそ
れぞれ、第１と第２のバッファ・インバリデーション・
アドレス・バッファすなわち出力レジスタ25−A,25−Ｂ
に接続される。 第１の主記憶一致制御回路において、VUからストアア
クセスが要求された時にはストアアドレスは例えば、ア
クセスポートＡを介してストア・アドレス・バッファ20
にバッファリングされ入力側選択回路200とレジスタ201
を通って、レジスタ204に一時保持される。また、SUのC
PU0及びCPU1の各登録アドレスは、予めポートＡ′より
入力側選択回路200と各レジスタ202−A,202−Ｂを通っ
て、それぞれ第１の登録アドレス記憶回路21−Ａと第２
の登録アドレス記憶回路21−Ｂに格納される。ストアア
クセス時にそれぞれから登録アドレスが読出され、各レ
ジスタ205−A,205−Ｂに一時保持された後、レジスタ20
4内のストアアドレスと各比較器22−A,22−Ｂで比較さ
れる各比較回路22−A,22−Ｂにおいてストアアドレスが
各登録アドレスと一致すれば、一致アドレスのみ各バッ
ファ・インバリデーション・アドレス・バッファ23−A,
23−Ｂにバッファリングされる。そして、第１と第２の
出力側選択回路24−A,24−Ｂにおいてバッファ出力の一
致アドレスと他のアクセスポート（B,C,D）からの一致
アドレス優先的順位が決定された後、CPU0及びCPU1に対
応するバッファ・インバリデーション・アドレスとして
各CPU0と１に送出される。ここで、第１と第２の登録ア
ドレス記憶回路（21−A,21−Ｂ）はストアアドレスの下
位アドレスでアクセスされ、その下位アドレスで読出さ
れた登録アドレスとストアアドレスの上位アドレスが比
較されることにより、登録の有無が決定される。また、
バッファ・インバリデーション・アドレス・バッファ23
−A,23−Ｂは出力側選択回路24−A,24−Ｂによる優先順
位に従って出力されるまで入力されてくる一致アドレス
を例えば最大16個まで保持する。このように、従来の主
記憶制御方式は、バッファ・インバリデーション・アド
レス・バッファ23−A,23−Ｂを用いて、ビット幅の大き
な一致アドレスのみを保持する方式を採用している。 〔発明が解決しようとする問題点〕 そのため、従来の方法によると、アクセスポート×CP
U台数分のバッファ．インバリデーション・バッファを
持つことになり、さらに、出力側選択回路による優先順
位の決定制御も複雑になるという欠点があった。 本発明は、アクセスしたストアアドレスと登録アドレ
スとが一致した一致アドレスをバッファリングするバッ
ファ・インバリデーション・バッファの数を減少させ、
かつ一致アドレスの送出時における優先順位の決定制御
を効率よくすることを可能とする主記憶一致制御方式を
提供することを目的とする。 〔問題点を解決するための手段〕 本発明の主記憶一致制御方式に従う制御回路は第１図
に示される。 図中1,2,3,4の各ブロックは、ベクトル処理装置（V
U）側のアクセスポートA,B,C,Dに対応する同一構造の主
記憶一致制御回路で、第１のブロック１は、VUから入力
されるストアアドレスをバッファリングするストア・ア
ドレス・バッファすなわちスタック10、ストアアドレス
とスカラ処理装置（SU）からの登録アドレスを選択する
入力側選択回路100、SU内の第１のCPU（CPU0）からの登
録アドレスを格納する第１の登録アドレス記憶回路11
A、SU内の第２のCPU（CPU1）からの登録アドレスを格納
する第２の登録アドレス記憶回路11−Ｂ、VUからのスト
アアドレスと登録アドレスを比較する第１と第２の比較
器12A,12B及びバッファ・インバリデーション・レジス
タ101,104,及びレジスタ102−A,102−B,105−A,105−Ｂ
から成る。また、各ブロックには一致した一致アドレス
をバッファリングする単一のバッファ・インバリデーシ
ョン・アドレス・バッファ、例えば、第１ブロックには
バッファ・インバリデーション・アドレス・バッファ13
のみが接続される。そして、各バッファ・インバリデー
ション・アドレス・バッファ13,16,17,18は第１の出力
側選択回路14−Ａと第２の出力側選択回路14−Ｂに接続
され、第１と第２の出力側選択回路｛14A,14B｝はそれ
ぞれ、バッファ・インバリデーション・アドレスを発生
する第１の出力レジスタ15−Ａと第２の出力レジスタ15
−Ｂに接続される。 VUからストアアクセスが要求された時にはストアアド
レスは例えばアクセスポートＡを介してストアアドレス
バッファ10にバッファリングされ入力側選択回路100と
レジスタ101を通ってレジスタ104に一時保持される。ま
た、SUのCPU0及びCPU1の各登録アドレスは，予めポート
Ａ′より入力側選択回路100と各レジスタ102−A,102−
Ｂを通って、それぞれ第１の登録アドレス記憶回路11−
Ａと第２の登録アドレス記憶回路11−Ｂ格納される。ス
トアアクセス時にそれぞれ登録アドレスが読出され、各
レジスタ105−A,105−Ｂに一時保持された後、レジスタ
104内のストアアドレスと各比較器12−Ａ、12−Ｂで比
較される。各比較回路12−Ａ、12−Ｂにおいてストアア
ドレスが各登録アドレスと一致すれば一致アドレスのバ
ッファ・インバリデーション・アドレス・バッファ13に
バッファリングされる。このとき、本発明では各比較器
12−Ａ、12−Ｂの出力の一致フラグも同時に単一のバッ
ファ・インバリデーション・アドレス・バッファ13に書
込まれる。そして、第１と第２の出力側選択回路14−
Ａ、14−Ｂにおいてバッファ出力の一致アドレスと他の
アクセスポート（B,C,D）からの一致アドレス間で優先
順位が決定されるがこのとき、上記一致フラグの論理に
従って読み出された一致アドレスは第１または第２の選
択回路14−A,14−Ｂのいずれかの出力に選択され，出力
レジスタ15−A,15−Ｂいずれかにセットされる。その後
CPU0及びCPU1に対応するバッファ・インバリデーション
・アドレス・バッファとして各CPU0と１に送出される。
ここで、第１と第２の登録アドレス記憶回路11−A,11−
Ｂはストアアドレスの下位アドレスでアクセスされ、そ
の下位アドレスで読み出された登録アドレスとストアア
ドレスの上位アドレスが比較されることにより、登録の
有無が決定される。また、バッファ・インバリデーショ
ン・アドレス・バッファ13は出力側選択回路14−Ａ、14
−Ｂによる優先順位決定に従って一致アドレスが出力さ
れるまで入力されてくる一致アドレスを、例えば最大16
個まで保持する。このように、本発明の主記憶一致制御
方式は、各ブロックにつき単一のバッファ・インバリデ
ーション・アドレス・バッファを用いている。 〔作用〕 本発明ではVUからのストアアクセス時の参照アドレス
とSU内のCPU0及びCPU1にそれぞれ対応する第１と第２の
登録アドレス記憶回路11−A,11−Ｂから読み出される各
登録アドレスを比較する比較器12−A,12−Ｂからの一致
フラグを各CPU対応で単一のバッファ・インバリデーシ
ョン・アドレス・バッファに書込むことにより、バッフ
ァ・インバリデーション・アドレス・バッファの数は各
ブロックにつき１個で、合計ではアクセスポート数とな
る。さらに出力側選択回路による優先順位の決定も一致
フラグが有効な各CPU対応のバッファ・インバリデーシ
ョン・アドレス・バッファを送出する制御となり簡単か
つ効率よくできる。 〔実施例〕 次に、本発明の主記憶一致制御方式に従う制御回路を
第１図を参照して説明する。 第１図の制御回路において、各ブロック1,2,3,4はア
クセスポートA,B,C,Dにそれぞれ対応し、同一の構造で
ある。そこで以下では、ブロック１のみを詳細に説明す
る。 アクセスポートＡは、ベクトル処理装置とVUに接続さ
れる。VUが主記憶装置にデータをストアするときに、そ
のストア（書込み）アドレスはアクセスポートＡから入
力される。また、アクセスポートＡ′は、スカラ処理装
置（SU）に接続され、SU内の複数のCPUから各CPU対応の
登録アドレスを入力する。SU内のCPUはCPU0とCPU1の２
台であると仮定し、アドレスの幅はBit 00からBit 25ま
での26ビットに0Pから3Pまでの4Bitを加えた30ビットと
する。このときBit 00から17までの18ビットに0Pから2P
の３ビットを加えた合計21ビットを“上記アドレス”と
呼び、Bit 18から25までの８ビットを“下位アドレス”
と呼ぶことにする。SU内のCPU0とCPU1からの各登録アド
レスはポートＡ′から入力され入力側選択回路100を介
してそれぞれレジスタ102−Ａ、102−Ｂにセットされた
後、それぞれ、第１と第２の登録アドレス記憶回路11−
Ａと11−Ｂに予め格納される。各登録アドレス、記憶回
路11−Ａ、11−Ｂは、それぞれ、CPU0とCPU1に対応し、
読書き可能なRAM（ランダム アクセス メモリ）であ
り、本実施例では、８ビットのアドレスでアクセスされ
る256ワードのRAMとする。各RAMのアドレスは、入力側
選択回路100を介して入力されるアドレスデータの８ビ
ットの下位アドレスでアクセスされ,RAMへ入力またはRA
Mから出力されるデータは、入力側選択回路100を介して
入力されるアドレスデータの21ビットの上位アドレスで
ある。従って、１つの登録アドレスがポートＡ′から入
力された場合、その下位アドレスで指定されるRAM番地
に上位アドレスが格納される。 一方、VUから入力されるストアアドレスは同様に上記
アドレスと下位アドレスから成り、一度、ストア・アド
レス・バッファ10にバッファリングされる。そして、ス
トアアドレスを登録アドレスを選択する入力側選択回路
100において、ストアアドレスが選択された後ストアア
ドレスはレジスタ101を介してレジスタ104に一時保持さ
れる。ストアアドレスがレジスタ104に保持される直前
において、ストアアドレスの８ビット下位アドレスを用
いて、第１と第２の登録アドレス記憶回路11−Ａ、11−
Ｂをアクセスすると、その下位アドレスに対応する登録
アドレスの上位アドレスがそれぞれ読み出され、CPU0と
CPU1にそれぞれ対応する登録アドレスの上位アドレスが
それぞれレジスタ105−Ａと105−Ｂにセットされる。ス
トアアドレスを保持するレジスタ104の上位アドレスは
第１と第２の比較器12−Ａ、12−Ｂの一方の入力端子に
共通に与えられ、各比較器の他方の入力端子には、それ
ぞれレジスタ105A、105Bからの登録アドレスの上記アド
レスが入力される。従って、第１の比較器12−Ａにおい
て、ストアアドレスの上位アドレスとCPU0対応の登録ア
ドレスの上位アドレスが比較される。また、第２の比較
器12−Ｂにおいて、同じストアアドレスの上位アドレス
とCPU1対応の登録アドレスの上位アドレスが比較され
る。このとき、ストアアドレスの下位アドレスは登録時
の下位アドレスに等しいのでCPU0及びCPU1対応の登録ア
ドレス記憶回路１−Ａ、11−Ｂから読み出されそれぞれ
レジスタ105A、105Bにセットされた上位アドレスとスト
アアドレスの上位アドレスの比較により、ストアアドレ
スに一致するCPU0またはCPU1対応の登録アドレスがRAM
内に存在するかどうかを完全にチェックすることが可能
となる。そして、第１の比較器12−Ａからは、与えられ
たストアアドレスとCPU0対応の登録アドレスが一致した
ときに、“1"となる一致フラグF0が出力される。また、
第２の比較器12−Ｂからは与えられたストアアドレスと
CPU1対応の登録アドレスが一致したときに“1"となる一
致フラグF2が出力される。 第１と第２の比較12−A,12−Ｂにおいてストアアドレ
スと登録アドレスが一致すればその一致アドレスは上位
アドレスと下位アドレスの両方とも単一のバッファ・イ
ンバリデーション・アドレス・バッファ13に格納され
る。それと同時に本発明では一致フラグF0,F1の論理も
バッファ13の同一アドレスに書込まれる。例えば、比較
器12−Ａの出力F0が“1"で比較器12−Ｂの出力F1が“0"
であれば、一致アドレスとともにバッファ・インバリデ
ーション・アドレス・バッファ13の同じアドレスに一致
フラグ（F0,F1）＝（1,0）が格納される。また、比較器
12−Ａの出力F0が“0"で比較器12−Ｂの出力F1が“1"で
あれば、同様に一致アドレスとともに２ビットの一致フ
ラグ（F0,F1）＝（0,1）が同じバッファアドレスに格納
される。また、比較器12−Ａと12−Ｂの出力（F0,F1）
が共に“1"である場合も同様に、一致アドレスと（F0,F
1）＝（1,1）が同じバッファアドレスに格納される。し
かし、（F0,F1）＝（0,0）のときには、ストアに等しい
登録アドレスは登録アドレス記憶回路12−Ａ、12−Ｂに
存在しないので、そのストアアドレスはバッファ13には
入力されない。このようにバッファ・インバリデーショ
ン・バッファ13に格納されるフラグ（F0,F1）はいずれ
か一方が少なくとも“1"である。 本発明のバッファ・インバリデーション・アドレス・
バッファ13は出力側選択回路14−Ａと14−Ｂによる優先
順位決定に従って一致アドレスが出力されるまで、一致
アドレスを、例えば最大16個までバッファリングするの
で、CPU0対応の一致アドレスもCPU1対応の一致アドレス
も格納する。そのためバッファ13から一致アドレスが読
み出されるときには、読み出されたその一致アドレスが
CPU0対応のものであるのかCPU1対応のものであるのかを
同時に同一アドレスに格納された一致フラグ（F0,F1）
を用いて区別する必要がある。バッファ・インバリデー
ション・アドレス・バッファ13から読み出される一方の
一致フラグF0はCPU0対応の一致アドレスの送出に対する
優先順位を決定する第１の出力側選択回路14−Ａの第１
入力端子に対するイネーブル制御信号となるためアンド
回路140に入力される。一方、バッファ・インバリデー
ション・バッファ13から読み出される他方の一致フラグ
F1は、CPU1対応の一致アドレスの送出に対する優先順位
を決定する第２の出力側選択回路14−Ｂの第１入力端子
に対するイネーブル制御信号となるためのアンド回路14
4に入力される。そして、第１と第２の出力側選択回路1
4−Ａ、14−Ｂの各第１の入力端子にはポートＡ対応の
バッファ・インバリデーション・アドレス・バッファ13
から読み出される一致アドレスが共通にそれぞれアンド
回路140と144を介して入力される。同様に、第１と第２
の出力側選択回路14−Ａ、14−Ｂの各第２の入力端子に
はポートＢ対応のバッファ・インバリデーション・アド
レス・バッファ16から読み出される一致アドレスが共通
にそれぞれアンド回路141,145を介して入力される。同
様に第１と第２の出力側選択回路14−Ａ、14−Ｂの各第
３の入力端子にはポートＣ対応のバッファ・インバリデ
ーション・アドレス・バッファ17から読み出される一致
アドレスがそれぞれアンド回路142,146を介して共通に
入力される。第１と第２の出力側選択回路14−Ａ、14−
Ｂの各第４の入力端子にはポートＤ対応のバッファイン
バリデーション・バッファ18から読み出される一致アド
レスがそれぞれアンド回路143,147を介して共通に入力
される。アンド回路140,141,142,143はそれぞれ各バッ
ファ13,16,17,18から出力される一致フラグF0を入力
し、F0＝１のときCPU0対応の一致アドレスが第１の出力
選択回路14−Ａの各入力端子がイネーブルされる。同様
にアンド回路144,145,146,147はそれぞれ各バッファ13,
16,17,18から出力される一致フラグF1を入力し、F0＝１
のとき、CPU1対応の一致アドレスが第２の出力選択回路
14−Ｂの各入力端子がイネーブルされる。第１の出力側
選択回路14−ＡはCPU0対応であり、その出力、すなわ
ち、選択されたCPU0対応の一致アドレスのBit 00から25
及び0Pから3Pまでの合計30ビットは出力レジスタ15−Ａ
を介してCPU0に送出される。また第２の出力側選択回路
14−ＢはCPU1対応であり、その出力、すなわち、選択さ
れたCPU1対応の一致アドレスのBit 00から25、及び0Pか
ら3Pまでの合計30ビットは出力レジスタ15−Ｂを介して
CPU1に送出される。CPU0対応の一致フラグF0がバッファ
13から読み出され、それが“1"のとき、第１の出力側選
択回路14−Ａの第１入力端子にアンド回路140を介して
ポートＡに関するCPU0対応の一致アドレスが入力され、
各ポートA,B,C,D対応の各バッファ・インバリデーショ
ン・バッファ13,16,17,18からのCPU0対応の一致アドレ
スとの間で優先順位がその選択回路で決定され、出力さ
れる。 また、もし、CPU1対応の一致フラグF1がバッファ13か
ら読み出され、それが“1"のとき、第２の出力側選択回
路の第１入力端子にアンド回路144を介してポートＡに
関するCPU1対応の一致アドレスが入力され、各ポートA,
B,C,D対応の各バッファ・インバリデーション・アドレ
ス・バッファ13,16,17,18からのCPU1対応の一致アドレ
スとの間で優先順位がその選択回路で決定され、出力さ
れる。 〔発明の効果〕 以上説明したように、本発明によれば、ストアアクセ
ス時のストアアドレスとCPU0及びCPU1対応の登録アドレ
スを比較する比較器からの一致フラグを各CPU対応でバ
ッファ・インバリデーション・アドレス・バッファに一
致アドレスと共に格納することにより、バッファ・イン
バリデーション・バッファの数をアクセスポート数ま
で、減少させ、かつ出路側選択回路における優先順位の
決定制御も一致フラグを用いて簡単化し主記憶一致制御
を効率よく実行している。
算機における主記憶制御方式に係り、特にベクトル処理
装置から主記憶装置に書込みのアクセスを行う場合、そ
のストアアドレスに対する登録の有無を調べる主記憶一
致制御方式に関し、 アクセスしたストアアドレスと登録アドレスとが一致
した一致アドレスをバッファリングするバッファ・イン
バリデーション・アドレスア・バッファの数を減少さ
せ、かつ一致アドレスの送出時における優先順位の決定
制御を効率よくすることを可能とする主記憶一致制御方
式を提供することを目的とし、 第２の処理装置で使用していた主記憶上のアドレス領
域に第１の処理装置から書込みのアクセスを行う場合、
そのストアアドレスが前記第２の処理装置ですでに使用
していた登録アドレスであるかどうかの一致を調べる主
記憶制御装置回路において、各アクセスポートに対応す
る各ブロックは、前記第１の処理装置から入力されるス
トアアドレスをバッファリングするストア・アドレス・
バッファと、前記ストアアドレスと前記第２の処理装置
から入力される登録アドレスを選択する入力側選択回路
と、前記登録アドレスを前記第２の処理装置内の各CPU
対応でそれぞれ格納する複数の登録アドレス記憶回路
と、前記ストアアドレスと前記各登録アドレス記憶回路
からの各CPU対応の各登録アドレスとを比較し一致した
場合には一致したCPU対応のフラグを出力する複数の比
較器とから成り、前記各ブロックにつき一個づつ存在す
るバッファであり、各ブロック内の前記各比較器の少な
くとも一つで前記ストアアドレスCPU対応の前記登録ア
ドレスが一致する場合、前記一致アドレスと前記一致ア
ドレスがどのCPUに対応するかを示す前記一致フラグを
同一アドレス内に格納するバッファ・インバリデーショ
ン・アドレス・バッファと、前記各ブロック毎の前記バ
ッファ・インバリデーション・アドレス・バッファから
読出される一致アドレスがどのCPUに対応するかを前記
各バッファ・インバリデーション・アドレス・バッファ
内に格納された前記一致フラグの論理によって専断し、
かつ、各ブロック間で優先順位を決定し、さらに決定さ
れた一致アドレスを各CPU対応で出力する入力側選択回
路とを有するように構成する。 〔産業上の利用分野〕 本発明は、スカラ処理装置とベクトル処理装置を含む
ベクトル計算機における主記憶制御方式に係り、特にベ
クトル処理装置から主記憶装置に書込みのアクセスを行
う場合、そのストアアドレスに対する登録の有無を調べ
る主記憶一致制御方式に関する。 ベクトル計算機は、主記憶内の命令を逐次スカラ処理
装置に入力し、それ自身でスカラ命令を処理し、ベクト
ル命令はベクトル処理装置に転送しそこでベクトル処理
が高速に実行される。このとき、スカラ処理装置で使用
していた主記憶上のアドレス領域にベクトル処理装置が
ベクトル処理実施結果を書込むと、その書込みアドレス
内に存在していたデータは消滅するため、それ以後はそ
のアドレスをスカラ処理装置がアクセスしても予期した
データが読出されない。そのため、ベクトル処理装置か
ら主記憶装置に書込みのアクセスを行う場合、そのスト
アアドレスは、スカラ処理装置ですでに使用していた登
録アドレスであるかどうかの一致を調べる主記憶一致制
御が必要となる。 〔従来の技術〕 従来の主記憶一致制御方式に従う制御回路は第２図に
示される。 １′,2′,3′,4′の各ブロックは、ベクトル処理装置
（VU）側のアクセスポートA,B,C,Dに対応する同一構造
の主記憶一致制御回路で、第１のブロック１′は、VUか
ら入力されるストアアドレスをバッファリングするスト
ア・アドレス・バッファ（すなわちスタック）20、スト
アアドレスとスカラ処理装置（SU）内の各CPUからの登
録アドレスを選択する入力側選択回路200、SU内の第１
のCPUからの登録アドレスを格納する第１の登録アドレ
ス記録回路21−Ａ、SU内の第２のCPU1からの登録アドレ
スを格納する第２の登録アドレス記憶回路21−Ｂ、VUか
らのストアアドレスと登録アドレスを比較する第１と第
２の比較器22−A,22−Ｂ及びバッファ・インバリデーシ
ョンすなわちレジスタ201,204,及びレジスタ202−A,202
−B,205−A,205−Ｂから成る。また、各ブロックには一
致した一致アドレスをバッファリングする第１と第２の
バッファ・インバリデーション・アドレス・バッファ
（すなわちスタック）、例えば、第１ブロックには、23
−Ａと23−Ｂのバッファ．インバリデーション・バッフ
ァが接続される。そして、各第１のバッファ・インバリ
デーション・アドレス・バッファ23−A,23−C,23−E,23
−Ｇは第１の出力側選択回路24−Ａに接続され、各第２
のバッファ・インバリデーション・アドレス・バッファ
23−B,23−D,23−F,23−Ｈは第２の出力側選択回路24−
Ｂに接続され、第１と第２の選択回路23−A,23−Ｂはそ
れぞれ、第１と第２のバッファ・インバリデーション・
アドレス・バッファすなわち出力レジスタ25−A,25−Ｂ
に接続される。 第１の主記憶一致制御回路において、VUからストアア
クセスが要求された時にはストアアドレスは例えば、ア
クセスポートＡを介してストア・アドレス・バッファ20
にバッファリングされ入力側選択回路200とレジスタ201
を通って、レジスタ204に一時保持される。また、SUのC
PU0及びCPU1の各登録アドレスは、予めポートＡ′より
入力側選択回路200と各レジスタ202−A,202−Ｂを通っ
て、それぞれ第１の登録アドレス記憶回路21−Ａと第２
の登録アドレス記憶回路21−Ｂに格納される。ストアア
クセス時にそれぞれから登録アドレスが読出され、各レ
ジスタ205−A,205−Ｂに一時保持された後、レジスタ20
4内のストアアドレスと各比較器22−A,22−Ｂで比較さ
れる各比較回路22−A,22−Ｂにおいてストアアドレスが
各登録アドレスと一致すれば、一致アドレスのみ各バッ
ファ・インバリデーション・アドレス・バッファ23−A,
23−Ｂにバッファリングされる。そして、第１と第２の
出力側選択回路24−A,24−Ｂにおいてバッファ出力の一
致アドレスと他のアクセスポート（B,C,D）からの一致
アドレス優先的順位が決定された後、CPU0及びCPU1に対
応するバッファ・インバリデーション・アドレスとして
各CPU0と１に送出される。ここで、第１と第２の登録ア
ドレス記憶回路（21−A,21−Ｂ）はストアアドレスの下
位アドレスでアクセスされ、その下位アドレスで読出さ
れた登録アドレスとストアアドレスの上位アドレスが比
較されることにより、登録の有無が決定される。また、
バッファ・インバリデーション・アドレス・バッファ23
−A,23−Ｂは出力側選択回路24−A,24−Ｂによる優先順
位に従って出力されるまで入力されてくる一致アドレス
を例えば最大16個まで保持する。このように、従来の主
記憶制御方式は、バッファ・インバリデーション・アド
レス・バッファ23−A,23−Ｂを用いて、ビット幅の大き
な一致アドレスのみを保持する方式を採用している。 〔発明が解決しようとする問題点〕 そのため、従来の方法によると、アクセスポート×CP
U台数分のバッファ．インバリデーション・バッファを
持つことになり、さらに、出力側選択回路による優先順
位の決定制御も複雑になるという欠点があった。 本発明は、アクセスしたストアアドレスと登録アドレ
スとが一致した一致アドレスをバッファリングするバッ
ファ・インバリデーション・バッファの数を減少させ、
かつ一致アドレスの送出時における優先順位の決定制御
を効率よくすることを可能とする主記憶一致制御方式を
提供することを目的とする。 〔問題点を解決するための手段〕 本発明の主記憶一致制御方式に従う制御回路は第１図
に示される。 図中1,2,3,4の各ブロックは、ベクトル処理装置（V
U）側のアクセスポートA,B,C,Dに対応する同一構造の主
記憶一致制御回路で、第１のブロック１は、VUから入力
されるストアアドレスをバッファリングするストア・ア
ドレス・バッファすなわちスタック10、ストアアドレス
とスカラ処理装置（SU）からの登録アドレスを選択する
入力側選択回路100、SU内の第１のCPU（CPU0）からの登
録アドレスを格納する第１の登録アドレス記憶回路11
A、SU内の第２のCPU（CPU1）からの登録アドレスを格納
する第２の登録アドレス記憶回路11−Ｂ、VUからのスト
アアドレスと登録アドレスを比較する第１と第２の比較
器12A,12B及びバッファ・インバリデーション・レジス
タ101,104,及びレジスタ102−A,102−B,105−A,105−Ｂ
から成る。また、各ブロックには一致した一致アドレス
をバッファリングする単一のバッファ・インバリデーシ
ョン・アドレス・バッファ、例えば、第１ブロックには
バッファ・インバリデーション・アドレス・バッファ13
のみが接続される。そして、各バッファ・インバリデー
ション・アドレス・バッファ13,16,17,18は第１の出力
側選択回路14−Ａと第２の出力側選択回路14−Ｂに接続
され、第１と第２の出力側選択回路｛14A,14B｝はそれ
ぞれ、バッファ・インバリデーション・アドレスを発生
する第１の出力レジスタ15−Ａと第２の出力レジスタ15
−Ｂに接続される。 VUからストアアクセスが要求された時にはストアアド
レスは例えばアクセスポートＡを介してストアアドレス
バッファ10にバッファリングされ入力側選択回路100と
レジスタ101を通ってレジスタ104に一時保持される。ま
た、SUのCPU0及びCPU1の各登録アドレスは，予めポート
Ａ′より入力側選択回路100と各レジスタ102−A,102−
Ｂを通って、それぞれ第１の登録アドレス記憶回路11−
Ａと第２の登録アドレス記憶回路11−Ｂ格納される。ス
トアアクセス時にそれぞれ登録アドレスが読出され、各
レジスタ105−A,105−Ｂに一時保持された後、レジスタ
104内のストアアドレスと各比較器12−Ａ、12−Ｂで比
較される。各比較回路12−Ａ、12−Ｂにおいてストアア
ドレスが各登録アドレスと一致すれば一致アドレスのバ
ッファ・インバリデーション・アドレス・バッファ13に
バッファリングされる。このとき、本発明では各比較器
12−Ａ、12−Ｂの出力の一致フラグも同時に単一のバッ
ファ・インバリデーション・アドレス・バッファ13に書
込まれる。そして、第１と第２の出力側選択回路14−
Ａ、14−Ｂにおいてバッファ出力の一致アドレスと他の
アクセスポート（B,C,D）からの一致アドレス間で優先
順位が決定されるがこのとき、上記一致フラグの論理に
従って読み出された一致アドレスは第１または第２の選
択回路14−A,14−Ｂのいずれかの出力に選択され，出力
レジスタ15−A,15−Ｂいずれかにセットされる。その後
CPU0及びCPU1に対応するバッファ・インバリデーション
・アドレス・バッファとして各CPU0と１に送出される。
ここで、第１と第２の登録アドレス記憶回路11−A,11−
Ｂはストアアドレスの下位アドレスでアクセスされ、そ
の下位アドレスで読み出された登録アドレスとストアア
ドレスの上位アドレスが比較されることにより、登録の
有無が決定される。また、バッファ・インバリデーショ
ン・アドレス・バッファ13は出力側選択回路14−Ａ、14
−Ｂによる優先順位決定に従って一致アドレスが出力さ
れるまで入力されてくる一致アドレスを、例えば最大16
個まで保持する。このように、本発明の主記憶一致制御
方式は、各ブロックにつき単一のバッファ・インバリデ
ーション・アドレス・バッファを用いている。 〔作用〕 本発明ではVUからのストアアクセス時の参照アドレス
とSU内のCPU0及びCPU1にそれぞれ対応する第１と第２の
登録アドレス記憶回路11−A,11−Ｂから読み出される各
登録アドレスを比較する比較器12−A,12−Ｂからの一致
フラグを各CPU対応で単一のバッファ・インバリデーシ
ョン・アドレス・バッファに書込むことにより、バッフ
ァ・インバリデーション・アドレス・バッファの数は各
ブロックにつき１個で、合計ではアクセスポート数とな
る。さらに出力側選択回路による優先順位の決定も一致
フラグが有効な各CPU対応のバッファ・インバリデーシ
ョン・アドレス・バッファを送出する制御となり簡単か
つ効率よくできる。 〔実施例〕 次に、本発明の主記憶一致制御方式に従う制御回路を
第１図を参照して説明する。 第１図の制御回路において、各ブロック1,2,3,4はア
クセスポートA,B,C,Dにそれぞれ対応し、同一の構造で
ある。そこで以下では、ブロック１のみを詳細に説明す
る。 アクセスポートＡは、ベクトル処理装置とVUに接続さ
れる。VUが主記憶装置にデータをストアするときに、そ
のストア（書込み）アドレスはアクセスポートＡから入
力される。また、アクセスポートＡ′は、スカラ処理装
置（SU）に接続され、SU内の複数のCPUから各CPU対応の
登録アドレスを入力する。SU内のCPUはCPU0とCPU1の２
台であると仮定し、アドレスの幅はBit 00からBit 25ま
での26ビットに0Pから3Pまでの4Bitを加えた30ビットと
する。このときBit 00から17までの18ビットに0Pから2P
の３ビットを加えた合計21ビットを“上記アドレス”と
呼び、Bit 18から25までの８ビットを“下位アドレス”
と呼ぶことにする。SU内のCPU0とCPU1からの各登録アド
レスはポートＡ′から入力され入力側選択回路100を介
してそれぞれレジスタ102−Ａ、102−Ｂにセットされた
後、それぞれ、第１と第２の登録アドレス記憶回路11−
Ａと11−Ｂに予め格納される。各登録アドレス、記憶回
路11−Ａ、11−Ｂは、それぞれ、CPU0とCPU1に対応し、
読書き可能なRAM（ランダム アクセス メモリ）であ
り、本実施例では、８ビットのアドレスでアクセスされ
る256ワードのRAMとする。各RAMのアドレスは、入力側
選択回路100を介して入力されるアドレスデータの８ビ
ットの下位アドレスでアクセスされ,RAMへ入力またはRA
Mから出力されるデータは、入力側選択回路100を介して
入力されるアドレスデータの21ビットの上位アドレスで
ある。従って、１つの登録アドレスがポートＡ′から入
力された場合、その下位アドレスで指定されるRAM番地
に上位アドレスが格納される。 一方、VUから入力されるストアアドレスは同様に上記
アドレスと下位アドレスから成り、一度、ストア・アド
レス・バッファ10にバッファリングされる。そして、ス
トアアドレスを登録アドレスを選択する入力側選択回路
100において、ストアアドレスが選択された後ストアア
ドレスはレジスタ101を介してレジスタ104に一時保持さ
れる。ストアアドレスがレジスタ104に保持される直前
において、ストアアドレスの８ビット下位アドレスを用
いて、第１と第２の登録アドレス記憶回路11−Ａ、11−
Ｂをアクセスすると、その下位アドレスに対応する登録
アドレスの上位アドレスがそれぞれ読み出され、CPU0と
CPU1にそれぞれ対応する登録アドレスの上位アドレスが
それぞれレジスタ105−Ａと105−Ｂにセットされる。ス
トアアドレスを保持するレジスタ104の上位アドレスは
第１と第２の比較器12−Ａ、12−Ｂの一方の入力端子に
共通に与えられ、各比較器の他方の入力端子には、それ
ぞれレジスタ105A、105Bからの登録アドレスの上記アド
レスが入力される。従って、第１の比較器12−Ａにおい
て、ストアアドレスの上位アドレスとCPU0対応の登録ア
ドレスの上位アドレスが比較される。また、第２の比較
器12−Ｂにおいて、同じストアアドレスの上位アドレス
とCPU1対応の登録アドレスの上位アドレスが比較され
る。このとき、ストアアドレスの下位アドレスは登録時
の下位アドレスに等しいのでCPU0及びCPU1対応の登録ア
ドレス記憶回路１−Ａ、11−Ｂから読み出されそれぞれ
レジスタ105A、105Bにセットされた上位アドレスとスト
アアドレスの上位アドレスの比較により、ストアアドレ
スに一致するCPU0またはCPU1対応の登録アドレスがRAM
内に存在するかどうかを完全にチェックすることが可能
となる。そして、第１の比較器12−Ａからは、与えられ
たストアアドレスとCPU0対応の登録アドレスが一致した
ときに、“1"となる一致フラグF0が出力される。また、
第２の比較器12−Ｂからは与えられたストアアドレスと
CPU1対応の登録アドレスが一致したときに“1"となる一
致フラグF2が出力される。 第１と第２の比較12−A,12−Ｂにおいてストアアドレ
スと登録アドレスが一致すればその一致アドレスは上位
アドレスと下位アドレスの両方とも単一のバッファ・イ
ンバリデーション・アドレス・バッファ13に格納され
る。それと同時に本発明では一致フラグF0,F1の論理も
バッファ13の同一アドレスに書込まれる。例えば、比較
器12−Ａの出力F0が“1"で比較器12−Ｂの出力F1が“0"
であれば、一致アドレスとともにバッファ・インバリデ
ーション・アドレス・バッファ13の同じアドレスに一致
フラグ（F0,F1）＝（1,0）が格納される。また、比較器
12−Ａの出力F0が“0"で比較器12−Ｂの出力F1が“1"で
あれば、同様に一致アドレスとともに２ビットの一致フ
ラグ（F0,F1）＝（0,1）が同じバッファアドレスに格納
される。また、比較器12−Ａと12−Ｂの出力（F0,F1）
が共に“1"である場合も同様に、一致アドレスと（F0,F
1）＝（1,1）が同じバッファアドレスに格納される。し
かし、（F0,F1）＝（0,0）のときには、ストアに等しい
登録アドレスは登録アドレス記憶回路12−Ａ、12−Ｂに
存在しないので、そのストアアドレスはバッファ13には
入力されない。このようにバッファ・インバリデーショ
ン・バッファ13に格納されるフラグ（F0,F1）はいずれ
か一方が少なくとも“1"である。 本発明のバッファ・インバリデーション・アドレス・
バッファ13は出力側選択回路14−Ａと14−Ｂによる優先
順位決定に従って一致アドレスが出力されるまで、一致
アドレスを、例えば最大16個までバッファリングするの
で、CPU0対応の一致アドレスもCPU1対応の一致アドレス
も格納する。そのためバッファ13から一致アドレスが読
み出されるときには、読み出されたその一致アドレスが
CPU0対応のものであるのかCPU1対応のものであるのかを
同時に同一アドレスに格納された一致フラグ（F0,F1）
を用いて区別する必要がある。バッファ・インバリデー
ション・アドレス・バッファ13から読み出される一方の
一致フラグF0はCPU0対応の一致アドレスの送出に対する
優先順位を決定する第１の出力側選択回路14−Ａの第１
入力端子に対するイネーブル制御信号となるためアンド
回路140に入力される。一方、バッファ・インバリデー
ション・バッファ13から読み出される他方の一致フラグ
F1は、CPU1対応の一致アドレスの送出に対する優先順位
を決定する第２の出力側選択回路14−Ｂの第１入力端子
に対するイネーブル制御信号となるためのアンド回路14
4に入力される。そして、第１と第２の出力側選択回路1
4−Ａ、14−Ｂの各第１の入力端子にはポートＡ対応の
バッファ・インバリデーション・アドレス・バッファ13
から読み出される一致アドレスが共通にそれぞれアンド
回路140と144を介して入力される。同様に、第１と第２
の出力側選択回路14−Ａ、14−Ｂの各第２の入力端子に
はポートＢ対応のバッファ・インバリデーション・アド
レス・バッファ16から読み出される一致アドレスが共通
にそれぞれアンド回路141,145を介して入力される。同
様に第１と第２の出力側選択回路14−Ａ、14−Ｂの各第
３の入力端子にはポートＣ対応のバッファ・インバリデ
ーション・アドレス・バッファ17から読み出される一致
アドレスがそれぞれアンド回路142,146を介して共通に
入力される。第１と第２の出力側選択回路14−Ａ、14−
Ｂの各第４の入力端子にはポートＤ対応のバッファイン
バリデーション・バッファ18から読み出される一致アド
レスがそれぞれアンド回路143,147を介して共通に入力
される。アンド回路140,141,142,143はそれぞれ各バッ
ファ13,16,17,18から出力される一致フラグF0を入力
し、F0＝１のときCPU0対応の一致アドレスが第１の出力
選択回路14−Ａの各入力端子がイネーブルされる。同様
にアンド回路144,145,146,147はそれぞれ各バッファ13,
16,17,18から出力される一致フラグF1を入力し、F0＝１
のとき、CPU1対応の一致アドレスが第２の出力選択回路
14−Ｂの各入力端子がイネーブルされる。第１の出力側
選択回路14−ＡはCPU0対応であり、その出力、すなわ
ち、選択されたCPU0対応の一致アドレスのBit 00から25
及び0Pから3Pまでの合計30ビットは出力レジスタ15−Ａ
を介してCPU0に送出される。また第２の出力側選択回路
14−ＢはCPU1対応であり、その出力、すなわち、選択さ
れたCPU1対応の一致アドレスのBit 00から25、及び0Pか
ら3Pまでの合計30ビットは出力レジスタ15−Ｂを介して
CPU1に送出される。CPU0対応の一致フラグF0がバッファ
13から読み出され、それが“1"のとき、第１の出力側選
択回路14−Ａの第１入力端子にアンド回路140を介して
ポートＡに関するCPU0対応の一致アドレスが入力され、
各ポートA,B,C,D対応の各バッファ・インバリデーショ
ン・バッファ13,16,17,18からのCPU0対応の一致アドレ
スとの間で優先順位がその選択回路で決定され、出力さ
れる。 また、もし、CPU1対応の一致フラグF1がバッファ13か
ら読み出され、それが“1"のとき、第２の出力側選択回
路の第１入力端子にアンド回路144を介してポートＡに
関するCPU1対応の一致アドレスが入力され、各ポートA,
B,C,D対応の各バッファ・インバリデーション・アドレ
ス・バッファ13,16,17,18からのCPU1対応の一致アドレ
スとの間で優先順位がその選択回路で決定され、出力さ
れる。 〔発明の効果〕 以上説明したように、本発明によれば、ストアアクセ
ス時のストアアドレスとCPU0及びCPU1対応の登録アドレ
スを比較する比較器からの一致フラグを各CPU対応でバ
ッファ・インバリデーション・アドレス・バッファに一
致アドレスと共に格納することにより、バッファ・イン
バリデーション・バッファの数をアクセスポート数ま
で、減少させ、かつ出路側選択回路における優先順位の
決定制御も一致フラグを用いて簡単化し主記憶一致制御
を効率よく実行している。
【図面の簡単な説明】
第１図は本発明の実施例のブロック図、
第２図は本発明の従来のブロック図である。
1,2,3,4……ブロック、
10……ストア・アドレス・バッファ、
11−A,11−Ｂ……登録アドレス記憶回路、
12−A,12−Ｂ……比較器、
13,16,17,18……バッファ・インバリデーション・アド
レス・バッファ、 14−A,14−Ｂ……出力側選択回路、 15−A,15−Ｂ……出力レジスタ、 100……入力側選択回路、 101,102−A,102−B,104,105−A,105−Ｂ……レジスタ．
レス・バッファ、 14−A,14−Ｂ……出力側選択回路、 15−A,15−Ｂ……出力レジスタ、 100……入力側選択回路、 101,102−A,102−B,104,105−A,105−Ｂ……レジスタ．
Claims (1)
- (57)【特許請求の範囲】 １．第２の処理装置で使用していた主記憶上のアドレス
領域に第１の処理装置から書込みのアクセスを行う場
合、そのストアアドレスが前記第２の処理装置ですでに
使用していた登録アドレスであるかどうかの一致を調べ
る主記憶一致制御装置において、 各アクセスポート（A,B,C,D）に対応する各ブロック
（1,2,3,4）は、前記第１の処理装置から入力されるス
トアアドレスをバッファリングするストアアドレスバッ
ファ（10）と、 前記ストアアドレスと前記第２の処理装置から入力され
る登録アドレスを選択する入力側選択回路（100）と、 前記登録アドレスを前記第２の処理装置内の各CPU対応
でそれぞれ格納する複数の登録アドレス記憶回路（11−
A,11−Ｂ）と、 前記ストアアドレスと前記各登録アドレス記憶回路（11
−A,11−Ｂ）からの各CPU対応の各登録アドレスとを比
較し一致した場合には一致したCPU対応のフラグ（F0,
F1）を出力する複数の比較器（12−A,12−Ｂ）と、 前記各ブロックにつき一個づつ存在するバッファであ
り、各ブロック内の前記各比較器（12−A,12−Ｂ）の少
なくとも一つで前記ストアアドレスとCPU対応の前記登
録アドレスが一致する場合、前記一致アドレスと前記一
致アドレスがどのCPUに対応するかを示す前記一致フラ
グ（F0,F1）を同一アドレス内に格納するバッファ・イ
ンバリデーション・アドレス・バッファ（13,16,17,1
8）と、 前記各ブロック（1,2,3,4）ごとの前記バッファ・イン
バリデーション・アドレス・バッファ（13,16,17,18）
から読出される一致アドレスがどのCPUに対応するかを
前記各バッファ・インバリデーション・アドレス・バッ
ファ（13,16,17,18）内に格納された前記一致フラグ（F
0,F1）の論理によって判断し、決定された一致アドレス
を各CPU対応で出力する出力側選択回路（14−A,14−
Ｂ）とを有することを特徴とする主記憶一致制御方式。 ２．前記出力側選択回路（14−A,14−Ｂ）は各ブロック
間での優先順位を決定することを特徴とする特許請求の
範囲第１項記載の主記憶一致制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262827A JP2806930B2 (ja) | 1987-10-20 | 1987-10-20 | 主記憶一致制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262827A JP2806930B2 (ja) | 1987-10-20 | 1987-10-20 | 主記憶一致制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106154A JPH01106154A (ja) | 1989-04-24 |
| JP2806930B2 true JP2806930B2 (ja) | 1998-09-30 |
Family
ID=17381164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262827A Expired - Fee Related JP2806930B2 (ja) | 1987-10-20 | 1987-10-20 | 主記憶一致制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806930B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613033B1 (en) * | 2000-08-15 | 2003-09-02 | Kimberly-Clark Worldwide, Inc. | Pant-like absorbent garments having curved leg cuffs |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60124754A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | バッファ記憶制御装置 |
-
1987
- 1987-10-20 JP JP62262827A patent/JP2806930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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