JPH0521262B2 - - Google Patents
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- JPH0521262B2 JPH0521262B2 JP13842683A JP13842683A JPH0521262B2 JP H0521262 B2 JPH0521262 B2 JP H0521262B2 JP 13842683 A JP13842683 A JP 13842683A JP 13842683 A JP13842683 A JP 13842683A JP H0521262 B2 JPH0521262 B2 JP H0521262B2
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- arithmetic
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数のデータ処理装置を並列に動作さ
せ、全体的な処理性能を向上させる並列処理装置
に関するものである。
せ、全体的な処理性能を向上させる並列処理装置
に関するものである。
従来例の構成とその問題点
近年、半導体高集積化技術の進歩によりマイク
ロプロセツサが非常に安価になつてきた。そこで
複数のマイクロプロセツサを用いて並列にデータ
処理を行なうことにより、システムとしての処理
性能を高める構造、すなわちマルチプロセツサ構
造をとることが容易に可能となつてきた。マルチ
プロセツサにおいてはプロセツサ間でデータのや
りとりを高速に行なう必要があり、いくつかのデ
ータ転送手段がとられる。
ロプロセツサが非常に安価になつてきた。そこで
複数のマイクロプロセツサを用いて並列にデータ
処理を行なうことにより、システムとしての処理
性能を高める構造、すなわちマルチプロセツサ構
造をとることが容易に可能となつてきた。マルチ
プロセツサにおいてはプロセツサ間でデータのや
りとりを高速に行なう必要があり、いくつかのデ
ータ転送手段がとられる。
以下にプロセツサ間データ転送手段に関する２
種の従来例について説明する。
種の従来例について説明する。
第１図は第１の従来例で、プロセツサ間データ
転送手段である共有メモリ装置を用いたマルチプ
ロセツサの構成を示すものであり、１１，１２は
中央演算装置（以下CPUと称す）、２１，２２は
ローカルメモリ装置、２３は共有メモリ装置、３
３は共有バスCBのアクセス調停を行なうバスア
ービタ、３１，３２は各ローカルバスと共有バス
の結合／切断を行なうバツフアである。以下にそ
の動作について説明する。
転送手段である共有メモリ装置を用いたマルチプ
ロセツサの構成を示すものであり、１１，１２は
中央演算装置（以下CPUと称す）、２１，２２は
ローカルメモリ装置、２３は共有メモリ装置、３
３は共有バスCBのアクセス調停を行なうバスア
ービタ、３１，３２は各ローカルバスと共有バス
の結合／切断を行なうバツフアである。以下にそ
の動作について説明する。
CPU１１は、CPU１２に対して転送したいデ
ータを共有メモリ装置２３に格納し、データが準
備できたことを示す情報を同じく共有メモリ装置
２３に格納する。CPU１２は共有メモリ装置２
３を調べデータが準備できたことを確認して所定
のデータをローカルメモリ装置２２にとり込みそ
れに基づいて処理を開始する。
ータを共有メモリ装置２３に格納し、データが準
備できたことを示す情報を同じく共有メモリ装置
２３に格納する。CPU１２は共有メモリ装置２
３を調べデータが準備できたことを確認して所定
のデータをローカルメモリ装置２２にとり込みそ
れに基づいて処理を開始する。
次にプロセツサ間データ転送手段の第２の従来
例について説明する。
例について説明する。
第２図は従来のプロセツサ間データ転送手段で
あるプロセツサ間インターフエース装置を用いた
マルチプロセツサの構成を示すものであり、１
１，１２はCPU、２４，２５はメモリ装置、４
０はプロセツサ間インターフエース装置でCPU
１１用のバスとCPU１２用のバスの間に介在す
る。このプロセツサ間インターフエース装置は単
なる入出力ポートに位置づけられるデータラツチ
の場合もあれば、データを入力端から書込んだ順
序で出力端から読出し可能な先入先出メモリ装置
の場合もある。以下に、プロセツサ間インターフ
エース装置としてこの先入先出メモリ装置を用い
た場合を想定して、その動作について説明する。
あるプロセツサ間インターフエース装置を用いた
マルチプロセツサの構成を示すものであり、１
１，１２はCPU、２４，２５はメモリ装置、４
０はプロセツサ間インターフエース装置でCPU
１１用のバスとCPU１２用のバスの間に介在す
る。このプロセツサ間インターフエース装置は単
なる入出力ポートに位置づけられるデータラツチ
の場合もあれば、データを入力端から書込んだ順
序で出力端から読出し可能な先入先出メモリ装置
の場合もある。以下に、プロセツサ間インターフ
エース装置としてこの先入先出メモリ装置を用い
た場合を想定して、その動作について説明する。
CPU１１は、CPU１２に対して転送したいデ
ータを、プロセツサ用インターフエース装置４０
が満杯でないことを確認してその入力端に順次書
込む。CPU１２はプロセツサ間インターフエー
ス装置４０が空でない場合その出力端からデータ
を１語ずつ順次読出し、これらのデータに基づき
処理を開始する。
ータを、プロセツサ用インターフエース装置４０
が満杯でないことを確認してその入力端に順次書
込む。CPU１２はプロセツサ間インターフエー
ス装置４０が空でない場合その出力端からデータ
を１語ずつ順次読出し、これらのデータに基づき
処理を開始する。
次に以上２種の従来例の構成要素となるCPU
１１，１２の構造にいて説明する。第３図は従来
のCPUのデータ処理部を示すものであり、５１，
５２はデータラツチ、６０は算術論理演算ユニツ
ト（以下ALUと称す）、７０はレジスタフアイル
これらはCPU内部バスBUSを介して接続されて
いる。
１１，１２の構造にいて説明する。第３図は従来
のCPUのデータ処理部を示すものであり、５１，
５２はデータラツチ、６０は算術論理演算ユニツ
ト（以下ALUと称す）、７０はレジスタフアイル
これらはCPU内部バスBUSを介して接続されて
いる。
以上のように構成された従来のCPUについて、
以下その動作について説明する。
以下その動作について説明する。
レジスタフアイル７０内の演算を施すべき２デ
ータが次々に読出され、バスBUSを介してデー
タラツチ５１，５２にラツチされる。次にALU
６０はこれら２データについて算術論理演算を施
しその結果を再びバスBUSに出力し、レジスタ
フアイル７０はこのデータを格納する。
ータが次々に読出され、バスBUSを介してデー
タラツチ５１，５２にラツチされる。次にALU
６０はこれら２データについて算術論理演算を施
しその結果を再びバスBUSに出力し、レジスタ
フアイル７０はこのデータを格納する。
しかしながら上記のような構成では、マルチプ
ロセツサにおけるプロセツサ間のデータの授受
が、CPUからみてメモリなどが接続された外部
バスを経由しなければならないめ、CPUに対す
る命令コード読出しなどとのバす輻輳が生じ、シ
ステム全体の性能向上に限界があるという問題を
有していた。
ロセツサにおけるプロセツサ間のデータの授受
が、CPUからみてメモリなどが接続された外部
バスを経由しなければならないめ、CPUに対す
る命令コード読出しなどとのバす輻輳が生じ、シ
ステム全体の性能向上に限界があるという問題を
有していた。
発明の目的
本発明は上記従来の問題点を解消するもので、
CPU内部に複数個存在する処理装置間のデータ
の転送を、パイプライン的に高速かつ効率よく行
なう並列処理装置を提供することを目的とする。
CPU内部に複数個存在する処理装置間のデータ
の転送を、パイプライン的に高速かつ効率よく行
なう並列処理装置を提供することを目的とする。
発明の構成
本発明は入力端と出力端に存在するランダムア
クセス可能なRAM構造とシフトレジスタ構造を
兼ね備えた第１，第２のメモリと、これらのメモ
リの間に介在するシフトレジスタ構造をもつ第３
のメモリと、第１のメモリに対して算術論理演算
を施す第１のALUと、第２のメモリに対して算
術論理演算を施す第２のALUを具備した並列処
理装置であり、パイプライン処理の次段処理部に
受け渡すべきデータを、命令コードの読出しや一
般データの読み書き用に設けられた外部バスを介
して転送するのではなく、２つのALUの演算対
象となるデータを蓄える各々のメモリ（レジスタ
フアイル）間で直接ブロツク転送することによつ
て、CPU内部において並列処理性を実現し、処
理の高速化を図ることができるものである。
クセス可能なRAM構造とシフトレジスタ構造を
兼ね備えた第１，第２のメモリと、これらのメモ
リの間に介在するシフトレジスタ構造をもつ第３
のメモリと、第１のメモリに対して算術論理演算
を施す第１のALUと、第２のメモリに対して算
術論理演算を施す第２のALUを具備した並列処
理装置であり、パイプライン処理の次段処理部に
受け渡すべきデータを、命令コードの読出しや一
般データの読み書き用に設けられた外部バスを介
して転送するのではなく、２つのALUの演算対
象となるデータを蓄える各々のメモリ（レジスタ
フアイル）間で直接ブロツク転送することによつ
て、CPU内部において並列処理性を実現し、処
理の高速化を図ることができるものである。
実施例の説明
第４図は本発明の第１の実施例における並列処
理装置の構成図を示すものである。第４図におい
て、５３〜５６はデータラツチ、６１，６２はそ
れぞれ第１，第２のALU、８０は先入先出レジ
スタフアイルで、ラツチ５３，５４の入力，
ALU６１の出力，先入先出レジスタフアイル８
０の入力端レジスタフアイルはバスBUS１に接
続されており、同様にラツチ５５，５６の入力，
ALU６２の出力，先入先出レジスタフアイル８
０の出力端レジスタフアイルはバスBUS２に接
続されている。
理装置の構成図を示すものである。第４図におい
て、５３〜５６はデータラツチ、６１，６２はそ
れぞれ第１，第２のALU、８０は先入先出レジ
スタフアイルで、ラツチ５３，５４の入力，
ALU６１の出力，先入先出レジスタフアイル８
０の入力端レジスタフアイルはバスBUS１に接
続されており、同様にラツチ５５，５６の入力，
ALU６２の出力，先入先出レジスタフアイル８
０の出力端レジスタフアイルはバスBUS２に接
続されている。
以上のように構成されたこの実施例の並列処理
装置について以下その基本動作を説明する。
装置について以下その基本動作を説明する。
パイプライン状に接続された並列処理装置の各
処理部の仕事を割り当てるには、全体の処理をま
ず、継続するいくつかの処理単位に分割する。こ
こで１つの処理単位は、直前の処理単位の処理結
果を入力データとし、作業用の中間データを作り
ながら処理を進め、最終的に得られた処理結果
（１〜複数データ）を次段処理単位に出力する形
態をとる。次に、分割して得られた１つ１つの処
理単位を、並列処理装置の各処理部に割り当て
る。処理単位ａを担当する処理部Ａでは所定の仕
事を終えると、その処理結果を次段処理部Ｂに引
き渡し、処理部Ａ自身は次の入力データに対して
再び処理ａを開始することになる。ここで、継続
する処理部間のデータ転送をできるだけ短い時間
で行なうことが全体の性能上重要であり、このこ
とはベルトコンベアによる自動生産ラインの生産
効率向上に類似している。図１のうち、データラ
ツチ５３，５４、第１のALU６１、先入先出レ
ジスタフアイル８０の入力端レジスタフアイル部
は、１つの処理単位ａを実行する処理部Ａに相当
し、またデータラツチ５５，５６、第１のALU
６２、先入先出レジスタフアイル８０の出力端レ
ジスタフアイル部は、次段の処理単位ｂを実行す
る処理部Ｂに相当する。処理部Ａでは、先入先出
レジスタフアイル８０の入力端レジスタフアイル
部を従来型レジスタフアイルとみなし、データラ
ツチ５３，５４、第１のALU６１などの資源と
共に、従来のCPUと同様に処理を実行する。処
理過程において上記入力端レジスタフアイル部に
は一時的に中間データが格納されることもある
が、最終的には次段処理部Ｂに引き渡すべきデー
タ群を格納し、データブロツクごと一括シフトす
る。一旦シフトしてしまえば、先入先出レジスタ
フアイル８０の入力端レジスタフアイルは再び空
き状態になるため、処理部Ａは休むことなく新た
な入力データに対して処理ａを開始する。一方処
理部Ｂでは、先入先出レジスタフアイル８０の出
力端レジスタフアイル部に入力データがそろうた
め、処理ｂを開始することができ、処理部Ａ，Ｂ
がそれぞれ処理ａ，ｂを並列して実行することに
なり、実効的性能が倍増する。
処理部の仕事を割り当てるには、全体の処理をま
ず、継続するいくつかの処理単位に分割する。こ
こで１つの処理単位は、直前の処理単位の処理結
果を入力データとし、作業用の中間データを作り
ながら処理を進め、最終的に得られた処理結果
（１〜複数データ）を次段処理単位に出力する形
態をとる。次に、分割して得られた１つ１つの処
理単位を、並列処理装置の各処理部に割り当て
る。処理単位ａを担当する処理部Ａでは所定の仕
事を終えると、その処理結果を次段処理部Ｂに引
き渡し、処理部Ａ自身は次の入力データに対して
再び処理ａを開始することになる。ここで、継続
する処理部間のデータ転送をできるだけ短い時間
で行なうことが全体の性能上重要であり、このこ
とはベルトコンベアによる自動生産ラインの生産
効率向上に類似している。図１のうち、データラ
ツチ５３，５４、第１のALU６１、先入先出レ
ジスタフアイル８０の入力端レジスタフアイル部
は、１つの処理単位ａを実行する処理部Ａに相当
し、またデータラツチ５５，５６、第１のALU
６２、先入先出レジスタフアイル８０の出力端レ
ジスタフアイル部は、次段の処理単位ｂを実行す
る処理部Ｂに相当する。処理部Ａでは、先入先出
レジスタフアイル８０の入力端レジスタフアイル
部を従来型レジスタフアイルとみなし、データラ
ツチ５３，５４、第１のALU６１などの資源と
共に、従来のCPUと同様に処理を実行する。処
理過程において上記入力端レジスタフアイル部に
は一時的に中間データが格納されることもある
が、最終的には次段処理部Ｂに引き渡すべきデー
タ群を格納し、データブロツクごと一括シフトす
る。一旦シフトしてしまえば、先入先出レジスタ
フアイル８０の入力端レジスタフアイルは再び空
き状態になるため、処理部Ａは休むことなく新た
な入力データに対して処理ａを開始する。一方処
理部Ｂでは、先入先出レジスタフアイル８０の出
力端レジスタフアイル部に入力データがそろうた
め、処理ｂを開始することができ、処理部Ａ，Ｂ
がそれぞれ処理ａ，ｂを並列して実行することに
なり、実効的性能が倍増する。
次に、処理結果データを次段処理部に引き渡す
際の動作を詳細説明する。
際の動作を詳細説明する。
入力端レジスタフアイル内の演算を施すべき２
データが次々に読出され、バスBUS１を介して
データラツチ５３，５４にラツチされる。次に
ALU６１はこれら２データについて算術論理演
算を施しその結果を再びバスBUS１に出力し、
入力端レジスタフアイルはこのデータを格納す
る。以上の動作を繰返し、転送出力すべきデータ
ブロツクが入力端レジスタフアイルに揃うと先入
先出レジスタフアイル８０の最後尾までこのデー
タブロツクをシフトする。
データが次々に読出され、バスBUS１を介して
データラツチ５３，５４にラツチされる。次に
ALU６１はこれら２データについて算術論理演
算を施しその結果を再びバスBUS１に出力し、
入力端レジスタフアイルはこのデータを格納す
る。以上の動作を繰返し、転送出力すべきデータ
ブロツクが入力端レジスタフアイルに揃うと先入
先出レジスタフアイル８０の最後尾までこのデー
タブロツクをシフトする。
一方出力端レジスタフアイル側でも同様に演算
を施すべき２データが次々に読出され、バス
BUS２を介してデータラツチ５５，５６にラツ
チされる。次にALU６２はこれら２データにつ
いて算術論理演算を施しその結果を再びバス
BUS２に出力し、出力端レジスタシフトはこの
データを格納する。以上の動作を繰返し、出力端
レジスタに存在したデータブロツクに対するデー
タ処理を全て完了すると先入先出レジスタフアイ
ル８０を１データブロツク分シフトする。
を施すべき２データが次々に読出され、バス
BUS２を介してデータラツチ５５，５６にラツ
チされる。次にALU６２はこれら２データにつ
いて算術論理演算を施しその結果を再びバス
BUS２に出力し、出力端レジスタシフトはこの
データを格納する。以上の動作を繰返し、出力端
レジスタに存在したデータブロツクに対するデー
タ処理を全て完了すると先入先出レジスタフアイ
ル８０を１データブロツク分シフトする。
第５図はこの実施例における先入先出レジスタ
フアイルの構成図を示すものである。第５図にお
いて、８１は入力端に存在する１データブロツク
（＝2n語）の容量をもつレジスタフアイル、８２
は入力端から出力端の方向に１データブロツクの
単位で順次シフトするシフトメモリ、８３は出力
端に存在する１データブロツクの容量をもつレジ
スタフアイル、８４は現在の有効なデータブロツ
クの数を記憶する行列長レジスタ、８５は８１，
８２，８３の各メモリに対しシフト信号を出力す
るためのシフト制御回路である。
フアイルの構成図を示すものである。第５図にお
いて、８１は入力端に存在する１データブロツク
（＝2n語）の容量をもつレジスタフアイル、８２
は入力端から出力端の方向に１データブロツクの
単位で順次シフトするシフトメモリ、８３は出力
端に存在する１データブロツクの容量をもつレジ
スタフアイル、８４は現在の有効なデータブロツ
クの数を記憶する行列長レジスタ、８５は８１，
８２，８３の各メモリに対しシフト信号を出力す
るためのシフト制御回路である。
以上のように構成されたこの実施例の先入先出
レジスタフアイルについて以下その動作を説明す
る。
レジスタフアイルについて以下その動作を説明す
る。
入力端側の処理装置は本先入先出レジスタフア
イルが満杯状態であるか否かを示す信号FULを
調べ、満杯でない場合、入力端レジスタフアイル
８１に対して書込みアドレス情報をADRS１に、
演算結果である書込みデータをBUS１に印加し
書込み信号WT１をアクテイブにする。入力端レ
ジスタフアイル８１内に一連のデータ群（≦2n
語）の格納を終了すると１データブロツクシフト
終了信号WTFNをアクテイブにする。シフト制
御回路８５は書込み終了信号WTFNを検出する
と、行列長レジスタ８４の内容を参照し、現在の
行列長の次の位置まで入力端レジスタフアイル８
１の内容を１データブロツク単位で順次シフトさ
せるためのシフト制御信号SFTiを発生する。そ
して行列長レジスタ８４の内容を１加算する。シ
フトメモリ８２はｌ（≧Ｏ）データブロツクの記
録容量もち、シフト制御信号８５から出力制御信
号SFTiによりデータブロツクを出力端方向にシ
フトする働きをする。
イルが満杯状態であるか否かを示す信号FULを
調べ、満杯でない場合、入力端レジスタフアイル
８１に対して書込みアドレス情報をADRS１に、
演算結果である書込みデータをBUS１に印加し
書込み信号WT１をアクテイブにする。入力端レ
ジスタフアイル８１内に一連のデータ群（≦2n
語）の格納を終了すると１データブロツクシフト
終了信号WTFNをアクテイブにする。シフト制
御回路８５は書込み終了信号WTFNを検出する
と、行列長レジスタ８４の内容を参照し、現在の
行列長の次の位置まで入力端レジスタフアイル８
１の内容を１データブロツク単位で順次シフトさ
せるためのシフト制御信号SFTiを発生する。そ
して行列長レジスタ８４の内容を１加算する。シ
フトメモリ８２はｌ（≧Ｏ）データブロツクの記
録容量もち、シフト制御信号８５から出力制御信
号SFTiによりデータブロツクを出力端方向にシ
フトする働きをする。
次に出力端レジスタフアイル８３側では、本先
入先出レジスタフアイルが空状態であるか否かを
示す信号EMPを調べ、空でない場合、出力端レ
ジスタフアイル８３に対して読出しアドレス情報
をADR２に印加し読出し信号RD２をアクテイブ
にして、BUS２に出力されるデータを読出す。
出力端レジスタフアイル８３内の一連のデータ群
の読出し，処理を終了すると１データブロツク読
出し終了信号RDFNをアクテイブにする。シフ
ト制御回路２５は読出し終了信号RDFNを検出
すると、行列長レジスタ８４の内容を参照し、現
在の有効データブロツクを保持しているシフトメ
モリ８２と出力端レジスタフアイル８３（また満
杯時には入力端レジスタフアイル８１）に対して
１データブロツク分だけシフトさせるためのシフ
ト制御信号SFTiを発生する。そして行列長レジ
スタ８４の内容を１減算する。上記FUL信号，
EMP信号は行列長レジスタ８４の内容がそれぞ
れｌ＋１，０の状態をデコードして作成される。
上記の説明では入力端レジスタフアイル８１への
書込み動作、出力端レジスタフアイル８３からの
読出し動作に限つたが、データ処理過程において
入力端レジスタフアイル８１に対する読出し動
作、出力端レジスタフアイル８３に対する書込み
動作を行なつてもさしつかえない。
入先出レジスタフアイルが空状態であるか否かを
示す信号EMPを調べ、空でない場合、出力端レ
ジスタフアイル８３に対して読出しアドレス情報
をADR２に印加し読出し信号RD２をアクテイブ
にして、BUS２に出力されるデータを読出す。
出力端レジスタフアイル８３内の一連のデータ群
の読出し，処理を終了すると１データブロツク読
出し終了信号RDFNをアクテイブにする。シフ
ト制御回路２５は読出し終了信号RDFNを検出
すると、行列長レジスタ８４の内容を参照し、現
在の有効データブロツクを保持しているシフトメ
モリ８２と出力端レジスタフアイル８３（また満
杯時には入力端レジスタフアイル８１）に対して
１データブロツク分だけシフトさせるためのシフ
ト制御信号SFTiを発生する。そして行列長レジ
スタ８４の内容を１減算する。上記FUL信号，
EMP信号は行列長レジスタ８４の内容がそれぞ
れｌ＋１，０の状態をデコードして作成される。
上記の説明では入力端レジスタフアイル８１への
書込み動作、出力端レジスタフアイル８３からの
読出し動作に限つたが、データ処理過程において
入力端レジスタフアイル８１に対する読出し動
作、出力端レジスタフアイル８３に対する書込み
動作を行なつてもさしつかえない。
次に本発明の構成要素である入力端レジスタフ
アイル８１，シフトメモリ８２の回路構成の一実
施例を第６図に示す。第６図において、８１０は
入力端レジスタフアイル８１の１ビツトメモリセ
ル、８２０はシフトメモリ８２の１ビツトメモリ
セルである。以下にその動作を説明する。
アイル８１，シフトメモリ８２の回路構成の一実
施例を第６図に示す。第６図において、８１０は
入力端レジスタフアイル８１の１ビツトメモリセ
ル、８２０はシフトメモリ８２の１ビツトメモリ
セルである。以下にその動作を説明する。
入力端レジスタフアイル８１に対するアドレス
信号はアドレスデコーダでデコードされて、入力
端レジスタフアイル８１内の１語（＝ｍビツト）
に対して読出し時には読出し選択信号RDSELk、
書込み時には書込み選択信号WTSELkとして出
力され、それぞれ各メモリセルの内容をDATA
１に出力，あるいはDATA１を各メモリセルに
とり込まれる。第６図のメモリセル８１０は（ｍ
−１）ビツト目のものを示している。メモリセル
８１０に対してシフト制御信号SFTl+1を１パル
ス印加すると隣のビツト、すなわち（ｍ−２）ビ
ツト目の内容をとり込むことができる。すなわち
メモリセル８１０はRAM構造とシフトレジスタ
構造を兼ね備えたメモリセルといえる。一方メモ
リセル８２０はメモリセル８１０に比べRAM構
造に対応する部分が無く、まさにシフトレジスタ
構造をもつメモリセルである。出力端レジスタフ
アイル８３のメモリセルは入力端レジスタフアイ
ルのメモリセル８１０と全く同じ構造でである。
そこでSFTl+1とSFTlの双方にｍパルスの信号を
印加すると、入力端レジスタフアイル８１のデー
タ全て（１データブロツク分）はシフトメモリ８
２の最後尾にシフトさせることができる。同様に
シフト制御信号SFT0〜SFTl+1に選択的にｍの整
数倍のパルスを加えることにより１データブロツ
クを任意の場所までシフトすることができる。
信号はアドレスデコーダでデコードされて、入力
端レジスタフアイル８１内の１語（＝ｍビツト）
に対して読出し時には読出し選択信号RDSELk、
書込み時には書込み選択信号WTSELkとして出
力され、それぞれ各メモリセルの内容をDATA
１に出力，あるいはDATA１を各メモリセルに
とり込まれる。第６図のメモリセル８１０は（ｍ
−１）ビツト目のものを示している。メモリセル
８１０に対してシフト制御信号SFTl+1を１パル
ス印加すると隣のビツト、すなわち（ｍ−２）ビ
ツト目の内容をとり込むことができる。すなわち
メモリセル８１０はRAM構造とシフトレジスタ
構造を兼ね備えたメモリセルといえる。一方メモ
リセル８２０はメモリセル８１０に比べRAM構
造に対応する部分が無く、まさにシフトレジスタ
構造をもつメモリセルである。出力端レジスタフ
アイル８３のメモリセルは入力端レジスタフアイ
ルのメモリセル８１０と全く同じ構造でである。
そこでSFTl+1とSFTlの双方にｍパルスの信号を
印加すると、入力端レジスタフアイル８１のデー
タ全て（１データブロツク分）はシフトメモリ８
２の最後尾にシフトさせることができる。同様に
シフト制御信号SFT0〜SFTl+1に選択的にｍの整
数倍のパルスを加えることにより１データブロツ
クを任意の場所までシフトすることができる。
以上のようにこの実施例によれば、前段ALU
での演算データを蓄えるレジスタフアイル中のデ
ータブロツクを、書込み終了信号を制御するだけ
で、次段ALU専用のレジスタフアイルに一かた
まりで一瞬にシフトすることができる。よつて従
来のように次段処理部への転送データを、転送速
度が遅い外部バスを介して、書込み命令によつて
１データずつ送信せずにすむ。しかも外部バスは
通常、命令コードの読出しや一般データの読み書
きによつて輻輳状態にあり、実効的な転送速度が
さらに低下していることを考慮すると、本実施例
による並列処理装置では極めて高速なデータ転送
が実現でき、パイプライン方式による並列処理効
率を飛躍的に高めることができる。
での演算データを蓄えるレジスタフアイル中のデ
ータブロツクを、書込み終了信号を制御するだけ
で、次段ALU専用のレジスタフアイルに一かた
まりで一瞬にシフトすることができる。よつて従
来のように次段処理部への転送データを、転送速
度が遅い外部バスを介して、書込み命令によつて
１データずつ送信せずにすむ。しかも外部バスは
通常、命令コードの読出しや一般データの読み書
きによつて輻輳状態にあり、実効的な転送速度が
さらに低下していることを考慮すると、本実施例
による並列処理装置では極めて高速なデータ転送
が実現でき、パイプライン方式による並列処理効
率を飛躍的に高めることができる。
以下に本発明の第２の実施例について、図面を
参照しながら説明する。
参照しながら説明する。
第７図は本発明の第２の実施例を示す並列処理
装置の構成図である。
装置の構成図である。
同図において、５３〜５６はデータラツチ、６
１，６２はそれぞれ第１，第２のALUで、以上
は第４図の構成と同様なものである。第４図の構
成と異なるのは先入先出レジスタフアイル９０の
入力端と出力端のRAM構造を２ポートRAM構
造にした点、およびバスを２バス構成にした点で
ある。
１，６２はそれぞれ第１，第２のALUで、以上
は第４図の構成と同様なものである。第４図の構
成と異なるのは先入先出レジスタフアイル９０の
入力端と出力端のRAM構造を２ポートRAM構
造にした点、およびバスを２バス構成にした点で
ある。
上記のように構成された第２の実施例の並列処
理装置について、以下その動作を説明する。
理装置について、以下その動作を説明する。
入力端レジスタフアイル内の演算を施すべき２
データが一動作で同時に読出され、バスABUS
１，BBUS１を介してデータラツチ５３，５４に
ラツチされる。次にALU６１はこれら２データ
について算術論理演算を施しその結果をバス
ABUS１に出力し、入力端レジスタフアイルは
このデータを格納する。一方出力端レジスタフア
イル側でも同様に演算を施すべき２データが一動
作で同時に読出され、バスABUS２，BBUS２を
介してデータラツチ５５，５６にラツチされる。
次にALU６２はこれら２データについて算術論
理演算を施しその結果をバスABUS２に出力
し、、出力端レジスタフアイルはこのデータを格
納する。
データが一動作で同時に読出され、バスABUS
１，BBUS１を介してデータラツチ５３，５４に
ラツチされる。次にALU６１はこれら２データ
について算術論理演算を施しその結果をバス
ABUS１に出力し、入力端レジスタフアイルは
このデータを格納する。一方出力端レジスタフア
イル側でも同様に演算を施すべき２データが一動
作で同時に読出され、バスABUS２，BBUS２を
介してデータラツチ５５，５６にラツチされる。
次にALU６２はこれら２データについて算術論
理演算を施しその結果をバスABUS２に出力
し、、出力端レジスタフアイルはこのデータを格
納する。
先入先出レジスタフアイル９０のデータブロツ
クシフト動作については第１の実施例と全く同じ
である。
クシフト動作については第１の実施例と全く同じ
である。
以上のように、この実施例によれば先入先出レ
ジスタフアイルの入力端，出力端を２ポート
RAM構造にすることにより、第１の実施例に比
べ各処理装置内での演算をさらに高速化すること
ができる。
ジスタフアイルの入力端，出力端を２ポート
RAM構造にすることにより、第１の実施例に比
べ各処理装置内での演算をさらに高速化すること
ができる。
なお、第１の実施例の説明において１データブ
ロツク書込み終了信号WTFN，１データブロツ
クRDFNは独立した信号として供給するとした
が、ある特定のアドレスに対する書込み，読出し
動作を判定して内部的にこれらの信号を作成して
もよいことは言うまでもない。
ロツク書込み終了信号WTFN，１データブロツ
クRDFNは独立した信号として供給するとした
が、ある特定のアドレスに対する書込み，読出し
動作を判定して内部的にこれらの信号を作成して
もよいことは言うまでもない。
発明の効果
本発明の並列処理装置は２つの算術論理演算ユ
ニツト、２つの読書き可能RAM，シフトメモ
リ，行列長レジスタ，シフト制御回路を設けるこ
とにより、CPU内部に複数の処理装置を構成し
た場合の各処理装置間のデータ転送を高速に効率
よく行なえ、各処理装置がパイプライン的に処理
を進めることができるため、CPUの性能を大幅
に向上することができ、その実用的効果は極めて
大きい。
ニツト、２つの読書き可能RAM，シフトメモ
リ，行列長レジスタ，シフト制御回路を設けるこ
とにより、CPU内部に複数の処理装置を構成し
た場合の各処理装置間のデータ転送を高速に効率
よく行なえ、各処理装置がパイプライン的に処理
を進めることができるため、CPUの性能を大幅
に向上することができ、その実用的効果は極めて
大きい。
第１図は従来の共有メモリ装置を用いたマルチ
プロセツサのブロツク図、第２図は従来のプロセ
ツサ間インターフエース装置を用いたマルチプロ
セツサのブロツク図、第３図は従来の中央処理装
置（CPU）のデータ処理部のブロツク図、第４
図は本発明の第１の実施例における並列処理装置
のブロツク図、第５図は同実施例における先入先
出レジスタフアイルのブロツク図、第６図は同実
施例における入力端レジスタフアイル部とシフト
レジタ部の内部回路のブロツク図、第７図は本発
明の第２の実施例における並列処理装置のブロツ
ク図である。 ５３〜５６……データラツチ、６１，６２……
算術論理演算ユニツト（ALU）、８０，９０……
先入先出レジスタフアイル、８１……入力端レジ
スタフアイル（第１のメモリ）、８２……シフト
メモリ（第３のメモリ）、８３……出力端レジス
タフアイル（第２のメモリ）、８４……行列長レ
ジスタ、８５……シフト制御回路。
プロセツサのブロツク図、第２図は従来のプロセ
ツサ間インターフエース装置を用いたマルチプロ
セツサのブロツク図、第３図は従来の中央処理装
置（CPU）のデータ処理部のブロツク図、第４
図は本発明の第１の実施例における並列処理装置
のブロツク図、第５図は同実施例における先入先
出レジスタフアイルのブロツク図、第６図は同実
施例における入力端レジスタフアイル部とシフト
レジタ部の内部回路のブロツク図、第７図は本発
明の第２の実施例における並列処理装置のブロツ
ク図である。 ５３〜５６……データラツチ、６１，６２……
算術論理演算ユニツト（ALU）、８０，９０……
先入先出レジスタフアイル、８１……入力端レジ
スタフアイル（第１のメモリ）、８２……シフト
メモリ（第３のメモリ）、８３……出力端レジス
タフアイル（第２のメモリ）、８４……行列長レ
ジスタ、８５……シフト制御回路。
Claims (1)
- 【特許請求の範囲】 １ 最大2n語の容量よりなる１ブロツクのデータ
を記憶し、ｎ本（ｎ≧１）からなる第１のアドレ
ス信号により１語単位でデータの読み書き可能な
RAM構造およびシフトレジスタ構造を兼ね備え
た第１のメモリと、前記第１のメモリから読出さ
れたデータを第１のバスを介して入力し、このデ
ータに対して算術論理演算を施し再び前記第１の
バスを介して前記第１のメモリにその結果を出力
する第１の算術論理演算ユニツトと、前記第１の
メモリと同じ容量のデータを記憶し、ｎ本からな
る第２のアドレス信号線により１語単位でデータ
の読み書き可能なRAM構造およびシフトレジス
タ構造を兼ね備えた第２のメモリと、前記第２の
メモリから読出されたデータを第２のバスを介し
て入力し、このデータに対して算術論理演算を施
し再び前記第２のバスを介して前記第２のメモリ
にその結果を出力する第２の算術論理演算ユニツ
トと、前記第１のメモリと第２のメモリの間に位
置し、前記第１のメモリ内の全データをシフト制
御信号に従つて最後尾ブロツクにシフト入力し、
先頭ブロツクから前記第２のメモリにデータブロ
ツクをシフト出力するシフトレジスタ構造を備え
たｌデータブロツク（ｌ≧Ｏ）の容量をもつ第３
のメモリと、現在格納されているデータブロツク
数を記憶する行列長レジスタと、前記第１のメモ
リに対するデータブロツクの書込み終了信号によ
つて前記第１のメモリの内容を前記行列長レジス
タの示すデータブロツク数の次のブロツクまで順
次シフトして前記行列長レジスタを１加算し、ま
た前記第２のメモリに対するデータブロツクの読
出し終了信号によつて現在格納されているデータ
ブロツクをすべてシフトして前記行列長レジスタ
を１減算するシフト制御回路とを備えた並列処理
装置。 ２ 最大2n語の容量よりなる１ブロツクのデータ
を記憶し、それぞれがｎ本（ｎ≧１）からなる第
１，第２のアドレス信号により同時に２語のデー
タ読出しが可能で、またデータ書込みも可能な２
ポートRAM構造およびシフトレジスタ構造を兼
ね備えた第１のメモリと、前記第１のメモリから
読出された２語のデータをそれぞれ第１，第２の
バスを介して入力し、これらのデータに対して算
術論理演算を施し再び前記第１または第２のバス
を介して前記第１のメモリにその結果を出力する
第１の算術論理演算ユニツトと、前記第１のメモ
リと同じ容量のデータを記憶し、それぞれがｎ本
からなる第３，第４のアドレス信号線により同時
に２語のデータ読出しが可能で、またデータ書込
みも可能な２ポートRAM構造およびシフトレジ
スタ構造を兼ね備えた第２のメモリと、前記第２
のメモリから読出された２語のデータをそれぞれ
第３，第４のバスを介して入力し、これらのデー
タに対して算術論理演算を施し再び前記第３また
は第４のバスを介して前記第２のメモリにその結
果を出力する第２の算術論理演算ユニツトと、前
記第１のメモリと第２のメモリの間に位置し、前
記第１のメモリ内の全データをシフト制御信号に
従つて最後尾ブロツクにシフト入力し、先頭ブロ
ツクから前記第２のメモリにデータブロツクをシ
フト出力するシフトレジスタ構造を備えたｌデー
タブロツク（ｌ≧Ｏ）の容量をもつ第３のメモリ
と、現在格納されているデータブロツク数を記憶
する行列長レジスタと、前記第１のメモリに対す
るデータブロツクの書込み終了信号によつて前記
第１のメモリの内容を前記行列長レジスタの示す
データブロツク数の次のブロツクまで順次シフト
して前記行列長レジスタを１加算し、また前記第
２のメモリに対するデータブロツクの読出し終了
信号によつて現在格納されているデータブロツク
をすべてシフトして前記行列長レジスタを１減算
するシフト制御回路とを備えた並列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842683A JPS6027977A (ja) | 1983-07-27 | 1983-07-27 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842683A JPS6027977A (ja) | 1983-07-27 | 1983-07-27 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027977A JPS6027977A (ja) | 1985-02-13 |
| JPH0521262B2 true JPH0521262B2 (ja) | 1993-03-23 |
Family
ID=15221687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13842683A Granted JPS6027977A (ja) | 1983-07-27 | 1983-07-27 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027977A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029110B2 (ja) * | 1978-03-10 | 1985-07-09 | キヤノン株式会社 | 圧力定着用トナ− |
| JPH0719246B2 (ja) * | 1988-01-11 | 1995-03-06 | 三洋電機株式会社 | デジタル信号処理装置 |
-
1983
- 1983-07-27 JP JP13842683A patent/JPS6027977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027977A (ja) | 1985-02-13 |
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