JPH0660007A

JPH0660007A - 半導体記憶装置

Info

Publication number: JPH0660007A
Application number: JP20890992A
Authority: JP
Inventors: Hiroshi Kuranaga; 寛蔵永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-05
Filing date: 1992-08-05
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】大容量でかつマルチポート機能を有する半導
体記憶装置を得る。【構成】２ポート処理部１００内の制御部３は、書き
込み時に、シングルポートＲＡＭ１及び２のうち、アク
セス状態にないすべてのＲＡＭに対し、書き込みデータ
を書き込みアドレスに書き込む。この際、書き込んだＲ
ＡＭの種別、アドレスをフラグレジスタ３０を用いて記
録する。また、制御部３は、読み出し時に、フラグレジ
スタ３０を参照することにより、アクセス状態になく、
読み出しアドレスに関してデータ書き込み済みのＲＡＭ
１あるいはＲＡＭ２から、読み出しアドレスの格納デー
タを読み出す。書き込み及び読み出しは、第１ポート部
１０Ｌあるいは第２ポート部１０Ｒそれぞれから等価な
内容で行う。【効果】大容量でかつマルチポート機能を有する半導
体記憶装置が実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のプロセッサ間
で大容量のデータを受け渡しする場合に適したマルチポ
ート機能を有する半導体記憶装置に関する。

【０００２】

【従来の技術】図６は２つのプロセッサが１つのメモリ
を共有するデータ共有方式の一例を示すブロック図であ
る。同図に示すように、２つのプロセッサ１２及び１３
が１つのシングルポートのメモリ１１を共有しており、
それぞれ共通のバス２０を介してメモリ１１とアクセス
することができる。また、バス２０には入出力装置、主
記憶装置等の周辺装置１４及び１５も接続される。

【０００３】プロセッサ１２からプロセッサ１３にデー
タを転送する場合、バス２０を介して直接データ転送す
ることが可能である。しかしながら、この場合、プロセ
ッサ１３が受け取ったデータを処理する間、プロセッサ
１２は待たされることになり、プロセッサの処理効率が
低下するため実用的でない。

【０００４】そこで、プロセッサ１２はバス２０を介し
て、プロセッサ１３への転送データをメモリ１１に一時
的に書き込み、その後、メモリ１１への一時転送をプロ
セッサ１３に割り込み信号ＳＩで知らせる。割り込み信
号ＳＩを受けたプロセッサ１３は、必要に応じてバス２
０を介してメモリ１１に書き込まれた転送データを取り
込む。このように、メモリ１１を利用することにより、
データを転送するプロセッサ１２はメモリ１１へのデー
タ転送後、直ちに他の処理に移行することができる。

【０００５】

【発明が解決しようとする課題】従来の２つのプロセッ
サ１２，１３間のデータ転送は以上のように行われてお
り、プロセッサ１２のメモリ１１へのデータ書き込み、
プロセッサ１３のメモリ１１からのデータ読み出し時
に、必ずバス２０を使用していた。

【０００６】したがって、上記したデータ書き込み、デ
ータ読み出し期間中、バス２０はプロセッサ１２あるい
はプロセッサ１３により占有されることになり、空き状
態のプロセッサ１２あるいは１３が、バス２０を介して
周辺装置１４あるいは１５にアクセスすることができな
いという問題点があった。

【０００７】この問題は、一時保存用のメモリ１１が１
つのデータ入力ポートとデータ出力ポートしか有さない
シングルポート構成であることに起因する。しかしなが
ら、２ポートＲＡＭ等のマルチポートメモリは、小容量
のものしか存在せず、プロセッサ間のデータ転送に利用
できる大容量のマルチポートメモリはない。

【０００８】この発明は上記問題点を解決するためにな
されたもので、大容量でかつマルチポート機能を有する
半導体記憶装置を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、各々が同一のアドレス空間
を有するシングルポート構成の第１〜第ｎの記憶部と、
各々が第１〜第ｎの書き込みアドレス、第１〜第ｎの書
き込みデータ及び第１〜第ｎの読み出しアドレスをそれ
ぞれ受け、第１〜第ｎの読み出しデータをそれぞれ出力
する第１〜第ｎの入出力ポートと、第ｉ（１≦ｉ≦ｎ）
の入出力ポートからのデータ書き込み時に、前記第１〜
第ｎの記憶部のうち、アクセス状態にない記憶部すべて
に対し、第ｉの書き込みアドレスに第ｉの書き込みデー
タを書き込み、書き込んだ記憶部が前記第ｉの書き込み
アドレスに関して、書き込み済み記憶部であることを認
識し、第ｉの入出力ポートからのデータ読み出し時に、
前記第１〜第ｎの記憶部のうち、アクセス状態でなく、
かつ第ｉの読み出しアドレスに関して書き込み済みであ
る１つの記憶部から、第ｉの読み出しアドレスの格納デ
ータを第ｉの読み出しデータとして出力するマルチポー
ト処理手段とを備えて構成される。

【００１０】さらに、請求項２記載の半導体記憶装置の
ように、前記マルチポート処理手段は、前記第１〜第ｎ
の記憶部のすべてがアクセス状態にないアイドル期間中
に、前記第１〜第ｎの記憶部のうち、少なくとも１つの
記憶部が前記データ書き込み済み記憶部となり、少なく
とも１つの記憶部がデータ書き込みがなされていないデ
ータ未書き込み記憶部となる書き込み・未書き込み混在
アドレスを検出し、前記データ書き込み済み記憶部の前
記書き込み・未書き込み混在アドレスに格納されたデー
タを、前記データ未書き込み記憶部の前記書き込み・未
書き込み混在アドレスにデータ転送し、データ転送がな
された前記データ未書き込み記憶部を前記書き込み・未
書き込み混在アドレスに関してデータ書き込み済み記憶
部として再認識するデータ転送手段をさらに備えること
が望ましい。

【００１１】加えて、請求項３記載の半導体記憶装置の
ように、前記マルチポート処理手段は、前記アイドル期
間中に、前記第１〜第ｎ記憶部のうち少なくとも２つが
前記データ書き込み済み記憶部となるアドレスを比較用
アドレスとして検出し、前記データ書き込み済み記憶部
の前記比較用アドレスに格納されたそれぞれのデータの
内容を比較する比較手段をさらに備えることが望まし
い。

【００１２】

【作用】この発明における請求項１記載の半導体記憶装
置のマルチポート処理手段は、第ｉ（１≦ｉ≦ｎ）の入
出力ポートからのデータ書き込み時に、第１〜第ｎの記
憶部のうち、アクセス状態にない記憶部すべてに対し、
第ｉの書き込みアドレスに第ｉの書き込みデータを書き
込み、書き込んだ記憶部が第ｉの書き込みアドレスに関
して、書き込み済み記憶部であることを認識し、第ｉの
入出力ポートからのデータ読み出し時に、第１〜第ｎの
記憶部のうち、アクセス状態でなく、かつ第ｉの読み出
しアドレスに関して書き込み済みである１つの記憶部か
ら、第ｉの読み出しアドレスの格納データを第ｉの読み
出しデータとして出力するしたがって、第１〜第ｎの入
出力ポートの任意のポートから書き込み動作を行って
も、少なくとも第１〜第ｎの記憶部のいずれかの書き込
みアドレスにはデータ書き込みが行われ、データが書き
込まれた記憶部は、書き込みアドレスに関して書き込み
済み記憶部と認識される。

【００１３】そして、前記書き込みアドレスを読み出し
アドレスとして、第１〜第ｎの入出力ポートの任意のポ
ートから読み出し動作を行っても、必ず読み出しアドレ
ス（＝書き込みアドレス）に関して書き込み済み記憶部
の読み出しアドレスの格納データが読み出される。

【００１４】さらに、この発明における請求項２記載の
半導体記憶装置のマルチポート手段は、アイドル期間中
に、データ書き込み済み記憶部の書き込み・未書き込み
混在アドレスに格納されたデータを、データ未書き込み
記憶部の書き込み・未書き込み混在アドレスにデータ転
送するデータ転送手段をさらに備えるため、書き込み時
に、データ書き込みがなされなかった記憶部に対して
も、その後、アイドル期間中に速やかにデータ書き込み
がなされる。

【００１５】さらに、この発明における請求項３記載の
半導体記憶装置のマルチポート手段は、アイドル期間中
に、第１〜第ｎ記憶部のうち少なくとも２つがデータ書
き込み済み記憶部となるアドレスを比較用アドレスとし
て検出し、データ書き込み済み記憶部の比較用アドレス
に格納されたそれぞれのデータの内容を比較する比較手
段をさらに備えるため、データ書き込み済み記憶部の比
較用アドレスの記憶内容を検証することができる。

【００１６】

【実施例】図１はこの発明の第１の実施例である疑似２
ポートＲＡＭの構成を示すブロック図である。同図に示
すように、疑似２ポートＲＡＭは２つのシングルポート
ＲＡＭ１及びＲＡＭ２、２ポート処理部１００及びポー
ト１０から構成される。シングルポートＲＡＭ１及びシ
ングルポートＲＡＭ２は共に１ポートの入出力であり、
両者は全く同一構成で同一のアドレス空間を有する。

【００１７】ポート１０は第１ポート部１０Ｌと第２ポ
ート部１０Ｒからなる。第１ポート部１０Ｌは、第１読
み出し制御信号ＲＬと第１書き込み制御信号ＷＬを外部
より入力し、第１ウエイト信号ＷＴＬを外部に出力す
る。また、第１ポート部１０Ｌは、第１メモリアクセス
用バス６との接続用の第１バス入出力部ＢＬを有する。
一方、第２ポート部１０Ｒは、第２読み出し制御信号Ｒ
Ｒと第２書き込み制御信号ＷＲを外部より入力し、第２
ウエイト信号ＷＴＲを外部に出力する。また、第２ポー
ト部１０Ｒは、第２メモリアクセス用バス７との接続用
の第２バス入出力部ＢＲを有する。

【００１８】２ポート処理部１００は、制御部３及び空
間スイッチ４から構成される。制御部３は内部にフラグ
レジスタ３０を有し、ポート１０より得た第１及び第２
の読み出し制御信号ＲＬ及びＲＲ並びに第１及び第２の
書き込み制御信号ＷＬ及びＷＲに基づき、第１メモリ読
み出し制御信号Ｒ１及び第１メモリ書き込み制御信号Ｗ
１をシングルポートＲＡＭ１に出力し、第２メモリ読み
出し制御信号Ｒ２及び第２メモリ書き込み制御信号Ｗ２
をシングルポートＲＡＭ２に出力し、第１及び第２のウ
エイト信号ＷＴＬ及びＷＴＲをポート１０を介して外部
に出力し、空間スイッチ制御信号Ｓ４を空間スイッチ４
に出力する。

【００１９】制御部３内のフラグレジスタ３０は、図１
では１個しか図示していないが、シングルポートＲＡＭ
１（ＲＡＭ２）の１アドレスに対応して１つ設けられて
おり、１つのフラグレジスタ３０はシングルポートＲＡ
Ｍ１用のフラグ格納部３０Ｌと、シングルポートＲＡＭ
２用のフラグ格納部３０Ｒとから構成される。

【００２０】空間スイッチ４はシングルポートＲＡＭ１
用のポートＰＬ１及びＰＬ２と、シングルポートＲＡＭ
２用のポートＰＲ１及びＰＲ２を有する。ポートＰＬ１
は第１メモリアクセス用バス６に接続され、ポートＰＲ
１は第２メモリアクセス用バス７に接続され、ポートＰ
Ｌ２は第１メモリアクセス用バス８に接続され、ポート
ＰＲ２は第２メモリアクセス用バス９に接続される。そ
して、空間スイッチ４は、空間スイッチ制御信号Ｓ４に
基づき、これらのポート間の電気的接続の切り換えを行
う。また、第１メモリアクセス用バス８はシングルポー
トＲＡＭ１のアドレス入力部及びデータ入出力部に接続
され、第２メモリアクセス用バス９はシングルポートＲ
ＡＭ２のアドレス入力部及びデータ入出力部に接続され
る。

【００２１】このような構成において、第１の実施例の
疑似２ポートＲＡＭへの書き込み動作の説明を行う。ま
ず、初期設定として、制御部３内のすべてのフラグレジ
スタ３０のフラグ格納部１０Ｌ及び１０Ｒの内容を
“０”に設定する。

【００２２】そして、第１ポート部１０Ｌからデータ書
き込みを行う場合、第１書き込み制御信号ＷＬをイネー
ブルにし、第１バス入出力部ＢＬから、シングルポート
ＲＡＭ１及びＲＡＭ２への書き込みアドレスＡＤ１及び
書き込みデータＤＴ１を入力する。

【００２３】第１書き込み制御信号ＷＬを受けた２ポー
ト処理部１００内の制御部３は、基本的に、シングルポ
ートＲＡＭ１及びシングルポートＲＡＭ２それぞれの書
き込みアドレスＡＤ１にデータＤＴを書き込もうとす
る。そして、シングルポートＲＡＭ１あるいはシングル
ポートＲＡＭ２がすでにアクセス状態である場合、アク
セス状態にないＲＡＭに対し書き込み動作を行う。

【００２４】シングルポートＲＡＭ１がアクセス状態で
なければ、空間スイッチ４のポートＰＬ１〜ＰＬ２間
（パスＡ）を電気的に接続する。そして、イネーブル状
態の第１メモリ書き込み制御信号Ｗ１をシングルポート
ＲＡＭ１に出力する。

【００２５】その結果、バス６、パスＡ及びバス８を介
して、シングルポートＲＡＭ１の書き込みアドレスＡＤ
１に書き込みデータＤＴ１が書き込まれる。同時に、制
御部３は、書き込みアドレスＡＤ１に関してシングルポ
ートＲＡＭ１はデータ書き込み済みであることを認識す
べく、書き込みアドレスＡＤ１に対応するフラグレジス
タ３０のフラグ格納部３０Ｌに“１”を書き込む。

【００２６】このとき、シングルポートＲＡＭ２もアク
セス状態でなければ、空間スイッチ４のポートＰＬ１〜
ＰＲ２間（パスＢ）を電気的に接続する。そして、イネ
ーブル状態の第２メモリ書き込み制御信号Ｗ２をシング
ルポートＲＡＭ２に出力する。

【００２７】その結果、バス６、パスＢ及びバス９を介
して、シングルポートＲＡＭ２の書き込みアドレスＡＤ
１にも書き込みデータＤＴ１が書き込まれる。同時に、
制御部３は、書き込みアドレスＡＤ１に関してシングル
ポートＲＡＭ２はデータ書き込み済みであることを認識
すべく、書き込みアドレスＡＤ１に対応するフラグレジ
スタ３０のフラグ格納部３０Ｒに“１”を書き込む。

【００２８】一方、シングルポートＲＡＭ１がアクセス
状態の場合、制御部３はシングルポートＲＡＭ１に対す
る書き込みを行わず、書き込みアドレスＡＤ１に関して
シングルポートＲＡＭ１はデータ未書き込みであること
を認識すべく、書き込みアドレスＡＤ１に対応するフラ
グレジスタ３０のフラグ格納部３０Ｌは“０”を維持す
る。同様にして、シングルポートＲＡＭ２がアクセス状
態の場合、制御部３はシングルポートＲＡＭ２に対する
書き込みは行わず、書き込みアドレスＡＤ１に関してシ
ングルポートＲＡＭ２はデータ未書き込みであることを
認識すべく、書き込みアドレスＡＤ１に対応するフラグ
レジスタ３０のフラグ格納部３０Ｒは“０”を維持す
る。

【００２９】また、第２ポート部１０Ｒからデータを書
き込む場合も、第１ポート部１０Ｌからデータ書き込み
を行う場合と同様に、シングルポートＲＡＭ１及びシン
グルポートＲＡＭ２のうち、アクセス状態にないＲＡＭ
に対して書き込み動作を行う。なお、シングルポートＲ
ＡＭ２に書き込む場合、空間スイッチ４のポートＰＲ１
〜ＰＲ２間（パスＣ）を有効にし、シングルポートＲＡ
Ｍ１に書き込む場合、空間スイッチ４のポートＰＲ１〜
ＰＬ２間（パスＤ）を有効にする。

【００３０】また、第２ポート部１０Ｒからの書き込み
時に、第１ポート部１０ＬからシングルポートＲＡＭ１
及びシングルポートＲＡＭ２に対する書き込みが行われ
ておれば、制御部３は一方のＲＡＭに対する書き込みを
停止させ、書き込み停止させたＲＡＭに対して、第２ポ
ート部１０Ｒからの書き込み動作を行う。そして、第１
ポート部１０Ｌからの書き込みが停止されたＲＡＭの書
き込みアドレスに対応するフラグレジスタ３０のフラグ
格納部３０Ｌあるいは３０Ｒに“０”を書き込む。

【００３１】また、第１ポート部１０Ｌ及び第２ポート
部１０Ｒから、同時に同一アドレスげの書き込み要求が
あった場合、制御部３はウエイト信号ＷＴＬ及びＷＴＲ
をイネーブル状態にする。

【００３２】図３はフラグレジスタ３０の内部状況を示
す説明図である。同図に示すように、シングルポートＲ
ＡＭ１及びＲＡＭ２のアドレスに対応して、フラグレジ
スタ３０のフラグ格納部３０Ｌ及び３０Ｒが設定されて
いる場合、アドレス０番に関してシングルポートＲＡＭ
１及びシングルポートＲＡＭ２はデータ未書き込みであ
り、アドレス１番及び３番に関してシングルポートＲＡ
Ｍ１及びシングルポートＲＡＭ２は（同一内容の）デー
タ書き込み済みであり、アドレス２番及び４番に関して
シングルポートＲＡＭ１はデータ書き込み済みであり、
シングルポートＲＡＭ２はデータ未書き込みであること
を示している。

【００３３】次に、第１の実施例の疑似２ポートＲＡＭ
からのデータ読み出し動作について説明する。

【００３４】まず、第１ポート部１０Ｌからデータ読み
出しを行う場合、第１読み出し制御信号ＲＬをイネーブ
ルにし、第１バス入出力部ＢＬから、読み出しアドレス
ＡＤ０を入力する。

【００３５】第１読み出し制御信号ＲＬを受けた２ポー
ト処理部１００内の制御部３は、シングルポートＲＡＭ
１及びシングルポートＲＡＭ２のうち、アクセス状態で
なく、読み出しアドレスＡＤ０に対応するフラグレジス
タ３０のフラグ格納部３０Ｌあるいは３０Ｒに“１”が
格納されていれば、そのフラグ格納部３０Ｌあるいは３
０Ｒで規定されたＲＡＭを読み出し対象ＲＡＭとし、読
み出し対象ＲＡＭに対する読み出し動作を制御する。

【００３６】シングルポートＲＡＭ１が読み出し対象Ｒ
ＡＭの場合、空間スイッチのパスＡ（ＰＬ１〜ＰＬ２
間）を有効にし、イネーブル状態の第１メモリ読み出し
制御信号Ｒ１をシングルポートＲＡＭ１に出力する。

【００３７】その結果、シングルポートＲＡＭ１の読み
出しアドレスＡＤ０に書き込まれたデータが、バス８、
パスＡ及びバス６を介して、第１ポート部１０Ｌから、
読み出しデータＤＴ０として読み出される。

【００３８】シングルポートＲＡＭ２が読み出し対象Ｒ
ＡＭの場合、空間スイッチのパスＢ（ＰＬ１〜ＲＬ２
間）を有効にし、イネーブル状態の第２メモリ読み出し
制御信号Ｒ２をシングルポートＲＡＭ２に出力する。

【００３９】その結果、シングルポートＲＡＭ２の読み
出しアドレスＡＤ０に書き込まれたデータが、バス９、
パスＢ及びバス６を介して、第１ポート部１０Ｌから、
読み出しデータＤＴ０として読み出される。

【００４０】なお、読み出し時に、シングルポートＲＡ
Ｍ１及びＲＡＭ２が両方ともアクセス状態にある場合、
読み出しアドレスＡＤ０に対応するフラグレジスタ３０
のフラグ格納部３０Ｌあるいは３０Ｒに“１”が書き込
まれているＲＡＭが存在すれば、そのＲＡＭへのアクセ
スを停止させ、停止させたＲＡＭを読み出し対象ＲＡＭ
として読み出し動作を行う。

【００４１】このように、第１の実施例の疑似２ポート
ＲＡＭでは、２つのシングルポートＲＡＭ１及びＲＡＭ
２を利用して、ポート処理部１００の管理下で、フラグ
レジスタ３０を参照することにより、シングルポートＲ
ＡＭ１及びＲＡＭ２を１つのＲＡＭの如く制御しつつ、
第１ポート部１０Ｌからの書き込み及び読み出し動作
と、第２ポート部１０Ｒからの書き込み及び読み出し動
作を行った。

【００４２】すなわち、第１あるいは第２の入出力ポー
ト部１０Ｌあるいは１０Ｒのいずれのポート部から書き
込み動作を行っても、シングルポートＲＡＭ１及びＲＡ
Ｍ２のうち、少なくとも１つのＲＡＭにはデータ書き込
みが行われ、データが書き込まれたＲＡＭは、書き込み
アドレスに関して書き込み済みＲＡＭと認識される。

【００４３】そして、前記書き込みアドレスを読み出し
アドレスとして、第１の入出力ポート部１０Ｌあるいは
第２の入出力ポート部１０Ｒのいずれから読み出し動作
を行っても、必ず読み出しアドレス（＝書き込みアドレ
ス）に関してデータ書き込み済みのＲＡＭの読み出しア
ドレスの格納データが読み出される。

【００４４】その結果、第１ポート部１０Ｌ及び第２ポ
ート部１０Ｒを有する２ポートＲＡＭと等価な機能を実
現した。しかも、シングルポートＲＡＭ１及びシングル
ポートＲＡＭ２は大容量な構成にすることが簡単である
ため、記憶容量が大容量な２ポートＲＡＭが実現した。

【００４５】したがって、図１で示した構成の疑似２ポ
ートＲＡＭは、図２の２ポートメモリ１１′として利用
することができる。図２に示すように、２つのプロセッ
サ１２及び１３が１つの２ポートメモリ１１′を共有し
ており、プロセッサ１２及び１３はそれぞれ異なるバス
２１及び２２を介して２ポートメモリ１１′とアクセス
することができる。また、バス２１及び２２には入出力
装置、主記憶装置等の周辺装置１４及び１５も接続され
る。

【００４６】図２のような構成で、プロセッサ１２から
プロセッサ１３にデータ転送を以下のように行うことが
できる。まず、プロセッサ１２はバス２１を介して、プ
ロセッサ１３への転送データを２ポートメモリ１１′に
一時的に書き込む。その後、２ポートメモリ１１′への
一時転送をプロセッサ１３に割り込み信号ＳＩで知らせ
る。割り込み信号ＳＩを受けたプロセッサ１３は、必要
に応じてバス２２を介して２ポートメモリ１１′に書き
込まれた転送データを取り込む。このように、２ポート
メモリ１１′を利用することにより、データを転送する
プロセッサ１２はメモリ１１へのデータ転送後、直ちに
他の処理に移行することができる。

【００４７】加えて、２ポートメモリ１１′として、第
１の実施例の疑似２ポートＲＡＭを用いることにより、
プロセッサ１２のメモリ１１へのデータ書き込み中に
も、プロセッサ１３はバス２２を介して周辺装置１４，
１５にアクセスすることができ、同様に、プロセッサ１
３のメモリ１１からのデータ読み出し時に、プロセッサ
１２はバス２１を介して周辺装置１４，１５にアクセス
することができる。

【００４８】なお、第１の実施例では２ポート構成のＲ
ＡＭを実現したが、シングルポートＲＡＭの数、入出力
ポート数、フラグレジスタ３０の格納部数、空間スイッ
チ４の切り換えパス数等を拡張することにより、３ポー
ト以上の疑似マルチポートＲＡＭを構成することが容易
に行える。

【００４９】図４はこの発明の第２の実施例である疑似
２ポートＲＡＭの構成を示すブロック図である。同図に
示すように、２ポート処理部１００内に新たにＤＭＡ転
送部５が設けられる。ＤＭＡ転送部５は制御部３′から
出力されるＤＭＡ制御信号Ｓ５に基づき、シングルポー
トＲＡＭ１〜シングルポートＲＡＭ２間のＤＭＡ転送を
行う。

【００５０】制御部３′は、ポート１０より得た第１及
び第２の読み出し制御信号ＲＬ及びＲＲ並びに第１及び
第２の書き込み制御信号ＷＬ及びＷＲに基づき、第１メ
モリ読み出し制御信号Ｒ１及び第１メモリ書き込み制御
信号Ｗ１をシングルポートＲＡＭ１に出力し、第２メモ
リ読み出し制御信号Ｒ２及び第２メモリ書き込み制御信
号Ｗ２をシングルポートＲＡＭ２に出力し、第１及び第
２のウエイト信号ＷＴＬ及びＷＴＲをポート１０を介し
て外部に出力し、空間スイッチ制御信号Ｓ４を空間スイ
ッチ４に出力し、ＤＭＡ制御信号Ｓ５をＤＭＡ転送部５
出力する。

【００５１】制御部３′は、シングルポートＲＡＭ１及
びシングルポートＲＡＭ２がアクセス状態にあるか否か
を常時監視しており、双方ともアクセス状態でない場
合、フラグ格納部３０Ｌとフラグ格納部３０Ｒとで格納
内容に相違があるフラグレジスタ３０の存在の有無を検
証する。

【００５２】そして、制御部３′は、フラグ格納部３０
Ｌとフラグ格納部３０Ｒとで格納内容に相違があるフラ
グレジスタ３０を検出すると、そのフラグレジスタ３０
に対応するアドレスを書き込み・未書き込み混在アドレ
スとして認識する。そして、空間スイッチ４のＰＬ２，
ＰＲ２間（パスＥ）を有効にし、書き込み・未書き込み
混在アドレスに関して、“１”が格納されたフラグ格納
部に対応するＲＡＭ（データ書き込み済み）から“０”
が格納されたフラグ格納部に対応するＲＡＭ（データ未
書き込み）へのＤＭＡ転送をＤＭＡ転送部５に行わせ
る。そして、当該フラグレジスタ３０で“０”が格納さ
れたフラグ格納部３０Ｌあるいは３０Ｒの内容を“１”
に変更する。

【００５３】例えば、フラグレジスタ３０の内容状況が
図３で示すような場合、制御部３′は、アドレス２番の
フラグレジスタ３０のフラグ格納部３０Ｌとフラグ格納
部３０Ｒとで格納内容に相違があることを検出すると、
アドレス２番を書き込み・未書き込み混在アドレスとし
て認識する。そして、ＤＭＡ転送部５により、シングル
ポートＲＡＭ１のアドレス２番の格納データをシングル
ポートＲＡＭ２のアドレス２番にＤＭＡ転送する。そし
て、アドレス２番のフラグレジスタ３０のフラグ格納部
３０Ｒの内容を“１”に変更する。

【００５４】なお、他の構成は第１の実施例と同様であ
るため、説明は省略する。また、第２の実施例の疑似２
ポートＲＡＭの書き込み及び読み出し動作も第１の実施
例と同様であるため、説明は省略する。

【００５５】このように第２の実施例の疑似２ポートＲ
ＡＭでは、シングルポートＲＡＭ１，ＲＡＭ２間のＤＭ
Ａ転送機能を備えることにより、書き込み時に１つのシ
ングルポートＲＡＭに対してのみデータ書き込みが行え
なかった場合でも、後にＤＭＡ転送が行われることによ
り、大半の場合、シングルポートＲＡＭ１及び２をデー
タ書き込み済みＲＡＭにすることができる。

【００５６】その結果、第１ポート部１０Ｌ及び第２ポ
ート部１０Ｒから同時に、同一の読み出しアドレスに対
する読み出し要求があっても、大半の場合、ウェイトを
かけることなく、読み出し動作ができるため、第１の実
施例の効果に加え、より１層、読み出し効率を向上させ
ることができる効果を有する。

【００５７】なお、第２の実施例では、２ポート構成の
ＲＡＭを示したが、第１の実施例同様、３ポート構成以
上のＲＡＭにも適用することができる。この場合、少な
くとも１つシングルポートＲＡＭがデータ書き込み済み
となり、少なくとも１つシングルポートＲＡＭがデータ
未書き込みとなるるアドレスを書き込み・未書き込み混
在アドレスとして認識し、書き込み・未書き込み混在ア
ドレスに関して、データ書き込み済みのＲＡＭから、デ
ータ未書き込みＲＡＭへのＤＭＡ転送が行われる。

【００５８】図５はこの発明の第３の実施例である疑似
２ポートＲＡＭの構成を示すブロック図である。同図に
示すように、制御部３′′は内部に新たに比較部３１を
設けた。

【００５９】制御部３′′は、シングルポートＲＡＭ１
及びシングルポートＲＡＭ２がアクセス状態にあるか否
かを常時監視しており、双方ともアクセス状態でない場
合、フラグ格納部３０Ｌとフラグ格納部３０Ｒとが双方
共“１”であるフラグレジスタ３０を検出すると、その
フラグラレジスタ３０に対応するアドレスを比較用アド
レスとして認識する。そして、以下に示すＲＡＭの内容
検証動作を行う。

【００６０】まず、空間スイッチ４のＰＬ１，ＰＬ２間
（パスＡ）及びＰＲ１，ＰＲ２間（パスＣ）を有効にす
る。そして、読み出し制御信号Ｒ１及びＲ２をイネーブ
ルにして、第１メモリアクセス用バス６及び第２メモリ
アクセス用バス７に比較用アドレスを出力することによ
り、比較用アドレスのシングルポートＲＡＭ１の記憶内
容を、バス８、パスＡ及びバス６を介して比較部３１の
第１入力３１Ｌに取り込むとともに、比較用アドレスの
シングルポートＲＡＭ２の記憶内容を、バス９、パスＣ
及びバス７を介して比較部３１の第２入力３１Ｒに取り
込む。

【００６１】そして、比較部３１の第１入力３１Ｌと第
２入力３１Ｒとを比較することにより、両者が不一致の
場合は不一致信号ＳＶをイネーブル状態にして出力す
る。

【００６２】例えば、フラグレジスタ３０の内容状況が
図３で示すような場合、制御部′′は、アドレス１番を
比較用アドレスとして認識し、シングルポートＲＡＭ１
のアドレス１番の記憶内容とシングルポートＲＡＭ２の
アドレス１番の記憶内容とを比較部３１の第１入力３１
Ｌ及び第２入力３１Ｒにそれぞれ取り込み、第１入力３
１Ｌと第２入力３１Ｒとの比較を行うことにより、シン
グルポートＲＡＭ１のアドレス１番の記憶内容とシング
ルポートＲＡＭ２のアドレス１番の記憶内容との一致・
不一致検証することができる。

【００６３】なお、他の構成は第２の実施例と同様であ
るため、説明は省略する。また、書き込み・読み出し動
作及びＤＭＡ転送動作は第２の実施例と同様であるた
め、説明は省略する。

【００６４】このように第３の実施例の疑似２ポートＲ
ＡＭでは、２つのシングルポートＲＡＭ１及びＲＡＭ２
間で、データ書き込み済みの同一アドレスに同一データ
が格納されているか否かの検証を行うことができるた
め、データ保持信頼性の高い２ポートＲＡＭを実現でき
る。

【００６５】なお、第３の実施例では、２ポート構成の
ＲＡＭを示したが、第１の実施例及び第２の実施例同
様、３ポート構成以上のＲＡＭにも適用することができ
る。この場合、少なくとも２つ以上のシングルポートＲ
ＡＭがデータ書き込み済みであるアドレスを比較用アド
レスと認識し、比較用アドレスに関してデータ書き込み
済みのＲＡＭから、比較用アドレスの格納データを比較
することになる。また、比較用アドレスに関して、３つ
以上のシングルポートＲＡＭがデータ書き込み済みであ
る場合、３つ以上の比較用アドレスの格納データを比較
し、多数決をとり、少数の格納データを多数の格納デー
タで置き換える訂正機能を付加することもできる。

【００６６】

【発明の効果】以上説明したように、この発明の請求項
１記載の半導体記憶装置によれば、マルチポート処理手
段により、第ｉ（１≦ｉ≦ｎ）の入出力ポートからのデ
ータ書き込み時に、第１〜第ｎの記憶部のうち、アクセ
ス状態にない記憶部すべてに対し、第ｉの書き込みアド
レスに第ｉの書き込みデータが書き込まれ、書き込まれ
た記憶部が第ｉの書き込みアドレスに関して、書き込み
済み記憶部であることが認識され、第ｉの入出力ポート
からのデータ読み出し時に、第１〜第ｎの記憶部のう
ち、アクセス状態でなく、かつ第ｉの読み出しアドレス
に関して書き込み済みである１つの記憶部から、第ｉの
読み出しアドレスの格納データが第ｉの読み出しデータ
として出力される。

【００６７】このため、第１〜第ｎの入出力ポートの任
意のポートから書き込み動作を行っても、少なくとも第
１〜第ｎの記憶部のいずれかの書き込みアドレスにはデ
ータ書き込みが行われ、データが書き込まれた記憶部
は、書き込みアドレスに関して書き込み済み記憶部と認
識される。そして、前記書き込みアドレスを読み出しア
ドレスとして、第１〜第ｎの入出力ポートの任意のポー
トから読み出し動作を行っても、必ず読み出しアドレス
（＝書き込みアドレス）に関して書き込み済み記憶部の
読み出しアドレスの格納データが読み出される。

【００６８】その結果、この発明の半導体記憶装置は、
疑似的にｎポートの入出力部を有するマルチポート半導
体記憶装置として機能する。しかも、第１〜第ｎの記憶
部は通常のシングルポート構成であり大容量な構成にす
ることが簡単であるため、記憶容量が大容量なマルチポ
ート機能を有する半導体記憶装置を得ることができる。

【００６９】さらに、この発明における請求項２記載の
半導体記憶装置のマルチポート手段は、データ書き込み
済み記憶部の書き込み・未書き込み混在アドレスに格納
されたデータを、データ未書き込み記憶部の書き込み・
未書き込み混在アドレスにデータ転送するデータ転送手
段をさらに備えるている。

【００７０】その結果、書き込み時に、データ書き込み
がなされなかった記憶部に対しても、その後、アイドル
期間中に速やかにデータ書き込みがなされるため、より
読み出し効率を向上させたマルチポート機能を有する半
導体記憶装置を得ることができる。

【００７１】さらに、この発明における請求項３記載の
半導体記憶装置のマルチポート手段は、アイドル期間中
に、第１〜第ｎ記憶部のうち少なくとも２つがデータ書
き込み済み記憶部となるアドレスを比較用アドレスとし
て検出し、データ書き込み済み記憶部の比較用アドレス
に格納されたそれぞれのデータの内容を比較する比較手
段をさらに備える。

【００７２】その結果、データ書き込み済み記憶部の比
較用アドレスの記憶内容を検証することができるため、
データ保持信頼性の高いマルチポート機能を有する半導
体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である疑似２ポートＲ
ＡＭの構成を示すブロック図である。

【図２】第１の実施例の疑似２ポートＲＡＭの利用例を
示すブロック図である。

【図３】フラグレジスタの利用状況を示す説明図であ
る。

【図４】この発明の第２の実施例である疑似２ポートＲ
ＡＭの構成を示すブロック図である。

【図５】この発明の第３の実施例である疑似２ポートＲ
ＡＭの構成を示すブロック図である。

【図６】従来のプロセッサ間のデータ共有方式の一例を
示すブロック図である。

【符号の説明】

１シングルポートＲＡＭ２シングルポートＲＡＭ３制御部３′ 制御部３′′制御部４空間スイッチ５ＤＭＡ転送部３０フラグレジスタ３１比較部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１月１２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】空間スイッチ４はポートＰＬ１及びＰＬ２
と、ポートＰＲ１及びＰＲ２を有する。ポートＰＬ１は
第１メモリアクセス用バス６に接続され、ポートＰＲ１
は第２メモリアクセス用バス７に接続され、ポートＰＬ
２は第１メモリアクセス用バス８に接続され、ポートＰ
Ｒ２は第２メモリアクセス用バス９に接続される。そし
て、空間スイッチ４は、空間スイッチ制御信号Ｓ４に基
づき、これらのポート間の電気的接続の切り換えを行
う。また、第１メモリアクセス用バス８はシングルポー
トＲＡＭ１のアドレス入力部及びデータ入出力部に接続
され、第２メモリアクセス用バス９はシングルポートＲ
ＡＭ２のアドレス入力部及びデータ入出力部に接続され
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】このような構成において、第１の実施例の
疑似２ポートＲＡＭへの書き込み動作の説明を行う。ま
ず、初期設定として、制御部３内のすべてのフラグレジ
スタ３０のフラグ格納部３０Ｌ及び３０Ｒの内容を
“０”に設定する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】また、第１ポート部１０Ｌ及び第２ポート
部１０Ｒから、同時に同一アドレスへの書き込み要求が
あった場合、制御部３はウエイト信号ＷＴＬ及びＷＴＲ
をイネーブル状態にする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】シングルポートＲＡＭ２が読み出し対象Ｒ
ＡＭの場合、空間スイッチのパスＢ（ＰＬ１〜ＰＲ２
間）を有効にし、イネーブル状態の第２メモリ読み出し
制御信号Ｒ２をシングルポートＲＡＭ２に出力する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】加えて、２ポートメモリ１１′として、第
１の実施例の疑似２ポートＲＡＭを用いることにより、
プロセッサ１２のメモリ１１′へのデータ書き込み中に
も、プロセッサ１３はバス２２を介して周辺装置１４，
１５にアクセスすることができ、同様に、プロセッサ１
３のメモリ１１′からのデータ読み出し時に、プロセッ
サ１２はバス２１を介して周辺装置１４，１５にアクセ
スすることができる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】制御部３′は、ポート１０より得た第１及
び第２の読み出し制御信号ＲＬ及びＲＲ並びに第１及び
第２の書き込み制御信号ＷＬ及びＷＲに基づき、第１メ
モリ読み出し制御信号Ｒ１及び第１メモリ書き込み制御
信号Ｗ１をシングルポートＲＡＭ１に出力し、第２メモ
リ読み出し制御信号Ｒ２及び第２メモリ書き込み制御信
号Ｗ２をシングルポートＲＡＭ２に出力し、第１及び第
２のウエイト信号ＷＴＬ及びＷＴＲをポート１０を介し
て外部に出力し、空間スイッチ制御信号Ｓ４を空間スイ
ッチ４に出力し、ＤＭＡ制御信号Ｓ５をＤＭＡ転送部５
に出力する。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００６２

【補正方法】変更

【補正内容】

【００６２】例えば、フラグレジスタ３０の内容状況が
図３で示すような場合、制御部３′′は、アドレス１番
を比較用アドレスとして認識し、シングルポートＲＡＭ
１のアドレス１番の記憶内容とシングルポートＲＡＭ２
のアドレス１番の記憶内容とを比較部３１の第１入力３
１Ｌ及び第２入力３１Ｒにそれぞれ取り込み、第１入力
３１Ｌと第２入力３１Ｒとの比較を行うことにより、シ
ングルポートＲＡＭ１のアドレス１番の記憶内容とシン
グルポートＲＡＭ２のアドレス１番の記憶内容との一致
・不一致検証することができる。

Claims

【特許請求の範囲】

【請求項１】各々が同一のアドレス空間を有するシン
グルポート構成の第１〜第ｎの記憶部と、各々が第１〜第ｎの書き込みアドレス、第１〜第ｎの書
き込みデータ及び第１〜第ｎの読み出しアドレスをそれ
ぞれ受け、第１〜第ｎの読み出しデータをそれぞれ出力
する第１〜第ｎの入出力ポートと、第ｉ（１≦ｉ≦ｎ）の入出力ポートからのデータ書き込
み時に、前記第１〜第ｎの記憶部のうち、アクセス状態
にない記憶部すべてに対し、第ｉの書き込みアドレスに
第ｉの書き込みデータを書き込み、書き込んだ記憶部が
前記第ｉの書き込みアドレスに関して、書き込み済み記
憶部であることを認識し、第ｉの入出力ポートからのデ
ータ読み出し時に、前記第１〜第ｎの記憶部のうち、ア
クセス状態でなく、かつ第ｉの読み出しアドレスに関し
て書き込み済みである１つの記憶部から、第ｉの読み出
しアドレスの格納データを第ｉの読み出しデータとして
出力するマルチポート処理手段とを備えた半導体記憶装
置。
【請求項２】前記マルチポート処理手段は、前記第１〜第ｎの記憶部のすべてがアクセス状態にない
アイドル期間中に、前記第１〜第ｎの記憶部のうち、少
なくとも１つの記憶部が前記データ書き込み済み記憶部
となり、少なくとも１つの記憶部がデータ書き込みがな
されていないデータ未書き込み記憶部となる書き込み・
未書き込み混在アドレスを検出し、前記データ書き込み
済み記憶部の前記書き込み・未書き込み混在アドレスに
格納されたデータを、前記データ未書き込み記憶部の前
記書き込み・未書き込み混在アドレスにデータ転送し、
データ転送がなされた前記データ未書き込み記憶部を、
前記書き込み・未書き込み混在アドレスに関してデータ
書き込み済み記憶部として再認識するデータ転送手段を
さらに備える請求項１記載の半導体記憶装置。
【請求項３】前記マルチポート処理手段は、前記アイドル期間中に、前記第１〜第ｎ記憶部のうち少
なくとも２つが前記データ書き込み済み記憶部となるア
ドレスを比較用アドレスとして検出し、前記データ書き
込み済み記憶部の前記比較用アドレスに格納されたそれ
ぞれのデータの内容を比較する比較手段をさらに備える
請求項２記載の半導体記憶装置。