JPH04346155A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH04346155A JPH04346155A JP11846491A JP11846491A JPH04346155A JP H04346155 A JPH04346155 A JP H04346155A JP 11846491 A JP11846491 A JP 11846491A JP 11846491 A JP11846491 A JP 11846491A JP H04346155 A JPH04346155 A JP H04346155A
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主記憶装置であるグロ
―バルメモリを共用し、かつ同時に動作しうる複数の処
理装置を持ったマルチプロセッサシステムに関するもの
である。
―バルメモリを共用し、かつ同時に動作しうる複数の処
理装置を持ったマルチプロセッサシステムに関するもの
である。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。以
下、その構成を図を用いて説明する。
例えば、次のような文献に記載されるものがあった。以
下、その構成を図を用いて説明する。
【０００３】文献１；富田眞治著「並列計算機構成論」
（１９８６）昭晃堂、Ｐ．２１３ 文献２；Ｊｏｈｎ Ｐ．Ｈａｙｅｓ”コンピュ―タ
ア―キテクチャ― アンド オ―ガナイゼ―ショ
ン セコンド エディション（Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅａｎｄ Ｏｒｇａｎｉｚａｔ
ｉｏｎ ｓｅｃｏｎｄ ｅｄｉｔｉｏｎ ）”（１９８
８）ＭｃＧｒａｗ−Ｈｉｌｌ（米）Ｐ．６４４−６４８
図２は、前記文献１，２に記載された従来のマルチプロ
セッサシステムの構成ブロック図である。
（１９８６）昭晃堂、Ｐ．２１３ 文献２；Ｊｏｈｎ Ｐ．Ｈａｙｅｓ”コンピュ―タ
ア―キテクチャ― アンド オ―ガナイゼ―ショ
ン セコンド エディション（Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅａｎｄ Ｏｒｇａｎｉｚａｔ
ｉｏｎ ｓｅｃｏｎｄ ｅｄｉｔｉｏｎ ）”（１９８
８）ＭｃＧｒａｗ−Ｈｉｌｌ（米）Ｐ．６４４−６４８
図２は、前記文献１，２に記載された従来のマルチプロ
セッサシステムの構成ブロック図である。
【０００４】このマルチプロセッサシステムは、パタ―
ン・デ―タを格納する主記憶装置である共有のグロ―バ
ルメモリ１を有し、そのグロ―バルメモリ１には、共有
のグロ―バルバス２が接続されている。グロ―バルバス
２には、複数のプロセッサ３−１〜３−ｎが接続され、
その各プロセッサ３−１〜３−ｎが、ロ―カルバス４−
１〜４−ｎに接続されている。各ロ―カルバス４−１〜
４−ｎには、各プロセッサ３−１〜３−ｎのプログラム
・デ―タを格納するロ―カルメモリ５−１〜５−ｎがそ
れぞれ接続されている。
ン・デ―タを格納する主記憶装置である共有のグロ―バ
ルメモリ１を有し、そのグロ―バルメモリ１には、共有
のグロ―バルバス２が接続されている。グロ―バルバス
２には、複数のプロセッサ３−１〜３−ｎが接続され、
その各プロセッサ３−１〜３−ｎが、ロ―カルバス４−
１〜４−ｎに接続されている。各ロ―カルバス４−１〜
４−ｎには、各プロセッサ３−１〜３−ｎのプログラム
・デ―タを格納するロ―カルメモリ５−１〜５−ｎがそ
れぞれ接続されている。
【０００５】この種のマルチプロセッサシステムでは、
各プロセッサ３−１〜３−ｎからのグロ―バルメモリ１
へのアクセス、及び他プロセッサ３−１〜３−ｎのロ―
カルメモリ５−１〜５−ｎへのアクセスは、共有のグロ
―バルバス２を介して行われる。これに対し、各プロセ
ッサ３−１〜３−ｎでのプログラム参照は、ロ―カルバ
ス４−１〜４−ｎ上のロ―カルメモリ５−１〜５−ｎへ
のアクセスとなる。従って、共有のグロ―バルバス２へ
のアクセスはデ―タアクセス時のみで、複数のプロセッ
サ３−１〜３−ｎが競合してもグロ―バルバス２の効率
が、実際上、低下しない。
各プロセッサ３−１〜３−ｎからのグロ―バルメモリ１
へのアクセス、及び他プロセッサ３−１〜３−ｎのロ―
カルメモリ５−１〜５−ｎへのアクセスは、共有のグロ
―バルバス２を介して行われる。これに対し、各プロセ
ッサ３−１〜３−ｎでのプログラム参照は、ロ―カルバ
ス４−１〜４−ｎ上のロ―カルメモリ５−１〜５−ｎへ
のアクセスとなる。従って、共有のグロ―バルバス２へ
のアクセスはデ―タアクセス時のみで、複数のプロセッ
サ３−１〜３−ｎが競合してもグロ―バルバス２の効率
が、実際上、低下しない。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成のシステムでは、例えば幾つかの処理を各プロセッサ
３−１〜３−ｎが分担し、パイプライン的に処理を進め
る場合、各プロセッサ３−１〜３−ｎのグロ―バルメモ
リ１への要求や各プロセッサ３−１〜３−ｎ間の通信に
、共有のグロ―バルバス２を使うため、ここに処理が集
中し、バスネックを引き起こすおそれがある。つまり、
プロセッサ３−１〜３−ｎ間のデ―タ転送のために、グ
ロ―バルバス２を介することになるので、複数のプロセ
ッサ３−１〜３−ｎが同時に該グロ―バルバス２を利用
しようとすると、バス競合が発生する。
成のシステムでは、例えば幾つかの処理を各プロセッサ
３−１〜３−ｎが分担し、パイプライン的に処理を進め
る場合、各プロセッサ３−１〜３−ｎのグロ―バルメモ
リ１への要求や各プロセッサ３−１〜３−ｎ間の通信に
、共有のグロ―バルバス２を使うため、ここに処理が集
中し、バスネックを引き起こすおそれがある。つまり、
プロセッサ３−１〜３−ｎ間のデ―タ転送のために、グ
ロ―バルバス２を介することになるので、複数のプロセ
ッサ３−１〜３−ｎが同時に該グロ―バルバス２を利用
しようとすると、バス競合が発生する。
【０００７】このようなバス競合が発生すると、幾つか
のプロセッサ３−１〜３−ｎの処理が中断され、全体の
処理性能が低下するという問題があり、それを解決する
ことが困難であった。
のプロセッサ３−１〜３−ｎの処理が中断され、全体の
処理性能が低下するという問題があり、それを解決する
ことが困難であった。
【０００８】本発明は、前記従来技術が持っていた課題
として、隣接プロセッサへのデ―タ転送時にグロ―バル
バスの競合が発生し、複数のプロセッサが分割的処理や
、パイプライン的処理を効率良く行うことが困難である
点について解決したマルチプロセッサシステムを提供す
るものである。
として、隣接プロセッサへのデ―タ転送時にグロ―バル
バスの競合が発生し、複数のプロセッサが分割的処理や
、パイプライン的処理を効率良く行うことが困難である
点について解決したマルチプロセッサシステムを提供す
るものである。
【０００９】
【課題を解決するための手段】第１の発明は前記課題を
解決するために、マルチプロセッサシステムにおいて、
共有のグロ―バルバスに接続されたグロ―バルメモリと
、同時にアクセス可能な複数の入出力ポ―トを有するマ
ルチポ―トメモリからなり、前記グロ―バルバスに接続
された複数のロ―カルメモリと、前記各ロ―カルメモリ
の入出力ポ―トに接続された複数の演算器とを備え、前
記各ロ―カルメモリ同士を前記他の入出力ポ―トで接続
したものである。
解決するために、マルチプロセッサシステムにおいて、
共有のグロ―バルバスに接続されたグロ―バルメモリと
、同時にアクセス可能な複数の入出力ポ―トを有するマ
ルチポ―トメモリからなり、前記グロ―バルバスに接続
された複数のロ―カルメモリと、前記各ロ―カルメモリ
の入出力ポ―トに接続された複数の演算器とを備え、前
記各ロ―カルメモリ同士を前記他の入出力ポ―トで接続
したものである。
【００１０】第２の発明は、第１の発明のロ―カルメモ
リを次のように構成している。即ち、前記各ロ―カルメ
モリは、外部からの入力デ―タを格納する第１のメモリ
セルブロックと、外部転送用デ―タが書込まれるとその
書込み結果を直ちに出力する第２のメモリセルブロック
とをそれぞれ備え、前記第２のメモリセルブロックへの
デ―タの書込み動作により、該第２のメモリセルブロッ
クに書込まれたデ―タが、前記入出力ポ―トで接続され
た他のロ―カルメモリの第１のメモリセルブロックへ転
送される構成になっている。
リを次のように構成している。即ち、前記各ロ―カルメ
モリは、外部からの入力デ―タを格納する第１のメモリ
セルブロックと、外部転送用デ―タが書込まれるとその
書込み結果を直ちに出力する第２のメモリセルブロック
とをそれぞれ備え、前記第２のメモリセルブロックへの
デ―タの書込み動作により、該第２のメモリセルブロッ
クに書込まれたデ―タが、前記入出力ポ―トで接続され
た他のロ―カルメモリの第１のメモリセルブロックへ転
送される構成になっている。
【００１１】
【作用】第１の発明によれば、以上のようにマルチプロ
セッサシステムを構成したので、各ロ―カルメモリ側か
ら、グロ―バルバスを介してグロ―バルメモリに対して
独立にアクセスが行え、さらに該各ロ―カルメモリに接
続された演算器に対してそれぞれ独立にデ―タの格納が
行える。そして各ロ―カルメモリが入出力ポ―トを介し
て直接接続されているので、ロ―カルバスが不要になる
ばかりか、共有のグロ―バルバスを介することなく、該
ロ―カルメモリ間のデ―タ転送が直接行える。
セッサシステムを構成したので、各ロ―カルメモリ側か
ら、グロ―バルバスを介してグロ―バルメモリに対して
独立にアクセスが行え、さらに該各ロ―カルメモリに接
続された演算器に対してそれぞれ独立にデ―タの格納が
行える。そして各ロ―カルメモリが入出力ポ―トを介し
て直接接続されているので、ロ―カルバスが不要になる
ばかりか、共有のグロ―バルバスを介することなく、該
ロ―カルメモリ間のデ―タ転送が直接行える。
【００１２】第２の発明によれば、あるロ―カルメモリ
内の第２のメモリセルブロックへデ―タを書込むと、そ
の書込まれたデ―タが、入出力ポ―トで直接接続された
他のロ―カルメモリの第２のメモリセルブロックへ転送
され、そこに格納される。そのため、複雑なアクセス制
御をすることなく、簡単かつ的確にロ―カルメモリ間の
デ―タ転送が行える。従って、前記課題を解決できるの
である。
内の第２のメモリセルブロックへデ―タを書込むと、そ
の書込まれたデ―タが、入出力ポ―トで直接接続された
他のロ―カルメモリの第２のメモリセルブロックへ転送
され、そこに格納される。そのため、複雑なアクセス制
御をすることなく、簡単かつ的確にロ―カルメモリ間の
デ―タ転送が行える。従って、前記課題を解決できるの
である。
【００１３】
【実施例】図１は、本発明の実施例を示すマルチプロセ
ッサシステムの構成ブロック図である。
ッサシステムの構成ブロック図である。
【００１４】このマルチプロセッサシステムは、パタ―
ン・デ―タを格納する共有のグロ―バルメモリ１０を有
し、そのグロ―バルメモリ１０が共有のグロ―バルバス
１１に接続されている。グロ―バルバス１１には、各演
算器などのプログラム・デ―タを格納する複数のロ―カ
ルメモリ２０ｉ−１ ，２０ｉ ，２０ｉ＋１ （ｉ＝
１，２，…ｎ）が接続されている。
ン・デ―タを格納する共有のグロ―バルメモリ１０を有
し、そのグロ―バルメモリ１０が共有のグロ―バルバス
１１に接続されている。グロ―バルバス１１には、各演
算器などのプログラム・デ―タを格納する複数のロ―カ
ルメモリ２０ｉ−１ ，２０ｉ ，２０ｉ＋１ （ｉ＝
１，２，…ｎ）が接続されている。
【００１５】ロ―カルメモリ２０ｉ は、デ―タ入力用
の入力ポ―ト２１１ ，２１２ 、デ―タ出力用の出力
ポ―ト２１３ ，２１６ 、入出力ポ―ト２１７ 、入
力用のポ―トＤｉｎ、及び出力用のポ―トＤｏｕｔ 等
を有している。出力ポ―ト２１３ ，２１４ ，２１５
，２１６ には、演算器３１ｉ ，３２ｉ の入力側
が接続され、該演算器３１ｉ ，３２ｉ の出力側が入
力ポ―ト２１１ ，２１２ に接続されている。この演
算器３１ｉ ，３２ｉ は、ロ―カルメモリ２０ｉ に
対するアドレス発生手段としての機能も有している。な
お、このアドレス発生手段は、演算器３１ｉ ，３２ｉ
外に設け、ロ―カルメモリ２０ｉ に接続してもよい
。入出力ポ―ト２１７ は、グロ―バルバス１１に接続
されている。
の入力ポ―ト２１１ ，２１２ 、デ―タ出力用の出力
ポ―ト２１３ ，２１６ 、入出力ポ―ト２１７ 、入
力用のポ―トＤｉｎ、及び出力用のポ―トＤｏｕｔ 等
を有している。出力ポ―ト２１３ ，２１４ ，２１５
，２１６ には、演算器３１ｉ ，３２ｉ の入力側
が接続され、該演算器３１ｉ ，３２ｉ の出力側が入
力ポ―ト２１１ ，２１２ に接続されている。この演
算器３１ｉ ，３２ｉ は、ロ―カルメモリ２０ｉ に
対するアドレス発生手段としての機能も有している。な
お、このアドレス発生手段は、演算器３１ｉ ，３２ｉ
外に設け、ロ―カルメモリ２０ｉ に接続してもよい
。入出力ポ―ト２１７ は、グロ―バルバス１１に接続
されている。
【００１６】ロ―カルメモリ２０ｉ と同様に、他のロ
―カルメモリ２０ｉ−１ ，２０ｉ＋１ も、複数の入
出力ポ―トを有し、それらの入出力ポ―トがグロ―バル
バス１１に接続され、出力ポ―ト及び入力ポ―トに２個
の演算器３１ｉ−１ ，３２ｉ−１ ，３１ｉ＋１ ，
３２ｉ＋１ がそれぞれ接続されている。
―カルメモリ２０ｉ−１ ，２０ｉ＋１ も、複数の入
出力ポ―トを有し、それらの入出力ポ―トがグロ―バル
バス１１に接続され、出力ポ―ト及び入力ポ―トに２個
の演算器３１ｉ−１ ，３２ｉ−１ ，３１ｉ＋１ ，
３２ｉ＋１ がそれぞれ接続されている。
【００１７】そして、ロ―カルメモリ２０ｉ−１ の出
力用のポ―トＤｏｕｔ が、ロ―カルメモリ２０ｉ の
入力用のポ―トＤｉｎに接続され、そのロ―カルメモリ
２０ｉ の出力側のポ―トＤｏｕｔ が、ロ―カルメモ
リ２０ｉ＋１ の入力用のポ―トＤｉｎに接続されてい
る。
力用のポ―トＤｏｕｔ が、ロ―カルメモリ２０ｉ の
入力用のポ―トＤｉｎに接続され、そのロ―カルメモリ
２０ｉ の出力側のポ―トＤｏｕｔ が、ロ―カルメモ
リ２０ｉ＋１ の入力用のポ―トＤｉｎに接続されてい
る。
【００１８】これらのロ―カルメモリ２０ｉ−１ ，２
０ｉ ，２０ｉ＋１ は、マルチポ―トメモリ、例えば
マルチポ―トＲＡＭ（ランダム・アクセス・メモリ）で
それぞれ構成されている。
０ｉ ，２０ｉ＋１ は、マルチポ―トメモリ、例えば
マルチポ―トＲＡＭ（ランダム・アクセス・メモリ）で
それぞれ構成されている。
【００１９】図３は図１中のロ―カルメモリ、例えば２
０ｉ の一構成例を示す回路構成図である。
０ｉ の一構成例を示す回路構成図である。
【００２０】このロ―カルメモリ２０ｉ は、マルチポ
―トＲＡＭで構成され、図１のポ―ト２１１ 〜２１ｎ
に対応する複数のポ―トＤ１ 〜Ｄｎ と、入力用の
ポ―トＤｉｎ及び出力用のポ―トＤｏｕｔ とを有して
いる。
―トＲＡＭで構成され、図１のポ―ト２１１ 〜２１ｎ
に対応する複数のポ―トＤ１ 〜Ｄｎ と、入力用の
ポ―トＤｉｎ及び出力用のポ―トＤｏｕｔ とを有して
いる。
【００２１】また、図示しないアドレス発生手段からの
アドレスＡ１ 〜Ａｎ をデコ―ドする複数のアドレス
デコ―ダ―２２１ 〜２２ｎ が設けられ、その出力側
がアドレスバス２３に接続されている。アドレスバス２
３には、通常のデ―タを格納するメモリセルブロック２
４の他に、外部から送られてくるデ―タが書込まれる第
１のメモリセルブロック２５と、外部へ転送するデ―タ
が書込まれる第２のメモリセルブロック２６とが接続さ
れ、それらにポ―トＤ１ 〜Ｄｎ 、入力用のポ―トＤ
ｉｎ、及び出力用のポ―トＤｏｕｔ が接続されている
。
アドレスＡ１ 〜Ａｎ をデコ―ドする複数のアドレス
デコ―ダ―２２１ 〜２２ｎ が設けられ、その出力側
がアドレスバス２３に接続されている。アドレスバス２
３には、通常のデ―タを格納するメモリセルブロック２
４の他に、外部から送られてくるデ―タが書込まれる第
１のメモリセルブロック２５と、外部へ転送するデ―タ
が書込まれる第２のメモリセルブロック２６とが接続さ
れ、それらにポ―トＤ１ 〜Ｄｎ 、入力用のポ―トＤ
ｉｎ、及び出力用のポ―トＤｏｕｔ が接続されている
。
【００２２】メモリセルブロック２４は、アドレスバス
２３上のアドレスによりオン，オフ動作する複数の選択
用トランジスタ２４ａからなる選択用トランジスタ群と
、該トランジスタ群に接続された複数のメモリセル２４
ｂからなるメモリセル群とで構成され、それらがポ―ト
Ｄ１ 〜Ｄｎ に接続されている。
２３上のアドレスによりオン，オフ動作する複数の選択
用トランジスタ２４ａからなる選択用トランジスタ群と
、該トランジスタ群に接続された複数のメモリセル２４
ｂからなるメモリセル群とで構成され、それらがポ―ト
Ｄ１ 〜Ｄｎ に接続されている。
【００２３】第１のメモリセルプロック２５は、アドレ
スバス２３上のアドレスによりオン，オフ動作する選択
用トランジスタ群２５ａと、該トランジスタ群２５ａに
接続されたデ―タ保持用のメモリセル群２６ｂと、転送
信号ＴＳによってメモリセル群２５ｂとポ―トＤｉｎ，
Ｄｏｕｔ との間のデ―タ転送を行うデ―タ転送ゲ―ト
２５ｃとで、構成されている。メモリセル群２５ｂは、
アドレスバス２３上のアドレスにより選択され、ポ―ト
Ｄ１ 〜Ｄｎ ，Ｄｉｎ，Ｄｏｕｔ を介してデ―タの
読み書きが行われる。
スバス２３上のアドレスによりオン，オフ動作する選択
用トランジスタ群２５ａと、該トランジスタ群２５ａに
接続されたデ―タ保持用のメモリセル群２６ｂと、転送
信号ＴＳによってメモリセル群２５ｂとポ―トＤｉｎ，
Ｄｏｕｔ との間のデ―タ転送を行うデ―タ転送ゲ―ト
２５ｃとで、構成されている。メモリセル群２５ｂは、
アドレスバス２３上のアドレスにより選択され、ポ―ト
Ｄ１ 〜Ｄｎ ，Ｄｉｎ，Ｄｏｕｔ を介してデ―タの
読み書きが行われる。
【００２４】第２のメモリセルブロック２６は、アドレ
スバス２３上のアドレスによりオン，オフ動作する選択
用トランジスタ群２６ａと、デ―タ保持用のメモリセル
群２６ｂとで、構成されている。メモリセル群２６ｂは
、アドレスバス２３上のアドレスにより選択され、ポ―
トＤ１ 〜Ｄｎ を介してデ―タの書込みが行われると
、直ちにその結果が出力用のポ―トＤｏｕｔへ出力され
る構成になっている。
スバス２３上のアドレスによりオン，オフ動作する選択
用トランジスタ群２６ａと、デ―タ保持用のメモリセル
群２６ｂとで、構成されている。メモリセル群２６ｂは
、アドレスバス２３上のアドレスにより選択され、ポ―
トＤ１ 〜Ｄｎ を介してデ―タの書込みが行われると
、直ちにその結果が出力用のポ―トＤｏｕｔへ出力され
る構成になっている。
【００２５】次に、以上のように構成されるマルチプロ
セッサシステムの動作を説明する。この動作では、画像
処理等でしばしば用いられる幾つかの処理を、図１の構
成の各演算器３１ｉ−１ ，３２ｉ−１ 〜３１ｉ＋１
，３２ｉ＋１ に割り付けて実行する場合で説明する
。演算器３１ｉ−１ ，３１ｉ ，３１ｉ＋１ は乗算
器で、演算器３２ｉ−１ ，３２ｉ ，３２ｉ＋１ は
加算器とし、画像デ―タはグロ―バルメモリ１０に格納
されているとする。
セッサシステムの動作を説明する。この動作では、画像
処理等でしばしば用いられる幾つかの処理を、図１の構
成の各演算器３１ｉ−１ ，３２ｉ−１ 〜３１ｉ＋１
，３２ｉ＋１ に割り付けて実行する場合で説明する
。演算器３１ｉ−１ ，３１ｉ ，３１ｉ＋１ は乗算
器で、演算器３２ｉ−１ ，３２ｉ ，３２ｉ＋１ は
加算器とし、画像デ―タはグロ―バルメモリ１０に格納
されているとする。
【００２６】まず、グロ―バルメモリ１０に格納された
画像デ―タをグロ―バルバス１１を介してロ―カルメモ
リ２０ｉ−１ へ転送し、該ロ―カルメモリ２０ｉ−１
内の図３に示す第１のメモリセルブロック２５に書込
む。ロ―カルメモリ２０ｉ−１ に接続された演算器３
１ｉ−１ ，３２ｉ−１ では、例えば次の文献３に記
載されているように、ロ―カルメモリ２０ｉ−１ に格
納された画像デ―タに基づき、シフト差分法等を用いて
乗算及び加算を行い、空間フィルタのフィルタリング処
理を行い、その処理結果を該ロ―カルメモリ２０ｉ−１
中の第２のメモリセルブロック２６に書込む。
画像デ―タをグロ―バルバス１１を介してロ―カルメモ
リ２０ｉ−１ へ転送し、該ロ―カルメモリ２０ｉ−１
内の図３に示す第１のメモリセルブロック２５に書込
む。ロ―カルメモリ２０ｉ−１ に接続された演算器３
１ｉ−１ ，３２ｉ−１ では、例えば次の文献３に記
載されているように、ロ―カルメモリ２０ｉ−１ に格
納された画像デ―タに基づき、シフト差分法等を用いて
乗算及び加算を行い、空間フィルタのフィルタリング処
理を行い、その処理結果を該ロ―カルメモリ２０ｉ−１
中の第２のメモリセルブロック２６に書込む。
【００２７】文献３；Ｇｒｅｇｏｒｙ Ａ．Ｂａｘｅ
ｓ著「デジタル画像処理入門」（１９８８）啓学出版、
Ｐ．５０−５３ロ―カルメモリ２０ｉ−１ 中の第２の
メモリセルブロック２６に書込まれた空間フィルタリン
グの処理結果は、該ロ―カルメモリ２０ｉ−１ の出力
用のポ―トＤｏｕｔ へ出力される。この出力は、隣り
に接続されているロ―カルメモリ２０ｉ の入力側のポ
―トＤｉｎに入力され、該ロ―カルメモリ２０ｉ 内の
第１のメモリセルブロック２５に書込まれる。
ｓ著「デジタル画像処理入門」（１９８８）啓学出版、
Ｐ．５０−５３ロ―カルメモリ２０ｉ−１ 中の第２の
メモリセルブロック２６に書込まれた空間フィルタリン
グの処理結果は、該ロ―カルメモリ２０ｉ−１ の出力
用のポ―トＤｏｕｔ へ出力される。この出力は、隣り
に接続されているロ―カルメモリ２０ｉ の入力側のポ
―トＤｉｎに入力され、該ロ―カルメモリ２０ｉ 内の
第１のメモリセルブロック２５に書込まれる。
【００２８】ロ―カルメモリ２０ｉ に接続された演算
器３１ｉ ，３２ｉ では、該ロ―カルメモリ２０ｉ
に格納された空間フィルタリング処理結果を用い、例え
ば次の文献４の５１２〜５２５頁に記載されているよう
に、緩和法等に基づき、乗算及び加算を行ってラベリン
グ処理（ラベル付け処理）を行い、そのラベリング処理
結果を該ロ―カルメモリ２０ｉ の第２のメモリセルブ
ロック２６に書込む。
器３１ｉ ，３２ｉ では、該ロ―カルメモリ２０ｉ
に格納された空間フィルタリング処理結果を用い、例え
ば次の文献４の５１２〜５２５頁に記載されているよう
に、緩和法等に基づき、乗算及び加算を行ってラベリン
グ処理（ラベル付け処理）を行い、そのラベリング処理
結果を該ロ―カルメモリ２０ｉ の第２のメモリセルブ
ロック２６に書込む。
【００２９】文献４；Ｄａｎａ Ｈ．Ｂａｌｌａｒｄ
／ＣｈｒｉｓｔｏｐｈｅｒＭ．Ｂｒｏｗｎ著「コンピュ
―タ・ビジョン」（１９８７）日本コンピュ―タ協会、
Ｐ．５１２−５２５、Ｐ．１５１−１６０ロ―カルメモ
リ２０ｉ の第２のメモリセルブロック２６に書込まれ
たラベリング処理結果は、該ロ―カルメモリ２０ｉ の
出力用のポ―トＤｏｕｔ へ出力される。この出力は、
隣りに接続されているロ―カルメモリ２０ｉ＋１ の入
力側のポ―トＤｉｎに入力され、該ロ―カルメモリ２０
ｉ＋１ 内の第１のメモリセルブロック２５に書込まれ
る。
／ＣｈｒｉｓｔｏｐｈｅｒＭ．Ｂｒｏｗｎ著「コンピュ
―タ・ビジョン」（１９８７）日本コンピュ―タ協会、
Ｐ．５１２−５２５、Ｐ．１５１−１６０ロ―カルメモ
リ２０ｉ の第２のメモリセルブロック２６に書込まれ
たラベリング処理結果は、該ロ―カルメモリ２０ｉ の
出力用のポ―トＤｏｕｔ へ出力される。この出力は、
隣りに接続されているロ―カルメモリ２０ｉ＋１ の入
力側のポ―トＤｉｎに入力され、該ロ―カルメモリ２０
ｉ＋１ 内の第１のメモリセルブロック２５に書込まれ
る。
【００３０】ロ―カルメモリ２０ｉ＋１ に接続された
演算器３１ｉ＋１ ，３２ｉ＋１ では、該ロ―カルメ
モル２０ｉ＋１ に格納されたラベリング処理結果を用
い、例えば前記文献４の１５１〜１６０頁に記載されて
いるように、乗算及び加算によってＨｏｕｇｈ変換によ
り、特徴抽出処理を行って画像デ―タの輪郭部を検出す
る。この検出結果は、ロ―カルメモリ２０ｉ＋１ に格
納する。
演算器３１ｉ＋１ ，３２ｉ＋１ では、該ロ―カルメ
モル２０ｉ＋１ に格納されたラベリング処理結果を用
い、例えば前記文献４の１５１〜１６０頁に記載されて
いるように、乗算及び加算によってＨｏｕｇｈ変換によ
り、特徴抽出処理を行って画像デ―タの輪郭部を検出す
る。この検出結果は、ロ―カルメモリ２０ｉ＋１ に格
納する。
【００３１】本実施例では、同時にアクセス可能な複数
の入出力ポ―トを有するマルチポ―トメモリ構造のロ―
カルメモリ２０ｉ−１ 〜２０ｉ＋１ をグロ―バルバ
ス１１に接続し、該ロ―カルメモリ２０ｉ−１ 〜２０
ｉ＋１ 間を入力用のポ―トＤｉｎ及び出力用のポ―ト
Ｄｏｕｔ を介して相互に接続し、さらに該ロ―カルメ
モリ２０ｉ−１ 〜２０ｉ＋１ に複数の演算器３１ｉ
−１ ，３２ｉ−１ 〜３１ｉ＋１ ，３２ｉ＋１ を
接続しているため、次のような利点がある。
の入出力ポ―トを有するマルチポ―トメモリ構造のロ―
カルメモリ２０ｉ−１ 〜２０ｉ＋１ をグロ―バルバ
ス１１に接続し、該ロ―カルメモリ２０ｉ−１ 〜２０
ｉ＋１ 間を入力用のポ―トＤｉｎ及び出力用のポ―ト
Ｄｏｕｔ を介して相互に接続し、さらに該ロ―カルメ
モリ２０ｉ−１ 〜２０ｉ＋１ に複数の演算器３１ｉ
−１ ，３２ｉ−１ 〜３１ｉ＋１ ，３２ｉ＋１ を
接続しているため、次のような利点がある。
【００３２】ロ―カルメモリ２０ｉ−１ 〜２０ｉ＋１
間のデ―タ転送をグロ―バルバス１１を介することな
く直接行えるので、該グロ―バルバス１１の競合がなく
なり、該グロ―バルバス１１のトラヒック（通信量）を
低減させることができる。さらに、各ロ―カルメモリ２
０ｉ−１ 〜２０ｉ＋１ に接続された演算器３１ｉ−
１ ，３２ｉ−１〜３１ｉ＋１ ，３２ｉ＋１ を同時
に動作させて画像処理等が行えるので、分割的処理やパ
イプライン的処理等を効率良く行ってマルチプロセッサ
システムの性能を向上させることができる。
間のデ―タ転送をグロ―バルバス１１を介することな
く直接行えるので、該グロ―バルバス１１の競合がなく
なり、該グロ―バルバス１１のトラヒック（通信量）を
低減させることができる。さらに、各ロ―カルメモリ２
０ｉ−１ 〜２０ｉ＋１ に接続された演算器３１ｉ−
１ ，３２ｉ−１〜３１ｉ＋１ ，３２ｉ＋１ を同時
に動作させて画像処理等が行えるので、分割的処理やパ
イプライン的処理等を効率良く行ってマルチプロセッサ
システムの性能を向上させることができる。
【００３３】なお、本発明は、上記実施例に限定されず
、種々の変形が可能である。
、種々の変形が可能である。
【００３４】例えば、図１に示すロ―カルメモリ２０ｉ
−１ 〜２０ｉ＋１ を図３に示す回路構成以外の構成
にしてもよい。また、図１では、各ロ―カルメモリ２０
ｉ−１ 〜２０ｉ＋１ に、複数の演算器３１ｉ−１
，３２ｉ−１ 〜３１ｉ＋１ ，３２ｉ＋１ をそれぞ
れ接続しているが、これらのロ―カルメモリ２０ｉ−１
〜２０ｉ＋１ に、プロセッサや入出力回路（Ｉ／Ｏ
）等の他の回路を接続してもよい。
−１ 〜２０ｉ＋１ を図３に示す回路構成以外の構成
にしてもよい。また、図１では、各ロ―カルメモリ２０
ｉ−１ 〜２０ｉ＋１ に、複数の演算器３１ｉ−１
，３２ｉ−１ 〜３１ｉ＋１ ，３２ｉ＋１ をそれぞ
れ接続しているが、これらのロ―カルメモリ２０ｉ−１
〜２０ｉ＋１ に、プロセッサや入出力回路（Ｉ／Ｏ
）等の他の回路を接続してもよい。
【００３５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、同時にアクセス可能な複数の入出力ポ―トを
有する複数のロ―カルメモリ同士を入出力ポ―トで接続
し、その他の入出力ポ―トをグロ―バルバス及び複数の
演算器に接続し、ロ―カルメモリ間のデ―タ転送、各演
算器の動作、及びグロ―バルバスアクセスを同時に行え
る構成にしている。
によれば、同時にアクセス可能な複数の入出力ポ―トを
有する複数のロ―カルメモリ同士を入出力ポ―トで接続
し、その他の入出力ポ―トをグロ―バルバス及び複数の
演算器に接続し、ロ―カルメモリ間のデ―タ転送、各演
算器の動作、及びグロ―バルバスアクセスを同時に行え
る構成にしている。
【００３６】そのため、ロ―カルメモリ間のデ―タ転送
がそれらの入出力ポ―トを介して直接行われるので、グ
ロ―バルバスの競合がなくなって該グロ―バルバスのト
ラヒックを低減させることができる。さらに、各ロ―カ
ルメモリに接続された複数の演算器を同時に動作させる
ことができるので、分割的処理やパイプライン的処理等
を効率良く行え、それによってマルチプロセッサシステ
ムの性能が向上する。第２の発明によれば、第２のメモ
リセルブロックへのデ―タの書込み動作により、該第２
のメモリセルブロックに書込まれたデ―タが、入出力ポ
―トで接続された他のロ―カルメモリの第１のメモリセ
ルブロックへ転送されるように各ロ―カルメモリを構成
したので、複雑な制御をすることなく、さらに共有のグ
ロ―バルバスを介することなく、ロ―カルメモリ間のデ
―タ転送が効率良く行える。しかも、ロ―カルバスが不
要となるので、システムの簡単化が図れると共に、情報
処理の効率をより向上できる。
がそれらの入出力ポ―トを介して直接行われるので、グ
ロ―バルバスの競合がなくなって該グロ―バルバスのト
ラヒックを低減させることができる。さらに、各ロ―カ
ルメモリに接続された複数の演算器を同時に動作させる
ことができるので、分割的処理やパイプライン的処理等
を効率良く行え、それによってマルチプロセッサシステ
ムの性能が向上する。第２の発明によれば、第２のメモ
リセルブロックへのデ―タの書込み動作により、該第２
のメモリセルブロックに書込まれたデ―タが、入出力ポ
―トで接続された他のロ―カルメモリの第１のメモリセ
ルブロックへ転送されるように各ロ―カルメモリを構成
したので、複雑な制御をすることなく、さらに共有のグ
ロ―バルバスを介することなく、ロ―カルメモリ間のデ
―タ転送が効率良く行える。しかも、ロ―カルバスが不
要となるので、システムの簡単化が図れると共に、情報
処理の効率をより向上できる。
【図１】本発明の実施例を示すマルチプロセッサシステ
ムの構成ブロック図である。
ムの構成ブロック図である。
【図２】従来のマルチプロセッサシステムを示す構成ブ
ロック図である。
ロック図である。
【図３】図１中のロ―カルメモリを示す回路構成図であ
る。
る。
１０
グロ―バルメモリ１１
グロ―バルバス２０ｉ−
１ ，２０ｉ ，２０ｉ＋１ ロ―カルメモリ
３１ｉ−１ ，３２ｉ−１ ， ３１ｉ ，３２ｉ
， ３１ｉ＋１ ，３２ｉ＋１ 演算器 ２１１ ，２１２
入力ポ―ト２１３ 〜２１６
出力ポ―ト２１７
入出力ポ―トＤｉｎ
入力
用のポ―トＤｏｕｔ
出力用のポ―ト２５，２６
第１，第２のメモリ
セルブロック
グロ―バルメモリ１１
グロ―バルバス２０ｉ−
１ ，２０ｉ ，２０ｉ＋１ ロ―カルメモリ
３１ｉ−１ ，３２ｉ−１ ， ３１ｉ ，３２ｉ
， ３１ｉ＋１ ，３２ｉ＋１ 演算器 ２１１ ，２１２
入力ポ―ト２１３ 〜２１６
出力ポ―ト２１７
入出力ポ―トＤｉｎ
入力
用のポ―トＤｏｕｔ
出力用のポ―ト２５，２６
第１，第２のメモリ
セルブロック
Claims (2)
- 【請求項１】 共有のグロ―バルバスに接続されたグ
ロ―バルメモリと、同時にアクセス可能な複数の入出力
ポ―トを有するマルチポ―トメモリからなり、前記グロ
―バルバスに接続された複数のロ―カルメモリと、前記
各ロ―カルメモリの入出力ポ―トに接続された複数の演
算器とを備え、前記各ロ―カルメモリ同士を前記他の入
出力ポ―トで接続したことを特徴とするマルチプロセッ
サシステム。 - 【請求項２】 請求項１記載のマルチプロセッサシス
テムにおいて、前記各ロ―カルメモリは、外部からの入
力デ―タを格納する第１のメモリセルブロックと、外部
転送用デ―タが書込まれるとその書込み結果を直ちに出
力する第２のメモリセルブロックとをそれぞれ備え、前
記第２のメモリセルブロックへのデ―タの書込み動作に
より、該第２のメモリセルブロックに書込まれたデ―タ
が、前記入出力ポ―トで接続された他のロ―カルメモリ
の第１のメモリセルブロックへ転送されるマルチプロセ
ッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11846491A JPH04346155A (ja) | 1991-05-23 | 1991-05-23 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11846491A JPH04346155A (ja) | 1991-05-23 | 1991-05-23 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346155A true JPH04346155A (ja) | 1992-12-02 |
Family
ID=14737314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11846491A Withdrawn JPH04346155A (ja) | 1991-05-23 | 1991-05-23 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001086467A1 (fr) * | 2000-05-12 | 2001-11-15 | Fujitsu Limited | Controleur de donnees et controleur atm |
-
1991
- 1991-05-23 JP JP11846491A patent/JPH04346155A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001086467A1 (fr) * | 2000-05-12 | 2001-11-15 | Fujitsu Limited | Controleur de donnees et controleur atm |
| US6895473B2 (en) | 2000-05-12 | 2005-05-17 | Fujitsu Limited | Data control device and an ATM control device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |