JP3320922B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JP3320922B2 JP3320922B2 JP26091094A JP26091094A JP3320922B2 JP 3320922 B2 JP3320922 B2 JP 3320922B2 JP 26091094 A JP26091094 A JP 26091094A JP 26091094 A JP26091094 A JP 26091094A JP 3320922 B2 JP3320922 B2 JP 3320922B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリに関し、特に、
完全スケーラブルメモリに関する。
完全スケーラブルメモリに関する。
【０００２】
【従来の技術】従来、ＶＬＳＩメモリは、単一のメモリ
サイクル内に、メモリに記憶されたデータに高速にアク
セスし、それを変更することができるように設計されて
いる。この設計ストラテジの当然の結果は、特定の技術
（ＣＭＯＳ、ＧａＡｓ）の限界内で、与えられたメモリ
サイズに対するメモリサイクルの下限を設定することで
ある。この設計ストラテジの結果、メモリサイズの増大
によって、ビットラインおよびワードラインの容量の増
大によって引き起こされるサイクル時間が比例的増加す
る。従って、メモリ設計者は、メモリサイズを増大させ
る利益と、アクセス時間が遅くなるという欠点とを比較
考量しなければならない。
サイクル内に、メモリに記憶されたデータに高速にアク
セスし、それを変更することができるように設計されて
いる。この設計ストラテジの当然の結果は、特定の技術
（ＣＭＯＳ、ＧａＡｓ）の限界内で、与えられたメモリ
サイズに対するメモリサイクルの下限を設定することで
ある。この設計ストラテジの結果、メモリサイズの増大
によって、ビットラインおよびワードラインの容量の増
大によって引き起こされるサイクル時間が比例的増加す
る。従って、メモリ設計者は、メモリサイズを増大させ
る利益と、アクセス時間が遅くなるという欠点とを比較
考量しなければならない。
【０００３】
【発明が解決しようとする課題】アクセス時間を増大さ
せずにメモリサイズを増大させる努力として、メモリ設
計者は、メモリを、「ブロック」と呼ばれる小さいモジ
ュールに分割することにより、ブロックごとのワードラ
インおよびビットラインを短くし、それによって、アク
セス時間およびメモリスループットを改善した。この新
たな設計では、メモリのブロック間の通信は、入力アド
レスおよびデータをすべてのブロックに同報すること、
および、選択したブロックから取得したデータをチップ
出力ピンに送信することのために使用されるバスを通じ
て行われる。この技術は高速で高いスループットを実現
したが、この技術を使用するメモリのサイズは制限され
る。特に、バスを通じての伝播遅延（その長さはブロッ
ク数の増大とともに増大する）およびその他の相互接続
遅延が、ブロックにアクセスするのに要する短縮された
時間を超えるときに、収穫逓減点に到達する。
せずにメモリサイズを増大させる努力として、メモリ設
計者は、メモリを、「ブロック」と呼ばれる小さいモジ
ュールに分割することにより、ブロックごとのワードラ
インおよびビットラインを短くし、それによって、アク
セス時間およびメモリスループットを改善した。この新
たな設計では、メモリのブロック間の通信は、入力アド
レスおよびデータをすべてのブロックに同報すること、
および、選択したブロックから取得したデータをチップ
出力ピンに送信することのために使用されるバスを通じ
て行われる。この技術は高速で高いスループットを実現
したが、この技術を使用するメモリのサイズは制限され
る。特に、バスを通じての伝播遅延（その長さはブロッ
ク数の増大とともに増大する）およびその他の相互接続
遅延が、ブロックにアクセスするのに要する短縮された
時間を超えるときに、収穫逓減点に到達する。
【０００４】
【課題を解決するための手段】本発明は、２次元アレイ
のアドレスおよびデータ分布において、連続するクロッ
クサイクルの複数のデータアクセス要求をパイプライン
処理し、メモリサイズとは独立に一定のメモリアクセス
周波数を達成可能にしたメモリに関する。
のアドレスおよびデータ分布において、連続するクロッ
クサイクルの複数のデータアクセス要求をパイプライン
処理し、メモリサイズとは独立に一定のメモリアクセス
周波数を達成可能にしたメモリに関する。
【０００５】本発明の特定の実施例では、メモリは、Ｎ
行Ｍ列のブロックのアレイに配列されたブロックに分割
される。アレイブロックごとのラッチ、センス増幅器、
およびその他の論理回路は、（ａ）メモリアクセス要求
のための入力アドレスと、（ｂ）ライト動作に対してブ
ロック内の特定のメモリセルに書き込まれるデータとが
定期的に流れる２つの独立のパイプラインを作成するこ
とを可能にする。
行Ｍ列のブロックのアレイに配列されたブロックに分割
される。アレイブロックごとのラッチ、センス増幅器、
およびその他の論理回路は、（ａ）メモリアクセス要求
のための入力アドレスと、（ｂ）ライト動作に対してブ
ロック内の特定のメモリセルに書き込まれるデータとが
定期的に流れる２つの独立のパイプラインを作成するこ
とを可能にする。
【０００６】本発明によれば、ブロック内の特定のメモ
リセルに記憶されたデータは、入力アドレスがブロック
列、ブロック行、メモリセル列、およびメモリセル行を
表す特定の信号にデコードされるようなアドレス方式を
使用して取得または変更される。これらの信号は、アレ
イのブロック内の独立のデータパスを通って伝播されな
がら、垂直にクロックされる。行および列のアドレス成
分の独立のパスは、行および列のブロックアドレスによ
って示される、所望のメモリブロックで交差するとき、
セルアドレスの行および列の成分によって示されるブロ
ック内の特定のセルでメモリセル動作が実行される。デ
ータ取得（リード）動作の場合、取得したデータはその
後メモリチップ出力ピンへ伝播される。
リセルに記憶されたデータは、入力アドレスがブロック
列、ブロック行、メモリセル列、およびメモリセル行を
表す特定の信号にデコードされるようなアドレス方式を
使用して取得または変更される。これらの信号は、アレ
イのブロック内の独立のデータパスを通って伝播されな
がら、垂直にクロックされる。行および列のアドレス成
分の独立のパスは、行および列のブロックアドレスによ
って示される、所望のメモリブロックで交差するとき、
セルアドレスの行および列の成分によって示されるブロ
ック内の特定のセルでメモリセル動作が実行される。デ
ータ取得（リード）動作の場合、取得したデータはその
後メモリチップ出力ピンへ伝播される。
【０００７】ライト動作の場合も、上記のアドレスおよ
び伝播方式が使用される。しかし、書き込む入力データ
は、入力アドレス列成分のパスに従うのが望ましい。行
成分アドレスおよび列成分アドレスのパスが所望のブロ
ックで交差するとき、入力データは、その行および列の
セルアドレスによって示される所望のセルに書き込まれ
る。
び伝播方式が使用される。しかし、書き込む入力データ
は、入力アドレス列成分のパスに従うのが望ましい。行
成分アドレスおよび列成分アドレスのパスが所望のブロ
ックで交差するとき、入力データは、その行および列の
セルアドレスによって示される所望のセルに書き込まれ
る。
【０００８】本発明の実施例の特徴は、（ａ）上記のア
ドレスデコード方式、（ｂ）完全ランダムメモリセルア
クセス機構、および、（ｃ）連続するクロックサイクル
における複数のデータアクセスまたは更新要求に対する
データ取得および変更プランを、異なるパイプライン段
に設定することにある。
ドレスデコード方式、（ｂ）完全ランダムメモリセルア
クセス機構、および、（ｃ）連続するクロックサイクル
における複数のデータアクセスまたは更新要求に対する
データ取得および変更プランを、異なるパイプライン段
に設定することにある。
【０００９】本発明の実施例のもう１つの特徴は、欠陥
部分のアドレスをメモリに記憶し、それらをメモリの動
作部分のアドレスにマップする内容アドレスメモリ（Ｃ
ＡＭ）の使用によって、大規模なモノリシックメモリに
対して頑強さおよびフォールトトレランスを与えること
である。
部分のアドレスをメモリに記憶し、それらをメモリの動
作部分のアドレスにマップする内容アドレスメモリ（Ｃ
ＡＭ）の使用によって、大規模なモノリシックメモリに
対して頑強さおよびフォールトトレランスを与えること
である。
【００１０】
【実施例】図１に、本発明によるメモリの概略図を示
す。図１のメモリは、Ｎ行Ｍ列のブロックのアレイに配
列されたメモリセルのブロックに分割されている。各ブ
ロックは、各ブロックは、Ｋ行Ｊ列のメモリセルを含
む。従って、図１のメモリは全部でＪ×Ｋ×Ｍ×Ｎ個の
メモリセルアドレスを有する。このようにして、各メモ
リセルは、座標の対によって、すなわち、各ブロック内
のメモリセルの座標および特定のセルが位置するブロッ
クの座標によって一意的に指定される。メモリセル座標
は、（ｍr，ｍc）と表すことができる。ただし、ｍrは
メモリセル行、ｍcはメモリセル列であり、０≦ｍr＜
Ｋ、０≦ｍc＜Ｊである。同様に、ブロック座標は
（ｂr，ｂc）と表すことができる。ただし、ｂrはブロ
ック行、ｂcはブロック列であり、０≦ｂrＮ、０≦ｂc
＜Ｍである。
す。図１のメモリは、Ｎ行Ｍ列のブロックのアレイに配
列されたメモリセルのブロックに分割されている。各ブ
ロックは、各ブロックは、Ｋ行Ｊ列のメモリセルを含
む。従って、図１のメモリは全部でＪ×Ｋ×Ｍ×Ｎ個の
メモリセルアドレスを有する。このようにして、各メモ
リセルは、座標の対によって、すなわち、各ブロック内
のメモリセルの座標および特定のセルが位置するブロッ
クの座標によって一意的に指定される。メモリセル座標
は、（ｍr，ｍc）と表すことができる。ただし、ｍrは
メモリセル行、ｍcはメモリセル列であり、０≦ｍr＜
Ｋ、０≦ｍc＜Ｊである。同様に、ブロック座標は
（ｂr，ｂc）と表すことができる。ただし、ｂrはブロ
ック行、ｂcはブロック列であり、０≦ｂrＮ、０≦ｂc
＜Ｍである。
【００１１】図１のアレイのブロックは、単一のクロッ
クに完全に同期し、ブロック間の移動はクロックエッジ
で生じるとすることができる。隣接メモリブロック間の
クロックスキューを最小にし、さらに、高速なクロック
エッジを供給するために、Ｈツリークロック分配システ
ムを使用することができる。
クに完全に同期し、ブロック間の移動はクロックエッジ
で生じるとすることができる。隣接メモリブロック間の
クロックスキューを最小にし、さらに、高速なクロック
エッジを供給するために、Ｈツリークロック分配システ
ムを使用することができる。
【００１２】アドレスおよびデータは、デコーダ１０１
を通じて図１のメモリに入るビットの列からなる。デコ
ーダ１０１は、アドレス入力を２つの成分に分割する。
第１の成分は、ブロック行ｂrおよびメモリセル行ｍrを
指定する行成分である。第２の成分は、ブロック列ｂc
およびメモリセル列ｍcを指定する列成分である。アド
レス入力は、例えば、アドレス入力の最初のｗビットを
ブロックの行アドレスの指定であるとみなし、アドレス
入力の次のｘビットをそのブロックの列アドレスの指定
とみなすことによってデコードされる。アドレス入力の
次のｙビットは、そのブロック内の特定のセルの行アド
レスを示し、アドレス入力の最後のｚビットは、そのブ
ロックの同じセルの列アドレスを指定する。ｗ、ｘ、
ｙ、およびｚの値は、メモリ内のブロックの行および列
の数、ならびに、アレイの各ブロックに対応するビット
ラインおよびワードラインの数に依存する。全デコード
プロセスをデコーダ１０１で行うことも可能であり、ま
た、ワード幅を最小にするために、部分デコードをデコ
ーダ１０１で行い、残りのデコードをメモリブロック内
で、または、入力遅延ブロック１０２および１０４の列
内で行うことも可能である。
を通じて図１のメモリに入るビットの列からなる。デコ
ーダ１０１は、アドレス入力を２つの成分に分割する。
第１の成分は、ブロック行ｂrおよびメモリセル行ｍrを
指定する行成分である。第２の成分は、ブロック列ｂc
およびメモリセル列ｍcを指定する列成分である。アド
レス入力は、例えば、アドレス入力の最初のｗビットを
ブロックの行アドレスの指定であるとみなし、アドレス
入力の次のｘビットをそのブロックの列アドレスの指定
とみなすことによってデコードされる。アドレス入力の
次のｙビットは、そのブロック内の特定のセルの行アド
レスを示し、アドレス入力の最後のｚビットは、そのブ
ロックの同じセルの列アドレスを指定する。ｗ、ｘ、
ｙ、およびｚの値は、メモリ内のブロックの行および列
の数、ならびに、アレイの各ブロックに対応するビット
ラインおよびワードラインの数に依存する。全デコード
プロセスをデコーダ１０１で行うことも可能であり、ま
た、ワード幅を最小にするために、部分デコードをデコ
ーダ１０１で行い、残りのデコードをメモリブロック内
で、または、入力遅延ブロック１０２および１０４の列
内で行うことも可能である。
【００１３】アドレス入力がデコーダ１０１に入力され
た後、そのアドレス（ｂr，ｍr）の行成分は入力行遅延
ブロック１０２を通り、列成分（ｂc，ｍc）は入力列遅
延ブロック１０４を通る。入力遅延ブロック１０２およ
び１０４の役割は、アレイ内の列アドレス（および、適
当であればデータも）および行アドレスの伝播進行を同
期させ、相互に、１ブロックサイクル内に正しいブロッ
ク内の正しいセルに到達するようにすることである。入
力遅延ブロック１０２および１０４の例には、アドレス
またはデータを記憶するラッチの列がある。
た後、そのアドレス（ｂr，ｍr）の行成分は入力行遅延
ブロック１０２を通り、列成分（ｂc，ｍc）は入力列遅
延ブロック１０４を通る。入力遅延ブロック１０２およ
び１０４の役割は、アレイ内の列アドレス（および、適
当であればデータも）および行アドレスの伝播進行を同
期させ、相互に、１ブロックサイクル内に正しいブロッ
ク内の正しいセルに到達するようにすることである。入
力遅延ブロック１０２および１０４の例には、アドレス
またはデータを記憶するラッチの列がある。
【００１４】アドレスがアレイの所望のメモリブロック
に到達すると、ブロックの行または列のアドレス成分は
捨てられ、セルの行または列のアドレス成分のみがアレ
イのそのブロックを通じて伝播される。
に到達すると、ブロックの行または列のアドレス成分は
捨てられ、セルの行または列のアドレス成分のみがアレ
イのそのブロックを通じて伝播される。
【００１５】本発明によるメモリアクセスは、例えば、
ブロック（２，１）内のセル（１，０）（図１の塗りつ
ぶしたセルによって示される）に対するデータ取得動作
を考察することによって説明することができる。ブロッ
ク（２，１）内のメモリセル（０，１）の入力アドレス
がまずデコーダ１０１に入る。第１のメモリサイクル中
に、入力アドレスはデコーダ１０１で行および列のアド
レス成分にデコードされる。行アドレス成分は、ブロッ
ク（０，１）のアレイのメモリブロック成分に入る前に
２サイクル遅延される。同様に、列アドレスは、ブロッ
ク（２，０）のアレイのメモリブロック成分に入る前に
３サイクル遅延される。行および列のアドレス成分（セ
ルのみ）は、例えばセンス増幅器によって読み出される
小電圧スイング（図示せず、これ以上詳細には説明しな
い）を使用して、ブロックを次々と（列では垂直に、行
では水平に）伝播される。全部で６サイクルの後、行お
よび列のセルアドレス成分はブロック（２，１）で会合
し、そこで、リード動作がセル（１，０）で（周知の技
術を使用して）行われる。データがブロック（２，１）
内のセル（１，０）から取得された後、取得されたデー
タは、出力データ遅延ブロック１０３内のブロックのう
ちの１つに到達するまで、アレイのブロックを通して垂
直に（１サイクルに１ブロックずつ）伝播される。その
後、取得されたデータは、出力データ遅延ブロック１０
３０に到達するまで、出力データ遅延ブロック１０３の
ブロックを通して水平に（１サイクルに１出力データ遅
延ブロックずつ）伝播される。出力データ遅延ブロック
１０３０は、そのデータをメモリ出力に送る。このよう
にして、ブロックのＮ×Ｍアレイの場合、潜伏時間は約
Ｎ＋Ｍメモリサイクル時間である。
ブロック（２，１）内のセル（１，０）（図１の塗りつ
ぶしたセルによって示される）に対するデータ取得動作
を考察することによって説明することができる。ブロッ
ク（２，１）内のメモリセル（０，１）の入力アドレス
がまずデコーダ１０１に入る。第１のメモリサイクル中
に、入力アドレスはデコーダ１０１で行および列のアド
レス成分にデコードされる。行アドレス成分は、ブロッ
ク（０，１）のアレイのメモリブロック成分に入る前に
２サイクル遅延される。同様に、列アドレスは、ブロッ
ク（２，０）のアレイのメモリブロック成分に入る前に
３サイクル遅延される。行および列のアドレス成分（セ
ルのみ）は、例えばセンス増幅器によって読み出される
小電圧スイング（図示せず、これ以上詳細には説明しな
い）を使用して、ブロックを次々と（列では垂直に、行
では水平に）伝播される。全部で６サイクルの後、行お
よび列のセルアドレス成分はブロック（２，１）で会合
し、そこで、リード動作がセル（１，０）で（周知の技
術を使用して）行われる。データがブロック（２，１）
内のセル（１，０）から取得された後、取得されたデー
タは、出力データ遅延ブロック１０３内のブロックのう
ちの１つに到達するまで、アレイのブロックを通して垂
直に（１サイクルに１ブロックずつ）伝播される。その
後、取得されたデータは、出力データ遅延ブロック１０
３０に到達するまで、出力データ遅延ブロック１０３の
ブロックを通して水平に（１サイクルに１出力データ遅
延ブロックずつ）伝播される。出力データ遅延ブロック
１０３０は、そのデータをメモリ出力に送る。このよう
にして、ブロックのＮ×Ｍアレイの場合、潜伏時間は約
Ｎ＋Ｍメモリサイクル時間である。
【００１６】ライト動作の場合、上記と同じアドレスお
よびデータ伝播方式が使用される。所望のメモリセル
（例えば、ブロック（２，１）のセル（１，０））に書
き込むデータは、所望のブロックに到達するまで、上記
のような伝播方式を使用して、メモリブロックを通し
て、好ましくは垂直に伝播する。
よびデータ伝播方式が使用される。所望のメモリセル
（例えば、ブロック（２，１）のセル（１，０））に書
き込むデータは、所望のブロックに到達するまで、上記
のような伝播方式を使用して、メモリブロックを通し
て、好ましくは垂直に伝播する。
【００１７】本発明のパイプラインプロセスの明確な説
明を行うために、ブロック内のセルのデータ内容に影響
を与えることなくそのブロックを通してデータを伝播す
るために使用される技術の例の説明をしなければならな
い。
明を行うために、ブロック内のセルのデータ内容に影響
を与えることなくそのブロックを通してデータを伝播す
るために使用される技術の例の説明をしなければならな
い。
【００１８】このような技術の第１の例は、存在する水
平ワードラインを水平通信に使用するものである。ビッ
トラインが同時に「１」に保持されれば、メモリブロッ
クの内容は、ワードラインの活性化中に要求されるよう
に、不変のままとなる。
平ワードラインを水平通信に使用するものである。ビッ
トラインが同時に「１」に保持されれば、メモリブロッ
クの内容は、ワードラインの活性化中に要求されるよう
に、不変のままとなる。
【００１９】水平通信に対して、このような技術の第２
の例は、セルの各行にバイパス導線（パス）を設け、水
平通信のためにそのブロック内のセルの行を通るデータ
の導通路として使用するものである。セルの行を通るデ
ータはその導線（パス）を通過するため、セルのその行
の内容は影響を受けない。
の例は、セルの各行にバイパス導線（パス）を設け、水
平通信のためにそのブロック内のセルの行を通るデータ
の導通路として使用するものである。セルの行を通るデ
ータはその導線（パス）を通過するため、セルのその行
の内容は影響を受けない。
【００２０】垂直通信に対して、このような技術の第３
の例では、データは垂直ビットライン上を転送され、ワ
ードラインは、そのセルの内容が、セルの列をデータが
通る際に変更を受けないように、０にセットされる。
の例では、データは垂直ビットライン上を転送され、ワ
ードラインは、そのセルの内容が、セルの列をデータが
通る際に変更を受けないように、０にセットされる。
【００２１】図２に、図１のメモリへパイプライン処理
される複数のメモリアクセスの例を示す。図２では、３
つのリード動作を表す３つのメモリアクセス要求が、ス
テップ１〜３に示したように、３個の連続するクロック
サイクルに発行されている。図２の各ステップは１クロ
ックサイクルを表す。図２は各ステップのアレイの状態
を示し、各要求のアドレスやデータは異なる濃淡で表さ
れている。メモリブロックを囲む円は、そのブロックで
メモリアクセスが行われていることを示す。
される複数のメモリアクセスの例を示す。図２では、３
つのリード動作を表す３つのメモリアクセス要求が、ス
テップ１〜３に示したように、３個の連続するクロック
サイクルに発行されている。図２の各ステップは１クロ
ックサイクルを表す。図２は各ステップのアレイの状態
を示し、各要求のアドレスやデータは異なる濃淡で表さ
れている。メモリブロックを囲む円は、そのブロックで
メモリアクセスが行われていることを示す。
【００２２】ステップ１で、ブロック（１，２）内の特
定のセルの入力アドレス（以下Ａ１という）が、上記の
デコード方式を使用してデコードされる。ステップ２
で、Ａ１の行および列のアドレス成分が入力行および列
のブロックを通る間に、ブロック（３，１）の入力アド
レス（以下Ａ２という）がデコードされる。ステップ３
で、Ａ１およびＡ２が入力遅延ブロックを通る間に、ブ
ロック（１，１）内の特定のセルの入力アドレス（以下
Ａ３という）がデコードされる。ステップ４で、Ａ１の
セル行アドレス成分が、ブロック（１，０）へ水平に転
送され、一方、Ａ２、Ａ３と、Ａ１の列アドレス成分と
は、入力遅延ブロックを通しての移動を継続する。ステ
ップ５で、Ａ１は水平に１ブロックおよび垂直に１ブロ
ック移動する。同じステップで、Ａ２のセル列アドレス
はアレイのメモリブロックに入り、Ａ２のセル行アドレ
スは行入力遅延アドレスブロックを通る。その同じステ
ップで、Ａ３は行および列の入力遅延アドレスブロック
を通しての移動を継続する。ステップ６で、Ａ１は最終
宛先に到達し、このとき、入力セル行アドレスと入力セ
ル列アドレスがブロック（１，２）で交差する。そのと
き、この所望のメモリセルに記憶されているデータが取
得される。その同じステップで、Ａ２の列アドレスは入
力列遅延ブロック内をさらに１ブロック進み、そのセル
列アドレスはアレイのメモリブロック内を垂直に１ブロ
ック下がる。同時に、Ａ３は、アレイのメモリブロック
に水平および垂直に入る。
定のセルの入力アドレス（以下Ａ１という）が、上記の
デコード方式を使用してデコードされる。ステップ２
で、Ａ１の行および列のアドレス成分が入力行および列
のブロックを通る間に、ブロック（３，１）の入力アド
レス（以下Ａ２という）がデコードされる。ステップ３
で、Ａ１およびＡ２が入力遅延ブロックを通る間に、ブ
ロック（１，１）内の特定のセルの入力アドレス（以下
Ａ３という）がデコードされる。ステップ４で、Ａ１の
セル行アドレス成分が、ブロック（１，０）へ水平に転
送され、一方、Ａ２、Ａ３と、Ａ１の列アドレス成分と
は、入力遅延ブロックを通しての移動を継続する。ステ
ップ５で、Ａ１は水平に１ブロックおよび垂直に１ブロ
ック移動する。同じステップで、Ａ２のセル列アドレス
はアレイのメモリブロックに入り、Ａ２のセル行アドレ
スは行入力遅延アドレスブロックを通る。その同じステ
ップで、Ａ３は行および列の入力遅延アドレスブロック
を通しての移動を継続する。ステップ６で、Ａ１は最終
宛先に到達し、このとき、入力セル行アドレスと入力セ
ル列アドレスがブロック（１，２）で交差する。そのと
き、この所望のメモリセルに記憶されているデータが取
得される。その同じステップで、Ａ２の列アドレスは入
力列遅延ブロック内をさらに１ブロック進み、そのセル
列アドレスはアレイのメモリブロック内を垂直に１ブロ
ック下がる。同時に、Ａ３は、アレイのメモリブロック
に水平および垂直に入る。
【００２３】メモリセルの物理アクセスは、要求された
のと同じ順序で行われないことがある。例えば、ブロッ
ク（１，１）からのリード（動作）は、第３の要求であ
るが、物理的には、ステップ（サイクル）７で実行さ
れ、これは、ブロック（３，１）からのリード（動作）
の１ステップ前である。しかし、出力パスは、データが
メモリから正しい順序で現れることを保証する。
のと同じ順序で行われないことがある。例えば、ブロッ
ク（１，１）からのリード（動作）は、第３の要求であ
るが、物理的には、ステップ（サイクル）７で実行さ
れ、これは、ブロック（３，１）からのリード（動作）
の１ステップ前である。しかし、出力パスは、データが
メモリから正しい順序で現れることを保証する。
【００２４】図３に、本発明をスタティックランダムア
クセスメモリ（ＳＲＡＭ）で実施するための、ブロック
内の行および列の入力ラッチならびに制御信号入力の配
置を示す。
クセスメモリ（ＳＲＡＭ）で実施するための、ブロック
内の行および列の入力ラッチならびに制御信号入力の配
置を示す。
【００２５】図３において、左上隅に、クロック入力信
号３０１が示されている。この入力信号は、有効列アド
レス（ＶＡＤＤc）のラッチ３０２、有効行アドレス
（ＶＡＤＤr）のラッチ３０３、ワードラインラッチ３
０４、および、データ・列アドレスラッチ３０５を含
む、アレイ３０９内のすべてのラッチを同期させる。ラ
ッチ３０２、３０３、３０４および３０５は、それぞ
れ、（ａ）行および列のアドレス、（ｂ）特定のブロッ
ク／セル座標のデータまたはワードラインを記憶する。
データ・列アドレスラッチ３０５は、入力データおよび
セル列アドレスを記憶するレジスタである。同様に、ワ
ードラインラッチ３０４は、入力行アドレスを記憶する
マルチビットレジスタである。行アドレスが完全にデコ
ードされるとき、ワードラインラッチ３０４は、多くと
も、メモリアレイ内の行と同じ数のビットを有する。上
記のように、実施例によっては、図１のデコーダ１０１
が完全なデコードを実行しないこともある。そのような
場合、各ブロックにおいてさらにでコードが必要であ
る。行アドレスが部分的にデコードされるとき、ワード
ラインラッチ３０４は、メモリアレイの行の数より少な
いビット数を有する。この場合、ワードライン選択ロジ
ック３０７でさらにデコードが行われる。最終的に、行
アドレスが完全にエンコードされるとき、ワードライン
ラッチ３０４に記憶されるビット数はｌｏｇ2Ｋに等し
い。ただし、Ｋはメモリアレイの行の数である。この場
合、完全なデコードはワードライン選択ロジック３０７
で行われる。
号３０１が示されている。この入力信号は、有効列アド
レス（ＶＡＤＤc）のラッチ３０２、有効行アドレス
（ＶＡＤＤr）のラッチ３０３、ワードラインラッチ３
０４、および、データ・列アドレスラッチ３０５を含
む、アレイ３０９内のすべてのラッチを同期させる。ラ
ッチ３０２、３０３、３０４および３０５は、それぞ
れ、（ａ）行および列のアドレス、（ｂ）特定のブロッ
ク／セル座標のデータまたはワードラインを記憶する。
データ・列アドレスラッチ３０５は、入力データおよび
セル列アドレスを記憶するレジスタである。同様に、ワ
ードラインラッチ３０４は、入力行アドレスを記憶する
マルチビットレジスタである。行アドレスが完全にデコ
ードされるとき、ワードラインラッチ３０４は、多くと
も、メモリアレイ内の行と同じ数のビットを有する。上
記のように、実施例によっては、図１のデコーダ１０１
が完全なデコードを実行しないこともある。そのような
場合、各ブロックにおいてさらにでコードが必要であ
る。行アドレスが部分的にデコードされるとき、ワード
ラインラッチ３０４は、メモリアレイの行の数より少な
いビット数を有する。この場合、ワードライン選択ロジ
ック３０７でさらにデコードが行われる。最終的に、行
アドレスが完全にエンコードされるとき、ワードライン
ラッチ３０４に記憶されるビット数はｌｏｇ2Ｋに等し
い。ただし、Ｋはメモリアレイの行の数である。この場
合、完全なデコードはワードライン選択ロジック３０７
で行われる。
【００２６】制御ロジック３０６は、ラッチ３０３およ
び３０２から入力を受信し、ワードライン選択ロジック
３０７に、または、ライト・伝播ロジック３０８に送ら
れるブロック内制御信号を発生する。さらに、制御ロジ
ック３０６は、アレイ内の隣接ブロックに送られるブロ
ック間制御信号も発生する。制御信号は、特定の機能を
実行するために制御ロジック３０６によって発行される
コマンドである。この機能には、（ａ）特定のメモリセ
ルにデータを書き込むこと（「ＷＲＩＴＥ」コマン
ド）、（ｂ）入力アドレスまたはデータを垂直に（「Ｖ
ＰＲＯＰ」コマンド）または水平に（「ＨＰＲＯＰ」コ
マンド）伝播することがある。これらのコマンドは、例
えば、真理値表を使用して発行される。有効行アドレス
が真であり、かつ、有効列アドレスが偽であるとき、Ｈ
ＰＲＯＰ（水平伝播）は真である。有効行アドレスが真
であり、有効列アドレスが真であり、ＲＷ￣（リード・
非ライト）が偽であるとき、ＷＲＩＴＥ制御信号は真で
ある。有効列アドレスが真であり、かつ、有効行アドレ
スが偽であるとき、ＶＰＲＯＰ制御信号は真である。最
後に、有効行アドレスおよび有効列アドレスが両方とも
真であるとき、ＷＯＲＤ制御信号は真である。
び３０２から入力を受信し、ワードライン選択ロジック
３０７に、または、ライト・伝播ロジック３０８に送ら
れるブロック内制御信号を発生する。さらに、制御ロジ
ック３０６は、アレイ内の隣接ブロックに送られるブロ
ック間制御信号も発生する。制御信号は、特定の機能を
実行するために制御ロジック３０６によって発行される
コマンドである。この機能には、（ａ）特定のメモリセ
ルにデータを書き込むこと（「ＷＲＩＴＥ」コマン
ド）、（ｂ）入力アドレスまたはデータを垂直に（「Ｖ
ＰＲＯＰ」コマンド）または水平に（「ＨＰＲＯＰ」コ
マンド）伝播することがある。これらのコマンドは、例
えば、真理値表を使用して発行される。有効行アドレス
が真であり、かつ、有効列アドレスが偽であるとき、Ｈ
ＰＲＯＰ（水平伝播）は真である。有効行アドレスが真
であり、有効列アドレスが真であり、ＲＷ￣（リード・
非ライト）が偽であるとき、ＷＲＩＴＥ制御信号は真で
ある。有効列アドレスが真であり、かつ、有効行アドレ
スが偽であるとき、ＶＰＲＯＰ制御信号は真である。最
後に、有効行アドレスおよび有効列アドレスが両方とも
真であるとき、ＷＯＲＤ制御信号は真である。
【００２７】ラッチ３０３は、ラッチ３０６に記憶され
ている行アドレスが有効であるかどうかを示す制御信号
を一方のビットに記憶する２ビットレジスタである。他
方のビットには、ラッチ３０３はＲＷ￣（リード・非ラ
イト）制御信号を記憶する。ラッチ３０２は、有効列ア
ドレスを示す１ビットのみを記憶する。同様に、ラッチ
３０５は、ラッチ３０５に記憶されている列アドレスが
有効であるかどうかを示す制御信号を記憶する。
ている行アドレスが有効であるかどうかを示す制御信号
を一方のビットに記憶する２ビットレジスタである。他
方のビットには、ラッチ３０３はＲＷ￣（リード・非ラ
イト）制御信号を記憶する。ラッチ３０２は、有効列ア
ドレスを示す１ビットのみを記憶する。同様に、ラッチ
３０５は、ラッチ３０５に記憶されている列アドレスが
有効であるかどうかを示す制御信号を記憶する。
【００２８】ブロック間制御信号は、有効列アドレスが
真でない場合に、ラッチ３０３に記憶されている有効行
アドレスを含む。もう１つのブロック間制御信号は、有
効行アドレスが真であり、かつ、ＲＷ￣が偽である場合
以外に、ラッチ３０２に記憶されている有効列アドレス
である。上記のように、ワードライン選択ロジック３０
７は、入力行アドレスの部分的なまたは完全なデコード
を実行することができる。ＷＯＲＤが真であるとき、デ
コードされる行アドレスは、ブロック３０９のワードラ
イン入力に接続される。ＨＰＲＯＰが真であるとき、入
力行アドレスはアレイ内の次のブロックに伝播される。
ライト・伝播ロジック３０８は、制御ロジック３０６お
よびラッチ３０５から入力信号を受信する。ＶＰＲＯＰ
が真であるとき、入力データおよび列アドレスは、例え
ば、ライト・伝播ロジック３０８からブロック３０９を
通じてセンス増幅器３１０へデータを転送する小電圧ス
イングを使用して、センス増幅器３１０へ伝播される。
これに対して、列入力アドレスは、例えば、全電圧スイ
ングを使用して、ラッチ３０５からセンス増幅器３１０
へ転送される。ＷＲＩＴＥが真であるとき、ラッチ３０
５からの入力データは、セル行およびセル列のアドレス
によって示される、ブロック３０９内の特定のメモリセ
ルに書き込まれる。センス増幅器３１０は、入力とし
て、ライト・伝播ロジック３０８から列アドレスを受信
し、そのアドレスを、垂直パイプラインの隣接ブロック
に転送する。受信した列アドレスは、ブロック３０９か
らのデータをセンスするために使用される。
真でない場合に、ラッチ３０３に記憶されている有効行
アドレスを含む。もう１つのブロック間制御信号は、有
効行アドレスが真であり、かつ、ＲＷ￣が偽である場合
以外に、ラッチ３０２に記憶されている有効列アドレス
である。上記のように、ワードライン選択ロジック３０
７は、入力行アドレスの部分的なまたは完全なデコード
を実行することができる。ＷＯＲＤが真であるとき、デ
コードされる行アドレスは、ブロック３０９のワードラ
イン入力に接続される。ＨＰＲＯＰが真であるとき、入
力行アドレスはアレイ内の次のブロックに伝播される。
ライト・伝播ロジック３０８は、制御ロジック３０６お
よびラッチ３０５から入力信号を受信する。ＶＰＲＯＰ
が真であるとき、入力データおよび列アドレスは、例え
ば、ライト・伝播ロジック３０８からブロック３０９を
通じてセンス増幅器３１０へデータを転送する小電圧ス
イングを使用して、センス増幅器３１０へ伝播される。
これに対して、列入力アドレスは、例えば、全電圧スイ
ングを使用して、ラッチ３０５からセンス増幅器３１０
へ転送される。ＷＲＩＴＥが真であるとき、ラッチ３０
５からの入力データは、セル行およびセル列のアドレス
によって示される、ブロック３０９内の特定のメモリセ
ルに書き込まれる。センス増幅器３１０は、入力とし
て、ライト・伝播ロジック３０８から列アドレスを受信
し、そのアドレスを、垂直パイプラインの隣接ブロック
に転送する。受信した列アドレスは、ブロック３０９か
らのデータをセンスするために使用される。
【００２９】図４に、冗長列および内容アドレスメモリ
（ＣＡＭ）を有し、行および列に配列されたメモリブロ
ックのフォールトトレラントアレイを示す。本発明の原
理は、高速で大規模なモノリシックメモリの作成を可能
にするため、その大規模メモリを機能させ費用効率を良
くするには、フォールトトレランスが必要である。
（ＣＡＭ）を有し、行および列に配列されたメモリブロ
ックのフォールトトレラントアレイを示す。本発明の原
理は、高速で大規模なモノリシックメモリの作成を可能
にするため、その大規模メモリを機能させ費用効率を良
くするには、フォールトトレランスが必要である。
【００３０】図４で、欠陥メモリセルは「Ｘ」でマーク
されている。各欠陥メモリセルには、ブロック４０３の
冗長列のブロック内に位置する動作メモリセルが対応
し、これは図４では円で囲んだ四角形で示されている。
図４に示したように、欠陥メモリセルは、動作メモリセ
ルと同じセルの行および列のアドレスを有する。ＣＡＭ
４０２内のルックアップテーブルは、アレイ内のすべて
の欠陥メモリセルのアドレスを、対応する動作セルのア
ドレスと関係づける。欠陥メモリセルのみが図４には示
されているが、理解されるように、ブロック全体および
行または列全体に欠陥がある可能性もある。従って、複
数の冗長列（または行）をアレイ内に備えることも可能
である。その場合、ＣＡＭ４０２内のルックアップテー
ブルは、欠陥ブロック、ブロックの列、ブロックの行
を、それぞれ、動作ブロック、ブロックの列、またはブ
ロックの行にマップすることができる。
されている。各欠陥メモリセルには、ブロック４０３の
冗長列のブロック内に位置する動作メモリセルが対応
し、これは図４では円で囲んだ四角形で示されている。
図４に示したように、欠陥メモリセルは、動作メモリセ
ルと同じセルの行および列のアドレスを有する。ＣＡＭ
４０２内のルックアップテーブルは、アレイ内のすべて
の欠陥メモリセルのアドレスを、対応する動作セルのア
ドレスと関係づける。欠陥メモリセルのみが図４には示
されているが、理解されるように、ブロック全体および
行または列全体に欠陥がある可能性もある。従って、複
数の冗長列（または行）をアレイ内に備えることも可能
である。その場合、ＣＡＭ４０２内のルックアップテー
ブルは、欠陥ブロック、ブロックの列、ブロックの行
を、それぞれ、動作ブロック、ブロックの列、またはブ
ロックの行にマップすることができる。
【００３１】図４で、デコーダ４０１は、入力アドレス
を、ＣＡＭ４０２に送られる行および列のアドレスにデ
コードする。ＣＡＭ４０２は、デコーダ４０１から受信
した入力行および列アドレスを、ＣＡＭ４０２に記憶さ
れているすべての欠陥メモリセルアドレスと比較するよ
うに配置された特殊設計回路である。欠陥メモリ位置の
アドレスおよびそれが対応する動作位置アドレスは、メ
モリ製造または自己試験プロセス中にＣＡＭのルックア
ップテーブルに入力することができる。デコーダ４０１
によって供給される列および行のアドレスが欠陥メモリ
セルを指すとき、その欠陥セルのブロック列アドレス
は、対応する動作メモリセルのブロック列アドレスにマ
ップされる。欠陥セルと動作セルのブロック行アドレス
とメモリセルアドレス（行および列）は同一であるた
め、ブロック列アドレスが、対応する動作セルの座標を
指定だけでよい。アレイ内のメモリブロックの同じ行で
あっても異なるブロックで行われることを除いては、メ
モリアクセス機構は上記と同様に進行する。
を、ＣＡＭ４０２に送られる行および列のアドレスにデ
コードする。ＣＡＭ４０２は、デコーダ４０１から受信
した入力行および列アドレスを、ＣＡＭ４０２に記憶さ
れているすべての欠陥メモリセルアドレスと比較するよ
うに配置された特殊設計回路である。欠陥メモリ位置の
アドレスおよびそれが対応する動作位置アドレスは、メ
モリ製造または自己試験プロセス中にＣＡＭのルックア
ップテーブルに入力することができる。デコーダ４０１
によって供給される列および行のアドレスが欠陥メモリ
セルを指すとき、その欠陥セルのブロック列アドレス
は、対応する動作メモリセルのブロック列アドレスにマ
ップされる。欠陥セルと動作セルのブロック行アドレス
とメモリセルアドレス（行および列）は同一であるた
め、ブロック列アドレスが、対応する動作セルの座標を
指定だけでよい。アレイ内のメモリブロックの同じ行で
あっても異なるブロックで行われることを除いては、メ
モリアクセス機構は上記と同様に進行する。
【００３２】
【発明の効果】以上述べたごとく、本発明によれば、上
記のアドレスデコード方式、完全ランダムメモリセルア
クセス機構、および、連続するクロックサイクルにおけ
る複数のデータアクセスまたは更新要求に対するデータ
取得および変更プランを、異なるパイプライン段に設定
することにより、メモリサイズとは独立に一定のメモリ
アクセス周波数を達成する。また、欠陥部分のアドレス
をメモリに記憶し、それらをメモリの動作部分のアドレ
スにマップする内容アドレスメモリ（ＣＡＭ）の使用に
よって、大規模なモノリシックメモリに対して頑強さお
よびフォールトトレランスを与えることができる。
記のアドレスデコード方式、完全ランダムメモリセルア
クセス機構、および、連続するクロックサイクルにおけ
る複数のデータアクセスまたは更新要求に対するデータ
取得および変更プランを、異なるパイプライン段に設定
することにより、メモリサイズとは独立に一定のメモリ
アクセス周波数を達成する。また、欠陥部分のアドレス
をメモリに記憶し、それらをメモリの動作部分のアドレ
スにマップする内容アドレスメモリ（ＣＡＭ）の使用に
よって、大規模なモノリシックメモリに対して頑強さお
よびフォールトトレランスを与えることができる。
【図１】本発明によるメモリの実施例の概略図である。
【図２】図１のメモリへパイプライン処理される複数の
メモリアクセスの例の図である。
メモリアクセスの例の図である。
【図３】スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）に対して本発明を実施するための、図１のメモリの
ブロック内の行および列の入力ラッチおよび制御信号入
力の配置の図である。
Ｍ）に対して本発明を実施するための、図１のメモリの
ブロック内の行および列の入力ラッチおよび制御信号入
力の配置の図である。
【図４】冗長な列および内容アドレスメモリ（ＣＡＭ）
を有する、行および列に配列されたメモリブロックのフ
ォールトトレラントアレイの図である。
を有する、行および列に配列されたメモリブロックのフ
ォールトトレラントアレイの図である。
１０１ デコーダ １０２ 入力行遅延ブロック １０３ 出力データ遅延ブロック １０４ 入力列遅延ブロック １０３０ 出力データ遅延ブロック ３０１ クロック入力信号 ３０２ ラッチ ３０３ ラッチ ３０４ ワードラインラッチ ３０５ データ・列アドレスラッチ ３０６ 制御ロジック ３０７ ワードライン選択ロジック ３０８ ライト・伝播ロジック ３０９ アレイ ３１０ センス増幅器 ４０１ デコーダ ４０２ ＣＡＭ ４０３ 冗長列
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー ジョン ニコル オーストラリア、2777 エヌエスダブリ ュ、スプリングウッド、アルダートン アベニュー 12 (56)参考文献 特開 平２−294993（ＪＰ，Ａ) 特開 平５−144290（ＪＰ，Ａ) 特開 平２−310887（ＪＰ，Ａ) 特開 昭64−62894（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 12/16 G06F 13/16 - 13/18 G11C 11/34
Claims (10)
- 【請求項１】 複数の行および列のメモリセルに分割さ
れたメモリブロックの行および列に分割されたアレイ
と、 前記メモリブロックおよびメモリセルのアドレスを、ブ
ロック列、ブロック行、セル列、およびセル行のアドレ
ス信号にデコードするデコード手段（１０１）と、 前記ブロックおよびセルのアドレス信号を使用してアレ
イ内のメモリセルをアドレスするアドレス手段と、 メモリ装置が単一のメモリブロックのクロック速度に等
しいクロック速度で動作するように、メモリセルにアク
セスするために、前記デコード手段および前記アドレス
手段を使用して、連続するクロックサイクルの複数のメ
モリアクセス要求を、アレイの特定のブロックから物理
的に隣接するブロック内へとパイプライン処理するパイ
プライン手段とからなることを特徴とするメモリ装置。 - 【請求項２】 前記パイプライン手段は、アレイの列を
通じてブロック列およびセル列のアドレス信号を伝播
し、アレイの行を通じてブロック行およびセル行のアド
レス信号を伝播する手段を有し、前記ブロックおよびセ
ルのアドレス信号は、ブロック行およびブロック列のア
ドレス信号によって指定される所望のメモリブロックに
行および列のアドレス信号が同時に到達するように１ク
ロックサイクルごとに１ブロックずつ伝播されることを
特徴とする請求項１のメモリ装置。 - 【請求項３】 前記アドレス信号およびデータは、ブロ
ックごとの、ラッチ、センス増幅器および論理回路によ
って形成されるデータパスを通じて伝播されることを特
徴とする請求項１のメモリ装置。 - 【請求項４】 選択したメモリセルからデータを取得す
る取得手段をさらに有することを特徴とする請求項１の
メモリ装置。 - 【請求項５】 前記取得手段は、選択したメモリセルの
ブロックに対応するセンス増幅器によって読み出される
小電圧スイングを認識する手段を有することを特徴とす
る請求項４のメモリ装置。 - 【請求項６】 パイプライン処理されたメモリアクセス
要求が先入れ先出し式に処理されるように、取得したデ
ータがメモリ装置の出力パスに到達するまで、少なくと
も１つのメモリセルから取得されたデータを、１サイク
ルごとに１ブロックずつ、アレイのブロックを通じて送
る手段をさらに有することを特徴とする請求項４のメモ
リ装置。 - 【請求項７】 前記メモリ装置内の欠陥部分のアドレス
を記憶し、前記欠陥部分のアドレスをメモリ装置内の動
作部分のアドレスにマップする内容アドレスメモリ（４
０２）をさらに有することを特徴とする請求項１のメモ
リ装置。 - 【請求項８】 アレイ内の各ブロック（３０９）が、 データの他にブロック内のメモリセルの有効な行および
列のアドレスを記憶するラッチ（３０２、３０３、３０
４、３０５）と、 前記ラッチからの入力を受信し、受信した入力データを
伝播し、受信した入力データを特定のメモリセルに書き
込むための制御信号を発生する制御論理回路（３０６）
と、 前記ラッチのうちの１つからの入力として列アドレスを
受信し、そのアドレスを垂直方向に隣接するブロックに
転送するセンス増幅器（３１０）とを有することを特徴
とする請求項１のメモリ装置。 - 【請求項９】 入力データが、選択したメモリセルのア
ドレス信号とともに伝播されたときに、その選択したメ
モリセルに入力データを書き込む手段（３０８）をさら
に有することを特徴とする請求項１のメモリ装置。 - 【請求項１０】 前記書き込む手段が、前記選択したメ
モリセルの選択したビットライン上に全電圧スイングを
加える手段をさらに有することを特徴とする請求項９の
メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US132068 | 1993-10-04 | ||
| US08/132,068 US5355345A (en) | 1993-10-04 | 1993-10-04 | Fully scalable memory apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07175712A JPH07175712A (ja) | 1995-07-14 |
| JP3320922B2 true JP3320922B2 (ja) | 2002-09-03 |
Family
ID=22452311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26091094A Expired - Lifetime JP3320922B2 (ja) | 1993-10-04 | 1994-10-03 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5355345A (ja) |
| EP (1) | EP0646925B1 (ja) |
| JP (1) | JP3320922B2 (ja) |
| CA (1) | CA2127947C (ja) |
| DE (1) | DE69421993T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5537631A (en) * | 1994-03-21 | 1996-07-16 | Current Logic Systems, Inc. | Memory management technique for defective memory |
| US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
| KR100634384B1 (ko) * | 2004-07-16 | 2006-10-16 | 삼성전자주식회사 | 액세스 데이터를 저장하는 회로를 구비한 반도체 메모리 장치 |
| US8527726B2 (en) | 2008-11-13 | 2013-09-03 | International Business Machines Corporation | Tiled storage array with systolic move-to-front reorganization |
| US8539185B2 (en) * | 2008-11-13 | 2013-09-17 | International Business Machines Corporation | Systolic networks for a spiral cache |
| US8015357B2 (en) * | 2008-11-13 | 2011-09-06 | International Business Machines Corporation | Storage array tile supporting systolic movement operations |
| US8271728B2 (en) * | 2008-11-13 | 2012-09-18 | International Business Machines Corporation | Spiral cache power management, adaptive sizing and interface operations |
| US8543768B2 (en) | 2008-11-13 | 2013-09-24 | International Business Machines Corporation | Memory system including a spiral cache |
| US8060699B2 (en) * | 2008-11-13 | 2011-11-15 | International Business Machines Corporation | Spiral cache memory and method of operating a spiral cache |
| US8689027B2 (en) * | 2008-11-13 | 2014-04-01 | International Business Machines Corporation | Tiled memory power management |
| US8370579B2 (en) * | 2009-12-17 | 2013-02-05 | International Business Machines Corporation | Global instructions for spiral cache management |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093809A (en) * | 1989-04-21 | 1992-03-03 | Siemens Aktiengesellschaft | Static memory having pipeline registers |
| US5199033A (en) * | 1990-05-10 | 1993-03-30 | Quantum Corporation | Solid state memory array using address block bit substitution to compensate for non-functional storage cells |
| EP0471932B1 (en) * | 1990-07-27 | 1997-01-22 | International Business Machines Corporation | Virtual multi-port ram |
| JPH06168177A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | パイプラインメモリ装置 |
-
1993
- 1993-10-04 US US08/132,068 patent/US5355345A/en not_active Expired - Lifetime
-
1994
- 1994-07-12 CA CA002127947A patent/CA2127947C/en not_active Expired - Fee Related
- 1994-09-21 DE DE69421993T patent/DE69421993T2/de not_active Expired - Lifetime
- 1994-09-21 EP EP94306932A patent/EP0646925B1/en not_active Expired - Lifetime
- 1994-10-03 JP JP26091094A patent/JP3320922B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69421993D1 (de) | 2000-01-13 |
| CA2127947C (en) | 1999-05-18 |
| US5355345A (en) | 1994-10-11 |
| EP0646925A2 (en) | 1995-04-05 |
| EP0646925B1 (en) | 1999-12-08 |
| DE69421993T2 (de) | 2000-07-13 |
| EP0646925A3 (en) | 1995-09-06 |
| CA2127947A1 (en) | 1995-04-05 |
| JPH07175712A (ja) | 1995-07-14 |
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