JPH032943A - 記憶システム - Google Patents

記憶システム

Info

Publication number
JPH032943A
JPH032943A JP2044313A JP4431390A JPH032943A JP H032943 A JPH032943 A JP H032943A JP 2044313 A JP2044313 A JP 2044313A JP 4431390 A JP4431390 A JP 4431390A JP H032943 A JPH032943 A JP H032943A
Authority
JP
Japan
Prior art keywords
data
memory
written
word
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2044313A
Other languages
English (en)
Inventor
Charlotte A Burrer
シャーロット・エイミー・バーラー
Lawrence L Krantz
ローレンス・エル・クランツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EMC Corp
Original Assignee
Data General Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Data General Corp filed Critical Data General Corp
Publication of JPH032943A publication Critical patent/JPH032943A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、データ処理システムにおいて使用される記憶
システムに関し、特に複数パンクのメモリー・モジュー
ルを使用する記憶システムならびに読出し／書込み操作
を実施する際前記メモリー・バンクをアクセスするため
の独特のインターリーブされたパイプライン手法に関す
る。
（背景技術） 一般に、多数のバンクのメモリー・モジュールをデータ
処理システムの記憶システムにおいて使用する際、読出
し／書込み操作の実施のためこのようなメモリー・バン
クをアクセスするために、前記記憶システムに関して出
し入れされつつある情報は時に多数のデータ・ワード・
ブロックの形態で転送される。例えば、メモリー・モジ
ュールに関する書込みあるいは読出しのため、４つの３
２ビツト・データ・ワードのブロックにおける情報を転
送することが一般的である。このようなデータ転送操作
に対する従来の試みは、メモリー・モジュールの４つの
バンクを使用して各メモリー・モジュール・バンクカラ
４つのワードの１つを順次アクセスすることである。例
えば、各読出しのアクセス中、１つあるいは多数のビッ
ト・エラーに関与したデータ・ワードを検査するため、
各モジュール・バンクと関連してエラーの検出および訂
正ロジックがＣ重用される。
このような周知の試みにおける全体的な性能は高速度の
記憶システムを使用する際は満足し得るものであるが、
内部で使用される構成要素の数および質に相応する代償
によるものである。
いくつかの用途においては、今日のシステムにおいて要
求されるものよりも少ない構成要素および低い速度のメ
モリー・モジュールを使用することにより安いコストで
相当の性能を達成することが望ましい。
（発明の要約） 本発明によれば、多数のメモリー・バンクからなるメモ
リーが、そのブロックにおけるデータ・ワードのインタ
ーリーブおよびパイプライン措置の異なる独自の組合わ
せを提供し、１回の書込みが同しデータ転送における後
期および前期の両方の占込み操作を使用するように、ま
た１つのメモリー・バンクからの読出しが独特のパイプ
ライン手法で行われるようにする。このようなインター
リーブおよびパイプライン操作のｉ［１合わせか、今日
のシステムと比肩し得る処理能力をより少ない要素と低
速のメモリーを用いてより安価に提供するのである。
以上の点に関して、例えば特定の実施態様においては、
本記憶システムは２つのメモリー・バンクを含むように
構成され、そのブロックの１つ置きのデータ・ワードが
第１のメモリー・バンクに格納され、このブロックの介
在する１つ置きのデータ・ワードがこのような多数のデ
ータ・ワード・ブロック、例えば４つのデータ・ワード
のブロックの迅速なアクセスのため第２のメモリー・バ
ンクに格納される。例えば、メモリー・バンクに書込ま
れるその一連のデータ・ワードが、各メモリー・バンク
に対して交互に書込まれる。例えば、要求側により１回
の読出し操作でアクセスされるデータ・ワードは、有効
にパイプライン操作されて交互に要求側へ送られる。
７１つのデータ・ワードのブロックの書込み操作のため
に、第１のデータ・ワードが後期の書込み操作により１
つのメモリー・バンクへ書込まれ、３番目のワードが前
期の書込み操作により同しメモリー・バンクへ書込まれ
るが、２番目のデータ・ワードは後期の操作により曲の
メモリー・バンクへど込まれ、４番目のワードは前期の
ｔＩＦ込み操作によって同しメモリー・バンクへ書込ま
れる３、このような操作は、例えば、最初のワードを後
期の書込み操作により１つのメモリー・バンクへ書込む
ことにより、また３番目、５番目および７番目のワード
を前期の書込み操作により書込む一方、２番目のワード
を後期の書込み操作により他のメモリー・バンクへ、ま
た４番目、６番目および８番目のワードを前期の書込み
操作により書込むことによって、８ワード・ブロックま
で拡張することができる。
読出し操作の場合は、例えば、４ワード・ブロックの最
初の２つのデータ・ワードが各メモリー・バンクから１
つずつ同時にアクセスされ、従って２ワードが同時にエ
ラーについて検査される。エラーについて検査された第
１のメモリー・バンクからの最初のワードは要求側に供
給するための適当なバスへ供給されるが、第２のメモリ
ー・バンクからの２番目のワードは要求側へ後で供給す
るため一時的に保持される。次の２つのワードは、各メ
モリー・バンクから１つずつ同時にアクセス卒れてエラ
ーについて検査され、次いで類似のパイプライン方式で
要求側へ供給される。８ワード・ブロックの場合は、そ
の後続の６対もまた同時にアクセスされ、エラーについ
て検査され、このようなパイプライン方式で供給される
。
このように、４データ・ワード・ブロックのデータ・ワ
ードはインターリーブ方式でメモリー・バンクに格納さ
れて、その最初および３番目のデータ・ワードが第１の
メモリー・バンクに格納されるが、２番目および４番目
のワードは第２のメモリー・バンクに格納される。適当
な受取りレジスタおよびラッチ回路を用いて読出し操作
におけるその供給をパイプライン操作して、ワードがア
クセスされエラーの検査ができ、その後パイプライン方
式で所要のシーケンスで適当なバスへ供給できるように
する。
従って、４ワード・データ・ブロックが、僅かに２つの
メモリー・バンクおよびこれと関連する２つの対応する
エラー検査論理回路を使用することにより使用でき、こ
の４ワード・データ・ブロックが所要の正しいシーケン
スで使用できるようになる。このようなワードが例えば
メモリー・バンクにおいてインターリーブされ次いで適
当なバスへ供給するためパイプライン操作されるこの方
法は、４つのメモリー・バンクおよびそれぞれと関連す
るエラー検査ロジックを使用する上記周知のシステムの
性能と比肩し得る性能を提供するが、本発明によるシス
テムのコストは従来のシステムのそれより安い。
本発明の手法を用いることにより、例えば、２つのメモ
リー・バンクおよび関連するエラー訂正回路を有するに
過ぎないメモリーが、１００ナノ秒のＤＲＡＭメモリー
・バンクを使用する２５ＭＨｚのシステムとして作動し
得、毎秒４０Ｍバイトの持続データ転送速度を達成する
。このような性能は、より高速度のＤＲＡＭで構成する
４つのメモリー・バンクを使用する従来のシステムと比
肩し得る。
本発明については、添付図面の助けにより更に詳細に説
明することができる。
（実施例） 第１図は、本発明が使用可能なデータ処理システム全体
のブロック図を示している。このようなシステムは、一
般に比較的知られたアーキテクチャのものであり、図に
示される特定の実施態様においては、各々が１対のキャ
ッジトメモリー装置と関・連した中央処理装置ｌＯおよ
び１１を含み、例えば、キャッシュ装置１２および１３
はＣＰＵｌ０と、またキャッシュ装置１４および１５は
ＣＰ　Ｕｌｌと関連している。例えば、キャッシュ装置
Ｉ２と１４は命令キャッシュ装置であり、キャッンユ装
置１３および１５はデータ・キャッシュ装置で、その機
能は当業者にはよく知られている。
処理装置は、アドレスおよびデータの双方を運ぶように
多重化されたシステム・バス１６を介してシステム・全
体の残部と通信する。このシステム・バスは、１１１報
が前記処理装置へ、またこの処理装置からシステムの他
の装置へ転送できるように、インターフェース装置１７
を介してバッファを備えたバス１９とインターフェース
する。例えば、情報は、適当なシステム・バス／Ｉ１０
アダプタ・ロジック２１を介して、Ｉ１０バス２０によ
り入出力（Ｉｌｏ）装置に関して人出転送することが要
求され得る。
例えば、適当な大域１１０指令信号を適当な大域資源ロ
ジック２２を介して供給することができ、このような信
号は例えば大域的に使用される種々のクロンク信号なら
びにシステム全体で使用される他の適当な指令あるいは
制御信号を含む。適当なＩ１０機能ロジック２３もまた
、Ｉｌｏの割込みおよびバスの調停操作、ならびに池の
バス管理信号の処理のためＩ１０バスから使用可能であ
る。装置２１．２２および２３は本発明の一部を構成す
るものではないが、一般に当業者には周知のシステムに
おいて得られる形式のものであり、本文においてはこれ
以上詳細に記述する必要はない。
本システムは、開、連するエラー検出兼訂正ロジックを
持つ適当なメモリー・バンク装置を含むメモリー２４、
およびメモリー２４の動作を制御するための制御信号を
与える適当なメモリー制御ロジ・ンク２５を使用する。
このような記憶装置は、ワードをメモリーに書込むため
、あるいはこれからデータ・ワードを読出すために、図
に示スようにシステム・バス１６、インターフェース装
置１７およびバッファ付きバス１９を介して処理装置あ
るいは他のバス・マスターによってアクセスすることが
できる。メモリー２４の構成および本発明によるインタ
ーリーブされたパイプライン方式におけるその用途につ
いて以下に述べる。
第２図は、本発明による例示的な記憶システムの構成の
ブロック図を示している。同図で判るように、本記憶シ
ステムは、それぞれＤＲＡＭメモリー・バンク３０，３
１　（ＤＲＡＭバンクＡおよびＤ　ＲＡ　ＭバンクＢ）
で示したように、ダイナミック・ランダム・アクセス・
メモリー（１）　ＲＡ　Ｍ　）の形態の、２つのバンク
のメモリー・モジュールを含む。各メモリー・バンクへ
転送されるべきアドレスおよびデータは、その適当な人
力ポートに与えられ、これからアクセスされるべきデー
タはその適当な出力ポートに与えられる。アドレスおよ
びデータ・ワードは、バッファ付きバス１９に送られ、
それぞれアドレスに対するアドレス・ラッチ／マルチプ
レクサ（ＭＵＸ）装置４４およびデータ・ワードに対す
るトランシーバ・レジスタ・ラッチ装置３２．３３を含
むインターフェース装置を介してメモリー・バンク３０
．３１に関して出入りするよう転送される。メモリー・
バンクの出力ポートからのデータは、それぞれトランシ
ーバ３２．３３および関連するエラー検出兼訂正（ＥＣ
Ｃ）ロジック３４．３５ヘラツチ３６．３７を介して供
給することができる。ＦＣＣロジックは、それぞれ適当
な制御ロジック３８．３９と、ＥＣＣＤＲＡＭ４０．４
１として示される適当なダイナミック・ランダム・アク
セス・メモリーとを含む°。ＥＣＣＤＲＡＭパンク４０
，４１へのアクセスは、ＥＣＣ口、シックにおける各メ
モリー・バンクに対する適当な入力ポートおよび出力ポ
ートを介して得られる。その出力ポートからのエラー検
査データ、例えばハミング・コード・データは、それぞ
れラッチ４２．４３を介して与えられる。
第２図において諸装置を作動させるよう示された種々の
関連する制御信号は、以下に述べるようにタイミング図
に従って作動するメモリー制御ロジック２５から与えら
れる。
その読出し／書込み操作については、それぞれ第３図（
データ・ブロック書込み）および第４図（データ・ブロ
ック読出し）に示したタイミング図に関して述べること
ができる。このような操作のこのようなタイミング図に
関するの論議は、本インターリーブ操作によるシステム
動作、および読出し操作の場合、例示としての４ワード
・データ・ブロック転送のための本発明のパイプライン
化手法について記載する。
第３図で判るように、ｔｌ、ｔ２、ｔ３１１、は、シス
テムにおける適当な制御信号が通常使用可能状態にされ
るクロック信号の各作動時間→トイクルの加Ωカウント
・パルスとして定義される。第３図においては、書込み
操作の場合は、メモリーへ書込まれるべき４ワードのデ
ータ・ブロックの最初のワードのアドレスが、アドレス
・ラッチ／マルチプレクサ（ＭＵＸ）装置４４を介して
メモリー内部のＭＥＭ　　ＡＤＤバス４５へ流れる。書
込み繰作を開始するためメモリーに対する書込みを要求
する装置により１１　Ｅ　Ｇ　Ｉ　Ｎが表明された後、
その一連のデータ（例えば、４ワード・データ・ブロッ
ク）の最初のデータ・ワードのアドレスは、Ｌｌにおい
てパッファ付キハス１９からＭＥＭ　　ＡＤＤバス４５
ヘラッチされる。ｔｌにおいて、行アドレス・ストロー
ブ信号ＲＡＳが表明され、ＤＲＡＭパフ’ｙＡとＤＲＡ
ＭバンクＢの双方に与えられ、このアドレスはアドレス
・ラッチ／マルチプレクサ（ＭＵＸ）装置４４を介して
ＭＥＭ　　ＡＤＤバス４５に対してラッチされ、これに
よりＤＲＡＭの作動において周知のようにＲＡＳの表明
時に、またその後それに対するＣ　Ａ　Ｓ信号の表明時
にメモリー・バンクにおいて使用できるように使用可能
となる。ＷＡＩＴ信号もまた、ＤＲＡＭの作動速度に従
って１サイクルｔ１　において表明される（ＦＣＣ回路
が、必要とするハミング・コードを生成するまでデータ
を書込むことができないことを必要とする）。
ｔ２において、各ＤＲＡＭに対する列アドレス信号ＣＡ
ＳＡ、ＣＡＳＢが表明され、ＷＡＩＴ信号が表明解除さ
れる。最初のワードのアドレス後のバッファ付きバス上
で得られた最初のデータ・ワードＤＡＴＡ　　Ｏがトラ
ンシーバ３２に対してＸＣＬＫ　　Ａを表明することに
よりＤＲＡＭ　　Ａに対してクロックされる。このラッ
チされたデータ・ワードは、ＸＯＥ　　Ａがローの時Ｄ
ＢＵＳ　　Ａに対してＯＮの状態にされる。
１）　Ａ　Ｔ　Ａ　　ＯはまたＦＣＣ回路３４に対して
与えられ、Ｅ　ＣＣＤ　ＲＡ　Ｍ　４０においてその入
力ボートを介して格納するため、当技術において周知の
ようにこの回路がそれに対するハミング・コード・ビッ
トを生成する。
ｔ４　において、ＤＲＡＭ　　ＡおよびＥＣＣＤ　ＲＡ
　Ｍに対する書込み可能化信号（ＷＥＡ）が１）　ＲＡ
　Ｍバンク３０に対してＤＡＴＡＯを、またそのハミン
グ・コードをＥ　ＣＣＤ　ＲＡ　Ｍバンク４０に対して
書込むよう表明される。同時に、データ・ワードＤＡＴ
Ａ　　１が、ＸＯＥ　　１３がローの時使用可能状態に
なるトランシーバ３３を介して、ＸＣＬＫＢの表明によ
り前記バッファ付きバスからＤ［３０Ｓ　　Ｈに対して
クロックされる。Ｄ　Ａ　Ｔ　Ａ　　１もまた、そのハ
ミング・コードの生成のためＦＣＣロジック３５へ与え
られる。ｔ５において、ＤＡＴＡ　　１およびそのハミ
ング・コードをＤＲＡＭ３１およびＤＲＡＭ４１にそれ
ぞれ書込むために、ＤＲＡＭ　　ＢおよびＥＣＣＤＲＡ
Ｍ　　Ｂに対する書込み可能化信号（ＷＥＢ）がそれぞ
れ表明される。このように、メモリー・バンクＡおよび
Ｂに対するＤＡＴＡＯおよびＤＡＴＡ　　Ｉの後期の書
込みがそれぞれ行われる。その後、前期の書込みがＤＡ
ＴＡ２およびＤＡＴＡ３に対して行われ、ＷＥＡおよび
ＷＥＢがローに保持されるが、ＣＡＳＡおよびＣＡＳＢ
はトグル動作される。当技術において周知の如く、ＤＲ
ＡＭの後期の書込み操作に際して、書込み可能化信号が
Ｄ　ＲＡ　Ｍに対するワードの書込みのためＣＡＳ信号
の後に表明されるが、前期の書込み操作に際しては、Ｄ
ＲＡＭに対するワードの書込みのため書込み可能化信号
の後にＣＡＳ信号が表明される。データ・ワードＤ　Ａ
　Ｔ　Ａ　２　ハトランシーバ装置３２を介してバッフ
ァ付きバスからＸＣＬＫ　　Ａの再表明時にＤＢＵＳ　
　Ａ上ヘクロックされる。
〔６において、ＣＡＳＡが再表明され、Ｄ　Ａ　ｉ’　
Ａ　２およびそのハミング・コードがＤＲＡＭＡおよび
ＥＣＣＤＲＡＭ　　Ａに対して書込まれ、ＷＥＡが表明
された状態を維持する。ＸＣＬＫ　　Ｂの再表明時にデ
ータ・ワード１）ＡＴＡ３がバッファ付きバスからトラ
ンシーバ３３を介してＤＢＵＳ　　Ｂヘクロノクされ、
ＣＡ　Ｓ　Ｂが表明解除される。ｔ７において、ＤＡＴ
Ａ３およびそのハミング・コードがＣＡＳＢの再表明に
よりＤＲＡＭ＋３およびＥＣＣＤＲＡＭ　　Ｂへ書込ま
れ、ＷＥＢは表明された状態を！１を持する。ＷＥＡは
表明解除され、【８において、ＷＥＢおよびＲＡＳが表
明解除されるが、これはこの典型的な動作が４ワード・
ブロンク書込みのためである故である。
このように、４データ・ワード（ＤＡＴＡ　　０−３）
がインターリーブ方式でＤＲＡＭメモリー・バンク３０
．３１へ順次書込まれ、ラッチ３６．３７．４２．４３
は全て書込み操作に対し消勢状態を維持する（ＬＡＴ　
　ＯＥは各々に対しハイの状態である）。ニブル・モー
ド型のＤＲＡ〜■の場合は、８つまでの直列ワード（例
えば、２つの４ワード・データ・ブロックあるいは１つ
の８ワード・データ・ブロック）が同じインターリーブ
方式で書込むことができ、各バンクに対して前期の書込
みが後期の書込みの後に続く書込みを用いることにより
、それぞれ各Ｄ　ＲＡ　Ｍにおけるワードを交番する。
もしスタチック・コラム（時に、高速ページと呼ばれる
）ＤＲＡＭが用いられるならば、データ・ワードの非常
に拡張されたブロック即ちシーケンスか、このような１
つ置きのインターリーブ方式で書込むことができる。
適当なアドレス・カウンタを、その全ブロックの以降の
データ・ワードに対する各列アドレスの追跡のため、ア
ドレス・ランチ／マルチプレクサ（ＭＵＸ）装置４４と
関連して用いることができる。
第４図は（４ワード・データ・ブロックに対する読出し
サイクルについて例示した如き）通常の読出し操作にお
けるタイミング図を示し、これにおいては４つのワード
・データ（ＤＡＴＡＯ−３）がＤ　ＲＡ　ＭバンクＡお
よびＢから前述の如きインターリーブ方式で読出される
。両方のメモリー・バンクからの読出しは、必要とされ
るメモリー制御ロジックの複雑さを低減するため・ｉＵ
行に行われ、別の１つのパイプライン処理段がＤＢＵＳ
　　Ｂに付設されてそれぞれメモリー・バンクＡおよび
Ｂから交互にバッファ付きバスに対してデータを供給す
る。読出し操作においては各ワードがエラーについて検
査されねばならないため、読出し操作のためのデータ・
ワードが、トランシーバ３２および３３の操作のための
適当な制御信号を用いてパイプライン方式でバッファ付
きバス１９へ与えられる。第４図のタイミング図で判る
ように、ＢＥＧＩＮが表明される時、読出されるべき４
ワード・ブロックの初期アドレスがバッファ付きバス１
９上にあり、アドレス・う・フチ／マルチプレクサ４４
に対してランチされてＤＲＡＭバンクＡおよびＢに対す
るＭＥＭ　　ＡＤＤバス４５へ与えられ、【ｌにおいて
、ＲＡ　Ｓ　（５号がＤＲＡＭバンクＡおよびＢの双方
へ表明される。ＷＡ　Ｉ　Ｔ信号は、ＤＲＡＭに対する
読出し操作のため必要な操作速度に応じて３つのサイク
ルに対して表明される。
ｔ２において、ＣＡＳＡおよびＣＡＳＢ信号がそれぞれ
Ｄ　ＲＡ　ＭバンクＡおよびＢに対して表明されるが、
ＷＡＩＴ信号は表明され続ける。
Ｘ［Ｎは、トランシーバ３２．３３がバッファ付きバス
１９をＯＮにするためそれぞれＤＢＵＳ　　ＡおよびＤ
Ｔ’（ＵＳ　　Ｂからデータを取ることができるように
ローに駆動される。ＸＯＥ　　Ａは、このようなトラン
シーバをトランスバレントにするためトランシーバ・レ
ジスタ３２のみにおいて表明される。
【、においては、ＬＡＴ　　ＯＥ倍信号ラッチ３６．３
７．４２．４３をトランスバレントにするために可能化
する。ｔ４前に、データはＤ　ＲＡ　Ｍ２Ｏ，３１の出
力ボートにおいて有効であり（即ち、それぞれデータ・
ワードＤＡＴＡ　　ＯおよびＤＡＴＡ　　１）、ラッチ
３６および３７がトランスバレントである故にＤＢＵＳ
　　ＡおよびＤＢＵＳＢに流れる。【４において、ＷＡ
ＩＴ信号が表明解除され、Ｌ　Ａ　Ｔ　ＣＨがラッチ３
６．３７．４２．４３において表明される。ＬＡＴ　　
ＯＥがこれら各ランチに対して表明された状態を維持す
る故に、ｆｉ効データは、ＤＡＴＡ　　ＯおよびＤＡＴ
Ａ　　１ワードのエラー検出および訂正操作のため、そ
れぞれラッチ３６．３７を介してＥＣＣ回路３４．３５
へ与えられ続ける。トランシーバ３２はトランスバレン
トであり（ＸＯＥ　　Ａが表明される）、その結果ＤＡ
ＴＡ　　Ｏが同時にバッファ付きバス上に置かれるがＤ
ＡＴＡ　　１はＸＯＥ　　Ｂがまだ表明されない故にこ
れが保持されるＸＣＬＫＢの表明によりトランシーバ３
３にラッチされる。
【４　に続く次の減算カウント時に、２つのデータ・ワ
ード（ＤＡＴＡ　　２およびＤＡＴＡ３）の次のセント
が読出される【５におけるその再表明まで、ＣＡＳＡお
よびＣＡＳＢ信号が表明解除される。以下に述べるよう
に、（エラーがＤＡＴＡ　　ＯまたはＤＡＴＡ　　１に
おいて検出された場合にのみ【４後に表明される）ＷＡ
ＩＴ信号の表明が存在しない場合、バッファ付きバス上
にあるＤＡＴＡ　　Ｏが、その後にトランシーバ３２が
使用不能化される（ＸＯＥ　　Ａが表明解除される）読
出し操作を実施中の要求側により受は入れられ得る。ト
ランシーバ３３は使用可能化され（ＸＯＥ　　１３は表
明され）、それにラッチされていたＤＡＴＡ　　１がこ
れと同時にバッファ付きバスに置かれる。同時に、ラッ
チ３６．３７．４２．４３がトランスバレントの状態に
なり（Ｌ　Ａ　Ｔ　ＣＨが表明解除され）、ＤＡＴＡ　
　２およびＤＡＴＡ　　３がそれぞれＤＢＵＳ　　Ａお
よびＤＢＵＳ　　Ｂへ流れるのを許容する。
もしエラーがＤＡＴＡ　　Ｏおよび（または）ＤＡＴＡ
　　１において検出されるならば、Ｗ　Ａ　Ｉ　Ｔがエ
ラー訂正のため２サイクルの間表明され（破線５０参照
）、以後の全ての操作は２サイクルだけ遅らされる。
ＤＡＴＡ　　ＯまたはＤＡＴＡ　　１においてエラーが
検出されず訂正する必要がないものとすれば、（６にお
いてデータ・ワードＤ　Ａ　Ｔ　Ａ２およびＤ　Ａ　′
ｒＡ　　３　ｆ）＜　ソレソれＤＲＡＭ　　ＡおよびＤ
ＲＡＭＢの出力ポートで得られ、それぞれＤＢＵＳ　　
ＡおよびＤＢＵＳ　　Ｂに対するランチ３６．３７にラ
ッチされる。ＤＡＴＡ２およびＤＡＴＡ３は、エラー検
出のためそれぞれラッチ３６．３７を介してＥＣＣ回路
３４．３５へ与えられる。もしエラーがＤＡＴＡ２およ
び（または）ＤＡＴＡ　　３において検出されるならば
、前述の如＜ＷＡＩＴはその訂正のため表明される。も
しエラーが検出されなければ、１）ＡＴＡ　　２が【６
においてバッファド［きバスへ実動されて要求側により
受は入れられ得るが、Ｄ　Ａ　Ｔ　Ａ　　３はトランシ
ーバ３３ヘランチされてＸＯＥ［３が表明解除されてい
るためそこに保持される。
【７　においては、ＲＡＳＸＣＡＳＡおよびＣＡＳ　Ｉ
３信号が表明解除される。もしＷＡＩＴ信号が（ＤＡＴ
Ａ　　２またはＤＡＴＡ　　３における検出されたエラ
ーの故に）表明されるならば、ＤＡＴＡ　　２は要求側
により受は入れることができ、トランシーバ３２は使用
不能化される（ＸＯＥ　　Ａは表明解除される）。トラ
ンシーバ３３は使用可能化され（ＸＯＥ　　Ｂは表明さ
れ）、またｔ、において（ＤＡ、ＴＡ　　２またはＤＡ
ＴＡ３におけるエラーに対する）　Ｗ　Ａ　Ｉ　Ｔ信号
が存在しないものとすれば、トランシーバ３３における
ＤＡＴＡ　　３がバッファ付きバスへ送られる。ＤＡＴ
Ａ　　３は要求側により受は入れられ得、４ワード・デ
ータ・ブロックの読出し転送操作が完了される。
上記の過程は、ニブル・モードのＤＲＡＭを用いて更に
４つのデータ・ワード、例えば２番目の４ワード・デー
タ・ブロックあるいは全８ワード・データ・ブロックの
読出し操作について継続することができる。あるいはま
た、もしスタチック・コラムＤＲＡＭが用いられるなら
ば、拡張数のワードを１つ置きのインターリーブ方式で
読出して、バスへパイプライン方式で供給すことができ
、適当なアドレス・カウンタが以後のデータ・ワードの
列アドレスを識別するため用いられ、そのンーケンスが
システムによりａ効に追跡できるようにする。
【図面の簡単な説明】
第１図は本発明が使用可能な事例のシステムを示すブロ
ック図、第２図は本発明による記憶システムを示すブロ
ック図、第３図は第２図の記憶システムにおいて使用さ
れる典型的な書込み操作におけるタイミング図、および
第４図は第２図の記憶システムにおいて使用される典型
的な読出し操作におけるタイミング図である。 ＩＯ・・・中央処理装置、１１・・・中央処理装置、１
２〜１５・・・キャッシュ装置、１６・・・システム・
バス、１７・・・インターフェース装置、１９・・・バ
ッファ付きバス、２０・・用１０バス、２１・・・シス
テム・バス／Ｉ１０アダプタ・ロジ・ンク、２２・・・
大域管源ロジック、２３・・・Ｉ１０機能ロジック、２
４・・・メモリー、２５・・・メモリー制御ロジック、
３０．３１・・・メモリー・バンク、３２．３３・・・
トランシーバ・レジスタ・ラッチ装置、３４．３５・・
・エラー検出兼訂正（ＥＣＣ）ロジック、３６．３７・
・・ラッチ、３８．３９・・・制御ロジック、４０．４
１・・・ＥＣＣＤＲＡＭ。 ４２．４３・・・ランチ、４４・・・アドレス・ラッチ
／マルチプレクサ（ＭＵＸ）装置、４５・・・ＭＥＭ　
　ＡＤＤバス。 （外４名）

Claims (1)

  1. 【特許請求の範囲】 １、データ処理システムにおいて使用される記憶システ
    ムにおいて、 データ・ワードを格納するための２つのメモリー・バン
    クと、 前記メモリー・バンクの各々と関連するエラー検出兼訂
    正手段と、 多重ワード・データ・ブロックの１つ置きのデータ・ワ
    ードを前記メモリー・バンクの一方へ書込みあるいはこ
    れから読出し、また前記多重ワード・データ・ブロック
    の介在する１つ置きのデータ・ワードを前記メモリー・
    バンクの他方へ格納しあるいはこれから読出す手段と、 前記多重ワードのデータ・ブロック単位の転送を行い、
    前記データ・ワードを選択されたインターリーブされた
    シーケンスで前記２つのメモリー・バンクへ書込みある
    いはこれから読出すことができるようにすることを特徴
    とする記憶システム。 ２、多重ワードのデータ・ブロックのデータ・ワードが
    、その１つ置きのデータ・ワードが前記一方のメモリー
    ・バンクに対して書込まれ、介在する１つ置きのデータ
    ・ワードが前記他方のメモリー・バンクへ書込まれるよ
    うにすることを特徴とすることを特徴とする請求項１記
    載の記憶システム。 ３、前記各メモリー・バンクに対し書込まれる第１のデ
    ータ・ワードが後期の書込み操作を用いて書込まれ、そ
    の後前記各メモリー・バンクに対し書込まれた各データ
    ・ワードが前期の書込み操作を用いて書込まれることを
    特徴とする請求項２記載の記憶システム。 ４、多重ワード・データ・ブロックのデータ・ワードが
    、該データ・ブロックのデータ・ワードの連続する各対
    に関して前記一方のメモリー・バンクから読出されたデ
    ータ・ワードは順次要求側から即時使用できるようにさ
    れるが、前記他方のメモリー・バンクからアクセスされ
    たデータ・ワードは要求側から使用できるようにされる
    のに先立ち保持される如きパイプライン方式で前記メモ
    リー・バンクから読出され、前記データ・ワードは、前
    記メモリー・バンクから読出された時、それぞれ前記各
    メモリー・バンクと関連する前記エラー検出兼訂正手段
    に対して送られることを特徴とする請求項１記載の記憶
    システム。５、読出し操作中エラーがいずれかのデータ
    ・ワードに検出されるならば、該エラーが訂正されるま
    で読出し操作が選択された期間だけ遅らされ、該読出し
    操作が前記選択された期間後再開することを特徴とする
    請求項４記載の記憶システム。 ６、前記データ・ブロックが４つのデータ・ワード、即
    ちＤＡＴＡ０−３を含み、データ・ワードＤＡＴＡ０お
    よびＤＡＴＡ２は前記一方のメモリー・バンクへ書込ま
    れあるいはこれから読出され、データ・ワードＤＡＴＡ
    １およびＤＡＴＡ３は前記他方のメモリー・バンクへ書
    込まれあるいはこれから読出されることを特徴とする請
    求項１乃至５のいずれかに記載の記憶システム。 ７、前記データ・ブロックが、８つのデータ・ワード、
    即ちＤＡＴＡ０−７を含み、データ・ワードＤＡＴＡ０
    、ＤＡＴＡ２、ＤＡＴＡ ４、ＤＡＴＡ６は前記一方のメモリー・バンクへ書込ま
    れあるいはこれから読出され、データ・ワードＤＡＴＡ
    １、ＤＡＴＡ３、ＤＡＴＡ ５、ＤＡＴＡ７は前記他方のメモリー・バンクへ書込ま
    れあるいはこれから読出されることを特徴とする請求項
    １乃至５のいずれかに記載の記憶システム。 ８、多重データ・ワードのブロックを２つのメモリー・
    バンクへ書込みあるいはこれから読出す方法において、 前記ブロックの１つ置きのデータ・ワードを前記メモリ
    ー・バンクの一方へ書込みあるいはこれから読出し、 前記ブロックの介在する１つ置きのデータ・ワードを前
    記他方のメモリー・バンクへ書込みあるいはこれから読
    出し、 これにより前記データ・ワードが、インターリーブされ
    たシーケンスで前記メモリー・バンクへ書込まれあるい
    はこれから読出されることを特徴とする方法。 ９、前記メモリー・バンクへの書込みが、 後期の書込み操作を用いて、１つのブロックの第１のデ
    ータ・ワードを１つのメモリー・バンクへ書込み、 前期の書込み操作を用いて、前記ブロックの後続する各
    ワードを書込むことを含むことを特徴とする請求項８記
    載の方法。 １０、前記メモリー・バンクからのデータ・ワードの読
    出しが、 データ・ワードの対を同時に各メモリー・バンクから１
    つずつ読出し、 該各対のデータ・ワードを読出し時にエラーについて検
    査し、 前記メモリー・バンクの一方から読出された各対のデー
    タ・ワードを順次に即時供給し、前記一方のメモリー・
    バンクからのデータ・ワードが供給された後に供給する
    ため、前記メモリー・バンクの他方から読出された各対
    のデータ・ワードを保持することを含むことを特徴とす
    る請求項９記載の方法。 １１、エラーがデータ・ワードにおいて検出された時、
    該エラーを訂正するために、選択された期間だけ前記メ
    モリー・バンクからのデータ・ワードの読出しを遅らせ
    ることを更に含むことを特徴とする請求項１０記載の方
    法。
JP2044313A 1989-02-24 1990-02-23 記憶システム Pending JPH032943A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US315394 1989-02-24
US07/315,394 US5172379A (en) 1989-02-24 1989-02-24 High performance memory system

Publications (1)

Publication Number Publication Date
JPH032943A true JPH032943A (ja) 1991-01-09

Family

ID=23224207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2044313A Pending JPH032943A (ja) 1989-02-24 1990-02-23 記憶システム

Country Status (7)

Country Link
US (1) US5172379A (ja)
EP (2) EP0384620B1 (ja)
JP (1) JPH032943A (ja)
AU (1) AU626051B2 (ja)
BR (1) BR9000886A (ja)
CA (1) CA2007742C (ja)
DE (2) DE69018112T2 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2019351A1 (en) * 1989-07-06 1991-01-06 Francis H. Reiff Fault tolerant memory
US5206865A (en) * 1990-12-17 1993-04-27 Motorola, Inc. Error detection and correction memory system
US5247644A (en) * 1991-02-06 1993-09-21 Advanced Micro Devices, Inc. Processing system with improved sequential memory accessing
JP2874375B2 (ja) * 1991-04-11 1999-03-24 日本電気株式会社 ダブルバッファ形エラスティック・ストア
US5289477A (en) * 1991-06-06 1994-02-22 International Business Machines Corp. Personal computer wherein ECC and partly error checking can be selectively chosen for memory elements installed in the system, memory elements enabling selective choice of error checking, and method
JP3299564B2 (ja) * 1992-05-11 2002-07-08 松下電器産業株式会社 メモリ装置
US5453998A (en) * 1993-04-26 1995-09-26 Unisys Corporation Circuit for processing data to/from an array of disks
US5537420A (en) * 1994-05-04 1996-07-16 General Instrument Corporation Of Delaware Convolutional interleaver with reduced memory requirements and address generator therefor
JP3102301B2 (ja) * 1995-05-24 2000-10-23 株式会社日立製作所 半導体記憶装置
US6470405B2 (en) 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US5748914A (en) * 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
JP2776335B2 (ja) * 1995-10-20 1998-07-16 日本電気株式会社 可変長シーケンシャル・レコードの書き込み方法
JP4084428B2 (ja) * 1996-02-02 2008-04-30 富士通株式会社 半導体記憶装置
US5924117A (en) * 1996-12-16 1999-07-13 International Business Machines Corporation Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
EP0927935A1 (en) * 1997-12-29 1999-07-07 BULL HN INFORMATION SYSTEMS ITALIA S.p.A. Memory structure with groups of memory banks and serializing means
US6275903B1 (en) 1998-04-22 2001-08-14 Sun Microsystems, Inc. Stack cache miss handling
US6170050B1 (en) 1998-04-22 2001-01-02 Sun Microsystems, Inc. Length decoder for variable length data
US6108768A (en) * 1998-04-22 2000-08-22 Sun Microsystems, Inc. Reissue logic for individually reissuing instructions trapped in a multiissue stack based computing system
US6237086B1 (en) 1998-04-22 2001-05-22 Sun Microsystems, Inc. 1 Method to prevent pipeline stalls in superscalar stack based computing systems
US6662333B1 (en) * 2000-02-04 2003-12-09 Hewlett-Packard Development Company, L.P. Shared error correction for memory design
US6701480B1 (en) * 2000-03-08 2004-03-02 Rockwell Automation Technologies, Inc. System and method for providing error check and correction in memory systems
JP2001352358A (ja) * 2000-06-07 2001-12-21 Nec Corp モデム用集積回路
US7356673B2 (en) * 2001-04-30 2008-04-08 International Business Machines Corporation System and method including distributed instruction buffers for storing frequently executed instructions in predecoded form
US6691276B2 (en) * 2001-06-25 2004-02-10 Intel Corporation Method for detecting and correcting failures in a memory system
US20030046501A1 (en) * 2001-09-04 2003-03-06 Schulz Jurgen M. Method for interleaving memory
US7117421B1 (en) * 2002-05-31 2006-10-03 Nvidia Corporation Transparent error correction code memory system and method
US8386797B1 (en) 2002-08-07 2013-02-26 Nvidia Corporation System and method for transparent disk encryption
US20040064662A1 (en) * 2002-09-26 2004-04-01 Analog Devices, Inc. Methods and apparatus for bus control in digital signal processors
US7451380B2 (en) * 2005-03-03 2008-11-11 International Business Machines Corporation Method for implementing enhanced vertical ECC storage in a dynamic random access memory
JP2007183816A (ja) * 2006-01-06 2007-07-19 Elpida Memory Inc メモリ制御装置
US7836380B2 (en) * 2006-10-31 2010-11-16 Intel Corporation Destination indication to aid in posted write buffer loading
KR20120052251A (ko) * 2009-08-25 2012-05-23 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 에러 정정
US11221764B2 (en) * 2010-01-29 2022-01-11 Mosys, Inc. Partitioned memory with shared memory resources and configurable functions
US9600189B2 (en) * 2014-06-11 2017-03-21 International Business Machines Corporation Bank-level fault management in a memory system
US9703630B2 (en) 2015-06-08 2017-07-11 International Business Machines Corporation Selective error coding
KR102451156B1 (ko) 2015-12-09 2022-10-06 삼성전자주식회사 메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS578980A (en) * 1980-06-18 1982-01-18 Hitachi Ltd Memory device
JPS5774898A (en) * 1980-10-28 1982-05-11 Nec Corp Main storage device
JPS6074068A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd 記憶装置
JPS61198344A (ja) * 1985-02-28 1986-09-02 Nec Corp ブロツクデ−タ書込方式

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3931613A (en) * 1974-09-25 1976-01-06 Data General Corporation Data processing system
NL7804674A (nl) * 1978-05-02 1979-11-06 Philips Nv Geheugen met detektie en korrektie van fouten.
US4323965A (en) * 1980-01-08 1982-04-06 Honeywell Information Systems Inc. Sequential chip select decode apparatus and method
NL8400629A (nl) * 1984-02-29 1985-09-16 Philips Nv Snelle decodeur voor reed-solomon-codes, welke mede als encodeur te gebruiken is, alsmede opname/reproduktie-apparaat voorzien van zo een encodeur/decodeur.
JP2569478B2 (ja) * 1986-02-19 1997-01-08 ソニー株式会社 デ−タ記録装置
US4715036A (en) * 1986-05-16 1987-12-22 Digital Equipment Corporation Data encoder system
EP0261751A3 (en) * 1986-09-25 1990-07-18 Tektronix, Inc. Concurrent memory access system
US4775978A (en) * 1987-01-12 1988-10-04 Magnetic Peripherals Inc. Data error correction system
US4802170A (en) * 1987-04-29 1989-01-31 Matrox Electronics Systems Limited Error disbursing format for digital information and method for organizing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS578980A (en) * 1980-06-18 1982-01-18 Hitachi Ltd Memory device
JPS5774898A (en) * 1980-10-28 1982-05-11 Nec Corp Main storage device
JPS6074068A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd 記憶装置
JPS61198344A (ja) * 1985-02-28 1986-09-02 Nec Corp ブロツクデ−タ書込方式

Also Published As

Publication number Publication date
US5172379A (en) 1992-12-15
DE69029479T2 (de) 1997-07-10
CA2007742A1 (en) 1990-08-24
AU626051B2 (en) 1992-07-23
EP0622737A2 (en) 1994-11-02
EP0622737A3 (en) 1995-08-02
EP0384620B1 (en) 1995-03-29
CA2007742C (en) 1995-11-21
DE69018112D1 (de) 1995-05-04
EP0384620A2 (en) 1990-08-29
BR9000886A (pt) 1991-02-13
DE69029479D1 (de) 1997-01-30
DE69018112T2 (de) 1995-11-30
EP0384620A3 (en) 1991-09-25
AU4798290A (en) 1990-08-30
EP0622737B1 (en) 1996-12-18

Similar Documents

Publication Publication Date Title
JPH032943A (ja) 記憶システム
JP5927263B2 (ja) ホストコンピュータシステムとメモリとの間の通信方法およびメモリ
US5893136A (en) Memory controller for independently supporting Synchronous and Asynchronous DRAM memories
US6795899B2 (en) Memory system with burst length shorter than prefetch length
CA1322611C (en) Memory control unit
US5313624A (en) DRAM multiplexer
US8612684B2 (en) Memory controller connection to RAM using buffer interface
US20080155136A1 (en) Memory controller, computer, and data read method
KR100909805B1 (ko) 멀티포트 메모리 장치
JPH06504155A (ja) 高性能ダイナミックメモリシステム
US20010013082A1 (en) Memory paging control apparatus
US5687393A (en) System for controlling responses to requests over a data bus between a plurality of master controllers and a slave storage controller by inserting control characters
US7426675B2 (en) Dynamic random access memory having at least two buffer registers and method for controlling such a memory
JPH0271344A (ja) マイクロコンピユータ・システム
US20240004583A1 (en) Protocol for data poisoning
JPH0390942A (ja) 主記憶装置の制御方式
JPH03226852A (ja) データ処理装置
US6532523B1 (en) Apparatus for processing memory access requests
JP2000057777A (ja) 同期型バースト半導体メモリ装置
JP2002237184A (ja) 半導体記憶装置
CN115691610A (zh) 一种实现ssd主控raid的sram访问装置
JPH0571116B2 (ja)
WO1992005486A1 (en) Method and means for error checking of dram-control signals between system modules
JP2002169724A (ja) キャッシュメモリにおける部分無効化装置
JP2007328907A (ja) 同期型バースト半導体メモリ装置