JPH0390942A - 主記憶装置の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は計算機の主記憶装置の制御方式、特に主記憶
装置のイニシャライズ方式に関するものである。

［従来の技術］ 従来、主記憶装置の内容をイニシャライズする主な方式
には、中央処理装置の制御記憶に格納した主記憶イニシ
ャライズルーチンあるいはＯ６のサブルーチンによるソ
フトウェアによって実行されるものと、中央処理装置と
主記憶との間にあって中央処理装置からの命令に基づい
て主記憶を制御する主記憶制御装置に、イニシャライズ
専用のハードウェアを設けて実行するものとがあった。

第２図はソフトウェアにより実行されるもののうち、制
御記憶を用いた方式の構成を示すブロック図である。制
御記憶１２に格納されたマイクロプログラムによって生
成される手順に従い、中央処理装置１１に主記憶アドレ
スを発生させる。これに制御情報を付加して主記憶制御
装置１７に送り、主記憶制御装置１７からの出力によっ
て該当するアドレスの主記憶装置１６の内容を順次イニ
シャライズするものである。これによればイニシャライ
ズのための特別なハードウェアを必要としない。

第３図は主記憶制御装置１７に専用のハードウェアを設
けて、イニシャライズを行う方式の構成を示すブロック
図である。中央処理装置１１からのイニシャライズ実行
命令を、主記憶制御装置１７内の主記憶制御回路１５が
受は取ると、専用のイニシャライズ制御回路１３を構成
するアドレス発生カウンタが駆動されて、主記憶アドレ
スを発生させ、主記憶装置１６の全記憶内容をライトサ
イクルで自動的にイニシャライズするものである。

これによればソフト・ウェアによらないのでイニシャラ
イズを高速化できる。

なお、第２図および第３図に示す主記憶制御装置１７に
おいて、１３は定期的な再書込みのためのリフレッシュ
制御回路、１４は主記憶制御回路１５からの制御信号に
よって入力信号を選択するマルチプレクサである。

し発明が解決しようとする課題］ しかし、制御記憶１２を用いたソフトウェア方式では、
多数の命令ステップを必要とするので、最近の計算機に
装備される大容量の主記憶内容をイニシャライズするた
めには、多大な時間を要するという欠点があった。因に
、この方式を採る実現例では、容量の大きいもので３０
分近くを要するものもある。

これに対して、ハードウェアを用いた方式では、イニシ
ャライズに要する時間はソフトウェア方式に比してはる
かに短いが、専用のハードウェア設備が必要となる。こ
の設備は、マルチプレクサ１４の入力を３系統に変更す
ることを初めとして、アドレス発生カウンタ、タイミン
グ制御回路、データ発生回路等複雑な回路を必要とする
。このため、装置の小型化、低価格化の面で問題があっ
た。

また、この方式のイニシャライズはライトサイクルによ
りメモリセル単位で行っているため、イニシャライズに
要する時間が短いといっても、大容量化した場合必ずし
も満足いくものではなかった。

この発明の目的は、もともと主記憶制御装置に具備され
ているリフレッシュ制御回路を利用して、イニシャライ
ズも行えるようにし、かつ、インタリーブされた主記憶
装置の各主記憶リーフを並列に同時にイニシャライズ実
行出来るように制御回路を改善することによって、従来
技術の欠点であるイニシャライズに要する時間と、ハー
ドウェア量の増加および価格の上昇を解消して、高速で
かつハードウェア量の増大を極力抑え、価格性能比の優
れた主記憶装置の制御方式を提供することにある。

し課題を解決するための手段〕 この発明の主記憶装置の制御方式は、複数のリーフから
成るインタリーブ構造を持つ主記憶装置に対して、アド
レスとリフレッシュ指示信号とを与えて各リーフの記憶
内容を定期的にリフレッシュするリフレッシュ制御手段
を備えている。

このような構成の主記憶装置の制御方式に、中央処理装
置からの主記憶イニシャライズ実行命令に基づき、イニ
シャライズを実行するための制御信号を出力するイニシ
ャライズ制御手段と、主記憶装置をイニシャライズする
ためのイニシャライズデータを発生するイニシャライズ
データ発生手段とを付設する。

そして、上記イニシャライズ制御手段の制御出力に基づ
いて、リフレッシュ制御手段のアドレス出力とイニシャ
ライズデータ発生手段のデータ出力とを各リーフに共通
に与えると共に、上記リフレッシュ指示信号に代えて、
上記アドレスに上記データを書き込むために必要な書込
み指示信号をリフレッシュ制御手段から各リーフに並列
かつ同時に与えるように構成したものである。

［作用］ 中央処理装置からイニシャライズ実行命令が出力される
と、リフレッシュ制御手段をイニシャライズ制御用に切
り替えてイニシャライズを実行するための制御信号がイ
ニシャライズ制御手段から出力される。

この制御信号を受は取ると、リフレッシュ制御手段から
はリフレッシュ用アドレスではなく、イニシャライズ用
のアドレスが出力される。また、イニシャライズデータ
発生手段からは主記憶をイニシャライズするためのイニ
シャライズデータが出力される。これらアドレス、デー
タ出力は主記憶装置の各リーフに共通に与えられる。

また、リフレッシュ制御手段から、リフレッシュ指示信
号に代えて、上記アドレスに上記データを書き込むため
に必要な書込み指示信号が各リーフに並列かつ同時に与
えられる。

従って、リフレッシュ制御手段を用いてイニシャライズ
データが各リーフに同時に書き込まれるため、主記憶装
置の内容が速やかにイニシャライズされる。

［実施例］ 以下、この発明の実施例を第１図、第４図〜第６図を用
いて説明する。

２−絶倒の概略構成（第４図） 第４図はこの発明の主記憶制御装置例の概略を示す構成
図であり、基本的には第２図に示した従来のハード構成
を前提とし、さらに大枠で囲った要素を新たな制御回路
として付加している。なお、主記憶装置１８は複数のリ
ーフに分かれたインタリーブ構造をしている。

この主記憶装置１８と中央処理装置１１との間に、これ
らをインタフェースするための主記憶制御装置１７が設
けられる。この主記憶制御装置■７は、もともとは細枠
で囲った要素、即ちリフレッシュ制御回路１．アドレス
マルチプレクサ２および主記憶制御回路１５、書込みバ
ッファ３７を備えている。

中央処理装置１１のあるものによってはプロセッサアド
レスバス４１とプロセッサデータバス４０とが共通にな
っているものもあるが、図示例の中央処理装置ではアド
レスバスとデータバスは独立している。

リフレッシュ制御回路１はリフレッシュアドレス発生カ
ウンタを有し、定期的に主記憶内容をリフレッシュする
ためにリフレッシュアドレスを発生する。ここでのリフ
レッシュは、ロウアドレスのみを発生するラス・オンリ
・リフレッシュもしくは、リフレッシュ周期ごとにロウ
およびカラムアドレスを発生するスクラッピング等の手
法が採用されている。

マルチプレクサ２は、主記憶装置■８が同一アドレス端
子を通してロウアドレスとカラムアドレスの２度に分け
てアドレスを取り込むようになっているため、中央処理
装置１１からプロセッサアドレスバス４１を介して送ら
れて来るこれらのアドレス、およびリフレッシュ制御回
路１からリフレッシュバス２２を介して送られて来るリ
フレッシュアドレスを選択する。

即ち、マルチプレクサ２は中央処理装置ｌｌのアクセス
時は、中央処理装置１１から受は取ったアドレスを２つ
に分割して、主記憶装置１８用のロウアドレスおよびカ
ラムアドレスを出力する。

一方、リフレッシュ要求時は、スクラッピングリフレッ
シュにおいては、リフレッシュ制御回路１から受は取っ
たアドレスを同様に２つに分割して、リフレッシュ用の
ロウアドレスとカラムアドレスとをリフレッシュ周期ご
とに出力する。これら出力をメモリバス２３を介して主
記憶装置１８に供給する。

主記憶制御回路１５は、リフレッシュ要求と中央処理装
置１１のアクセスとの調停等を行い、その調停に基づく
制御信号をマルチプレクサ制御バス４８を通してマルチ
プレクサ２に送ると共に、主記憶装置１８に主記憶制御
バス２４を介してコントロール信号を供給する。

本実施例では、このような主記憶制御装置１７に一般的
に具備されているリフレッシュ制御回路１の他に、イニ
シャライズを実行するための小規模な制御回路を付加す
る。この制御回路は、リフレッシュ制御回路１をイニシ
ャライズ制御回路として共用するために必要な制御を行
うイニシャライズ制御回路５．イニシャライズデータを
発生するデータ発生回路３１．イニシャライズ実行時に
プロセッサデータバス４０を通る中央処理装置ｌｌから
のデータではなく、データ発生回路３１の出力を選択す
るデータマルチプレクサ３２で主に構成゛される。この
制御回路の付加によりリフレッシュ制御回路ｌをイニシ
ャライズ制御回路と共用して、ハードウェアによる高速
なイニシャライズを実行可能としている。

の具　的構成（第１図） 次に上記構成を第１図を用いて更に具体的に説明する。

なお、第４図と同一機能を有する部分には同一符号を付
しである。

第１図はこの発明に係る主記憶制御装置の一実施例を示
すブロック図である。ここでイニシャライズを実行する
ために特に付加した小規模の制御回路は、既述したよう
にイニシャライズデータ発生回路３１．データマルチプ
レクサ３２．イニシャライズ制御回路５である。なお、
第４図では説明を省略したが、ＥＣＣチエツクビット発
生器３３、ＥＣＣチエッカ３４．ＥＣＣコレクタ３５゜
バス読出しドライバ３６は、もともと付加されているも
のである。

中央処理装置からのアドレス命令とデータを伝えるプロ
セッサアドレスバス４１．プロセッサデータバス４０は
、それぞれアドレスマルチプレクサ２とデータマルチプ
レクサ３２とに接続される。

また、プロセッサアドレスバス４１は、主記憶制御回路
４及びイニシャライズ制御回路５へも接続される。

イニシャライズを実行する時において使用されるアドレ
スとデータはそれぞれ、リフレッシュ制ｔ１１回路ｌと
イニシャライズデータ発生回路３１より発生されて、前
述のアドレスマルチプレクサ２とデータマルチプレクサ
３２とに供給される。

アドレスマルチプレクサ２より出力されるアドレスは、
メモリアドレスバス４７により主記憶の各リーフ１３ａ
、ｂ、ｃ、ｄへ供給される。ここでの主記憶は４−ウェ
イのインクリーブ構成を取っており、リーフの数は４つ
である。

データマルチプレクサ３２より出力される書き込みデー
タは、書き込みデータバス４５で伝えられ、途中Ｅｃｃ
のチエツクビットをＥＣＣチエツクビット発生器３３に
より印加され、書き込みバッファ３７ａ、ｂ、ｃ、ｄへ
供給される。

書き込みバッファ３７　ａ＋　　ｂ＋　　Ｃｒ　　ｄは
、各々主記憶の各リーフ１３ａ、ｂ、ｃ、ｄと接続され
ている。主記憶の書き込みに必要な動作タイミングはラ
ス・カス制御回路３により発生され、ラス・カスバス５
１，５２，５３．５４により主記憶リーフ１８　ａ、ｂ
、ｃ、ｄｌ：供給サレル。

主記憶リーフ１８ａ、ｂ、ｃ、ｄより読み出されたデー
タは、読み出しデータドライバ１９ａ。

ｂ、ｃ、ｄにより、読み出しデータバス４６を通して、
ＥＣＣコレクタ３５およびＥＣＣチエ、力３４へ導かれ
る。

ＥＣＣチエッカ１４の出力はＦＣＣシンドロームバス４
３を通して送出されると共に、チエッカバス５５によっ
てＥＣＣコレクタ３５へ接続される。ＥＣＣＣＣコレラ
３５は、バス読み出しドライバ３６と接続される。バス
読み出しドライバ３６の出力は、プロセッサデータバス
４０を通じて中央処理装置へ伝えられる。

イニシャライズを実行するための制御信号はイニシャラ
イズ制御回路５で発生され、このイニシャライズ制御回
路５は制御回路の中枢部ともいえる主記憶制御回路４と
イニシャライズ制御バス４９で接続される。また、イニ
シャライズタイミングバス６０によりリフレッシュ制御
回路ｌと接続される。

なお、上記リフレッシュ制御回路ｌ、アドレスマルチプ
レクサ２．ラス・カス制御回路３及び主記憶制御回路４
は本発明に係るリフレッシュ制御手段を、またイニシャ
ライズデータ発生回路３１及びデータマルチプレクサ３
２は本発明に係るイニシャライズデータ発生手段を構成
する。また、ラス・カス制御回路３および主記憶制御回
路４が第４図に示す主記憶制御回路１５に該当する。

Ｌ東園！立厘 さて、上記のように構成された本実施例の実行手順を第
１図および第５図を用いて説明する。

ここで、本実施例のイニシャライズ実行手順を説明する
前に、リフレッシュ制御回路１．アドレスマルチプレク
サ２．ラス・カス制御回路３．主記憶制御回路４等によ
る本来のリフレッシュ機能について簡単に触れてお（。

リフレッシュの方法には、ＲＡＳオンリ・リフレッシュ
、ＣＡＳビフォアＲＡＳリフレッシュ、スクラッピング
リフレッシュ、ヒドン・リフレッシュなどがある。この
うち、特にＲＡＳオンリ・リフレッシュとＣＡＳビフォ
アＲＡＳリフレッシュとについて説明する。

まず、ＲＡＳオンリ・リフレッシュの場合には、リフレ
ッシュ制御回路１のカウンタ出力はアドレスマルチプレ
クサ２に入力され、マルチプレクサ２からリフレッシュ
用のロウアドレスがリフレッシュ周期ごとに主記憶リー
フ１８　ａ＋　　ｔ）＋　　Ｃ＋　　ｄへ出力される。

また、ラス・カス制御回路３から主記憶リーフ１３ａ、
ｂ、ｃ、ｄへＲＡｓ＊信号が出力される。この場合ＣＡ
Ｓ　＊信号はリーフに与えられない。ＣＡＳ＊が与えら
ていないのでデータ出力も、データ変更も行われないが
、ＲＡＳ＊のオン／オフに合わせてメモリセルの読出し
／書込みを行うので、メモリセルからデータを読出し、
同じデータをメモリセルの同じ位置に書き戻す。すなわ
ち、主記憶リーフ１３ａ、ｂ、ｃ、ｄの出力はハイイン
ピーダンス状態で、読出しデータバス４６のループは開
いており、メモリセル内でリフレッシュが行われる。こ
のリフレッシュはロウアドレスでアクセスできるリーフ
内の全てのメモリセルについて同時に行われるが、各リ
ーフについてはリーフ毎に別個に、時間差を設けて行わ
れる。なお、文中＊は負論理を意味する。

次に、スクラッピングリフレッシュの場合には、リフレ
ッシュ制御回路ｌのカウンタ出力はアドレスマルチプレ
クサ２に人力され、マルチプレクサ２からリフレッシュ
用のロウおよびカラムアドレスがリフレッシュ周期ごと
に主記憶リーフ１８ａ。

ｂ、ｃ、ｄへ出力される。また、ラス・カス制御回路３
から主記憶リーフ１３ａ、ｂ、ｃ、ｄへＲＡＳ＊信号、
ＣＡＳ＊信号、ＷＥ＊信号（リード状態）が出力される
。このとき、主記憶リーフ１３ａ、ｂ、ｃ、ｄの出力は
各読出しデータドライバ１９ａ、ｂ、ｃ、ｄにそれぞれ
出力され、読出しデータバス４６、書込みデータバス４
５を通って主記憶リーフ１８ａ、ｂ、ｃ、ｄに入力され
る。

この時、ラス・カス制御回路３から、主記憶り一フ１８
ａ、ｂ、ｃ、ｄへＷＥ＊信号（ライト状態）が出力され
る。すなわち、読出しデータバス４６のループは閉じ、
このメモリセル外のループを通じてメモリセルのリフレ
ッシュ（読出し／再書込み）が行われる。このリフレッ
シュは、各主記憶リーフ１８ａ、ｂ、Ｃ，ｄの出力が読
出しデータバス４６によって共通接続されるため、同時
に行うことはできず、したがって各リーフ毎に別個に、
時間差を設けて行われる。

本発明はリフレッシュ機能を発揮するノ）−ドウエアを
利用することが前提にあるので、対象となるリフレッシ
ュ方式は上述したＲＡＳオンリ・リフレッシュであづて
も、あるいはスクラッピング・リフレッシュであっても
よく、さらには上述した他のリフレッシュ方式にも適用
できる。

さて、このようなリフレッシュ機能を利用した本実施例
の実行手順を説明する。

まず、中央処理装置からの主記憶イニシャライズ命令を
、イニシャライズ制御回路５がプロセッサアドレスバス
４１を通じて受は取る。イニシャライズ制御回路５が命
令を受は取ると、次の手順を踏んで主記憶のイニシャラ
イズを実行する（ステップ５０１）。

イニシャライズ制御回路５はリフレッシュ制御回路ｌへ
、イニシャライズタイミングバス６０を通じて初期化信
号を送出する。また、イニシャライズ制御バス４９を通
じて主記憶制御回路４ヘイニシヤライズ実行開始信号を
送出する（ステップ５０２）。

イニシャライズ実行開始信号を受は取った主記憶制御回
路４は、アドレスマルチプレクサ制御バス４８ａと、デ
ータマルチプレクサ３２に接続されているデータマルチ
プレクサ制御バス４８ｂを操作し、アドレスマルチプレ
クサ２に対してはりフレッシュバス４４を、データマル
チプレクサ３２に対してはイニシャライズデータバス４
２をそれぞれ選択させる。ここで、イニシャライズデー
タバス４２と接続されているイニシャライズデータ発生
回路３１は常に固定値を発生している（ステップ５０３
）。

イニシャライズ制御回路５から初期化信号を受は取って
初期化されたりフレッシュ制御回路ｌは、イニシャライ
ズによる初期化であることを認識し、リフレッシュタイ
ミングを通常のりフレッシュ間隔ではなく、苗土記憶サ
イクルにて発生させる（例えば、通常は１５．６μ秒で
あるが、イニシャライズ時はこれよりも速い４００ｎ秒
毎となる）。

このタイミングはリフレッシュ要求バス６１を通じて主
記憶制御回路４へ伝えられる（ステップ５０４）。

リフレッシュタイミングを受は取った主記憶制御回路４
は、本発明の要旨となるリフレッシュ動作を開始する。

すでに、イニシャライズ制御回路５により主記憶制御回
路４ヘイニシヤライズ実行開始が伝えられているため、
ここで行うリフレッシュは、通常のラス・オンリ・リフ
レッシュもしくはメモリ・スクラッピング・リフレッシ
ュではなく、ライト・リフレッシュとなる。

リフレッシュは記憶内容を読み出して再書込みをするも
のであるから、本来のリフレッシュサイクル以外のリー
ドサイクルやライトサイクルでもリフレッシュを行うこ
とは可能である。本発明ではこのリフレッシュ機能を利
用してイニシャライズを行おうとするものであるから、
本来のリフレッシュサイクル以外のサイクルを使ってイ
ニシャライズするためには、イニシャライズデータを書
き込めるサイクルであることが必要がある。この点で、
イニシャライズデータを書込むことができないリードサ
イクルは不適当となり、従ってライトサイクルが適当と
なる。即ち、アーリライトサイクルにおいて、サイクル
の最後にイニシャライズのための書込みを行う。

この場合において、本主記憶のリフレッシュ手法にメモ
リ◆スクラッピング・リフレッシュに採用されていると
きには、イニシャライズであることから読出しが不要と
なり、従ってスクラッピング動作に要求される前半の読
み出しが省略できる。

このためイニシャライズの高速化が図れる。

さて、ステップ５０４により主記憶制御回路４ヘリフレ
ツシユタイミングが送出されると、ライト・リフレッシ
ュによるイニシャライズは、まず、通常のリフレッシュ
と同様に、主記憶制御回路４から出力されたりフレッシ
ュタイミングがラス・カス制御バス５０によりラス・カ
ス制御回路３へ伝えられる（ステップ５０５）。

リフレッシュ・タイミングを受は取ったラス・カス制御
回路３は、主記憶の各リーフ１３ａ、ｂ。

ｃ、ｄに対してラス・カス・バス５１．５２，５３．５
４を通じてＲＡＳａ＊、ｂ＊、ｃ＊、ｄ＊信号を供給す
る（ステップ５０６）。

続いて、主記憶制御回路４はラス・カス制御回路３ヘイ
ニシャライズライト信号を送る（ステップ５０７）。

） イニシャライズライト信号をラス・カス制御回路３が受
は取ると、いずれか１つのリーフではなく、全ての主記
憶のリーフ１８ａ、ｂ、ｃ、ｄヘラス・カス・バス５１
，５２，５３．５４を通じてＣＡＳａ＊、ｂ＊、ｃ＊、
ｄ＊信号を並列に送出する。また、これと同時に、ラス
・カス制御回路３は書き込み指示信号であるＷＥａ＊、
ｂ＊。

Ｃ＊、ｄ＊を全てのリーフに送出する（ステップ５０８
）。

このＣＡＳ　＊とＷＥ＊の信号発生が本発明の要旨であ
る。すなわち、第１にリフレッシュ機能を使っていなが
ら、ＲＡＳオンリ・リフレッシュ方式によるときはＲＡ
Ｓ＊信号に加えてＣＡＳ　＊信号およびＷＥ＊信号をも
ラス・カス制御回路３から出力する。また、スクラッピ
ング・リフレッシュ方式によるときはＷＥ＊信号をアク
ティブ（ライト状態）にしてラス・カス制御回路３から
出力する。このようにすることによって、リフレッシュ
系のハードウェアをリフレッシュではなくライトサイク
ルに使ってしまうことである。

また、第２に通常のライトサイクルでは各主記憶リーフ
１８”＋　　１）＋　　Ｃｒ　　ｄのうち、１つのリー
フのみを選択して、その選択されたリーフにＣＡＳ＊信
号、ＷＥ＊信号を送出する。しかし、イニシャライズの
実行では、特に主記憶の内容に全て同じデータを書込む
という特殊性があることから、ＣＡＳ　＊信号およびＷ
Ｅ＊信号を全てのリーフへ並列に出力しても問題が生じ
ない。このため本発明ではこれらの信号を並列で同時に
出力することにより、−度に複数のリーフへデータの書
き込みを行ってしまうことができる。こうすることによ
り書き込み時間の短縮化を図っている。

なお、上記ＲＡＳ＊、ＣＡＳ＊、ＷＥ＊信号が第４図に
示す主記憶制御バス２４を通るコントロール信号となる
。

ところで、主記憶リーフｌ　８ａ＋　　ｂ＋　　Ｃｒ　
　ｄの書き込みのためのデータはそれぞれ書き込みバッ
ファ３７ａ、’　ｂ、ｃ、ｄへ蓄えられている。書゛き
込みバッファ３７ａ、ｂ、ｃ、ｄには、主記憶制御装置
４によりイニシャライズデー５発生器３１の内容と、Ｅ
ＣＣチエツクビット発生器３３によるチエツクビットと
が既に設定されている。イニシャライズデータ発生回路
３１から送出されるイニシャライズデータは固定値であ
るので、−度書き込みバッファ３７ａ、ｂ、ｃ、ｄへ設
定すれば、後のサイクルでは設定し直す必要がない。従
って、イニシャライズデータ発生回路３１としては簡単
な構成のものが使える。具体的にはイニシャライズデー
タが“Ｈ″であればイニシャライズデータバス４２を電
源Ｖｃｃに接続し、“Ｌ”であればＧＮＤに接続するだ
けでよい。

さて、ステップ５０８により各主記憶リーフ１８ａ、ｂ
、ｃ、ｄが、ラス・カス制御回路３からの各信号を供給
されると、各々書き込みバッファ１７ａ、ｂ、ｃ、ｄの
内容の書き込みが行われる（ステップ５０９）。

この時の書き込みタイミングとしては、主記憶の人出力
ループとなる読出しデータバス４６の開閉次第によって
種々のタイミングを取り得る。この場合、特に、ＣＡＳ
＊をアクティブにする前にＷＥ＊をアクティブにしてお
くアーリライトを使えば、主記憶リーフ１８ａ、ｂ、ｃ
、ｄの各出力はハイインピーダンスとなって読み出しデ
ータドライバ１９ａ、ｂ、ｃ、ｄへはデータは出力され
ない。このため、読出しデータバス４６は結果的には開
いていることになるので、読み出しデータドライバ１９
　ａ＋　　１）＋　　Ｃｒ　　ｄの制御が不要である。

アーリライトを用いず、主記憶リーフ１８ａｂ、ｃ、ｄ
から出力がでるような書込みタイミングを用いた場合に
も、読出しデータドライバ１９ａ、ｂ、ｃ、ｄを制御し
て、読出しデータバス４６を開くようにすれば問題はな
い。

この時の書き込みサイクルのタイムチャートを第６図に
示す。

さて、ステップ５０９による１回の書き込みサイクル（
例えば４００ｎ秒）が終了すると、リフＬ／　ノシュ制
御回路１は、内部のリフレッシュアドレスカウンタをカ
ウントアツプし、次のアドレスにてリフレッシュ要求バ
ス６１を介して主記憶制御回路４ヘリフレツシユ・タイ
ミング発生を通知する（ステップ５１０）。

リフレッシュアドレスのカウントアツプによるカウント
値のオーバフロー発生を判断して、オーバフローが発生
しない時は、再びステップ５０５からの手順を繰り返す
（ステップ５１１）。

オーバフローが発生した場合、全ての主記憶リーフ１３
ａ、ｂ、ｃ、ｄのイニシャライズが終了したことを意味
する。この場合、リフレッシュ制御回路ｌは、イニシャ
ライズ制御回路５ヘオーバフロー信号を通知する（ステ
ップ５１２）。

オーバフロー信号を受は取ったイニシャライズ制御回路
５は、イニシャライズ実行終了信号を主記憶制御回路４
へ通知する（ステップ５１３）。

イニシャライズ実行終了信号を受は取ると主記憶制御回
路４は、イニシャライズ実行のための全ての信号を解放
し、ブロセ、サアドレスバス４１による次の指令を待つ
状態となる（ステップ５１４）。

以上で主記憶のイニシャライズの一連の作業を終了する
。

Ｘ凰１目と生里 以上述べたように本実施例によれば、主記憶制御装置に
おいて、主記憶制御装置に一般的に具備されているリフ
レッシュカウンタを有するリフレッシュ制御回路ｌを始
めとして、主記憶制御回路４やラス・カス制御回路３等
の要素に、単に、イニシャライズを実行するための小規
模な３つの回路、すなわちイニシャライズデータ発生回
路３１゜データマルチプレクサ３２．イニシャライズ制
御回路５を付設するだけで、リフレ・ソシュ制御を行う
ハードウェアを使ってイニシャライズできるようにした
ものである。

このため、イニシャライズはハードウェアにより連続的
に実行されるので、非連続的に行われるソフトウェアに
比して、より高速なイニシャライズが実行可能となる。

また、イニシャライズを実行するために必要なハードウ
ェアである、アドレス発生カウンタ（リフレッシュ制御
回路１）、ラス・カス制御回路３等をリフレッシュ・実
行回路と共用することにより、ハードウェア量の増加を
最小限度に抑えることができ、専用のイニシャライズ回
路を設ける場合に比して、はるかに回路構成を簡素化で
きる。即ち、イニシャライズデータ発生回路１１はイニ
シャライズデータバス４２をＶｃｃかＧＮＤに接続する
だけの構成で良く、データマルチプレクサ３２も２系統
の単純な切替え構成で済み、またイニシャライズ制御回
路５もリフレッシュ制御回路ｌおよび主記憶制御回路４
を制御するだけなので、新規に付加する制御回路は小規
模なものでよい。

なお、本イニシャライズはリフレッシュ機能を実行する
ハードを利用することから、リフレッシュの一環として
行われるので、リフレッシュの条件も満足する。

さらに、イニシャライズ実行時、ラス・カス制御回路３
からＣＡＳ＊信号とＷＥ＊信号とを並列かつ同時にイン
タリーブ構成を採る主記憶装置１８に出力して、各リー
フ１８ａ、ｂ、ｃ、ｄに対し同時にイニシャライズを実
行できるように構成したので、同容量の主記憶装置をイ
ニシャライズする場合、インタリーブ構成を採っていな
い装置に比べるとイニシャライズ時間を遥かに短縮でき
る。また、インタリーブ構成を採っている場合であって
も、同時に１リーフしかイニシャライズできない方式の
ものに比して、同様にイニシャライズ時間の短縮化が図
れる。例えば、４ウエイインタリーブをとっている装置
では、イニシャライズ時間を１／４に短縮することがで
きる。

なお上記実施例では、主記憶装置が採用するりフレッン
ユ方式が、ＲＡＳオンリ・リフレッシュとスクラッピン
グ・リフレッシュとである場合について主に説明したが
、本発明はリフレッシュ実行回路というハードを利用し
てイニシャライズを行おうとするところに特徴があるの
だから、リフレッシュ方式にとられれない。たとえば、
ＣＡＳビフォアＲＡＳリフレッシュやヒドン・リフレッ
シュであっても、これらを実行する回路からイニシャラ
イズを実行するためのタイミング信号を出力するように
変更してやればよいだけである。

［発明の効果］ 本発明によれば、小規模な制御回路を追加するだけで、
イニシャライズを実行するために必要なハードウェアを
リフレッシュ制御回路と共用するとともに、インタリー
ブ構造をもつ主記憶装置の各リーフに対して並列かつ同
時にイニシャライズを行うようにしたので、ハードウェ
アの増加を極力抑え、より高速な主記憶のイニシャライ
ズを実行することができ、価格性能比の高い装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明による主記憶装置の制御方式を実施する
ための主記憶制御装置の一実施例を示すブロック図、第
２図はソフトウェアを用いた従来の主記憶制御装置の概
略構成図、第３図はイニシャライズ専用のハードウェア
を用いた従来の主記憶制御装置の概略構成図、第４図は
本発明に係る主記憶制御装置の概略構成図、第５図は本
実施例の実行手順を示すフローチャート、第６図はイニ
シャライズの書き込みタイミングを示すタイムチャート
である。 １．２，３．４はリフレッシュ制御手段であり、１はア
ドレスを与えるリフレッシュ制御回路、２はアドレスマ
ルチプレクサ、３はリフレッシュ指示信号、書込み指示
信号を与えるラス・カス制御回路、４はラス・カス制御
回路を制御する主記憶制御回路、５はイニシャライズ制
御手段としてのイニシャライズ制御回路、１１は中央処
理装置、１８ａ、ｂ、ｃ、ｄは主記憶リーフ、１８はイ
ンタリーブ構造を持つ主記憶装置、３１および３２はイ
ニシャライズデータ発生手段であり、３１はイニシャラ
イズデータ発生回路、３２はデータマルチプレクサであ
る。 ｒ　　　　　　　　　　　１ 仁ン？う（Ｘ”に１７トＱ、７を用いた従来の主記憶制
御装置の概略構成図第２図 仁ノ＋う（ス゛専用の八→’つｚ７を用いた従来の主記
憶制御装置の概略構成図第３図

Claims (1)

1. 【特許請求の範囲】 複数のリーフから成るインタリーブ構造を持つ主記憶装
   置に対して、アドレスとリフレッシュ指示信号とを与え
   て各リーフの記憶内容を定期的にリフレッシュするリフ
   レッシュ制御手段を備えた主記憶装置の制御方式におい
   て、 中央処理装置からの主記憶イニシャライズ実行命令に基
   づき、イニシャライズを実行するための制御信号を出力
   するイニシャライズ制御手段と、主記憶装置をイニシャ
   ライズするためのイニシャライズデータを発生するイニ
   シャライズデータ発生手段とを設け、 上記イニシャライズ制御手段の制御出力に基づいて、 リフレッシュ制御手段のアドレス出力とイニシャライズ
   データ発生手段のデータ出力とを各リーフに共通に与え
   ると共に、 上記リフレッシュ指示信号に代えて、上記アドレスに上
   記データを書き込むために必要な書込み指示信号をリフ
   レッシュ制御手段から各リーフに並列かつ同時に与える
   ように構成した ことを特徴とする主記憶装置の制御方式。