JP3765452B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶技術さらには複数の入出力ポートを備えた高速RAM(ランダム・アクセス・メモリ)に適用して有効な技術に関し、特に複数のポートに同時に読出しと書込みが入った場合のメモリ内の制御方式に利用して有効な技術に関する。
【0002】
【従来の技術】
従来、マイクロプロセッサのキャッシュメモリとして、1つのメモリアレイに対して3個の入出力ポートを備え外部サイクルタイムの3倍の速度で内部動作することにより外部からはあたかも3個のRAMが存在するかのように見えるように構成されたスタティック型の3ポートRAMが提案されている(ISSCC94,A200MHx Internal/66MHz external 64kB Embedded Virtual Three port Cashe RAM)。この3ポートRAMにおいては、外部から3つのポートに対して同時に読出しと書込みを並行して行なうことができるようにされている。
【0003】
【発明が解決しようとする課題】
周知のように、スタティックRAMは選択されたメモリセルがビット線に接続されたときの当該ビット線対の電位差を増幅して読出しを行なう一方、書込みはビット線対を書込みデータに応じてメモリセルを反転させるのに充分な比較的高い電位にチャージアップして行なうようにされているため、書込みサイクルは読出しサイクルよりも長い時間に設定される。仮に、書込みサイクルを短くして書込みサイクル後に読出しサイクルを実行すると、ビット線レベルがプリチャージレベルまで充分に回復する前に読出しが開始されるため、データの誤読出しが行なわれるおそれがあるためである。
【0004】
前述の3ポートRAMにおいては、外部サイクルに対して内部サイクルを単純に3分割するとともに、外部から3つのポートのいずれに対しても読出しと書込みを行なうことができるようにするため、各内部サイクルは書込みサイクルに必要な時間に設定されていた。逆に言うと、外部のサイクル時間は、RAMのアクセス時間に規定されるため、上記書込みサイクルに必要な時間に設定された内部サイクル時間の3倍に設定する必要があった。
【0005】
本発明者は、前述の3ポートRAMについて詳細に検討した結果、この3ポートRAMにおいては、図2(A)に示すように、複数のポートに対して読出しが連続して行なわれる場合には先の読出しによるビット線の電位が充分に回復して次の読出しが可能な状態になるにもかかわらず、書込みサイクルに必要な時間に設定されたサイクル時間tcwに従って次の読出しサイクルが実行されるため、無駄な時間tlossが生じていることを見いだした。
【0006】
この発明の目的は、複数の入出力ポートを備えたRAMのサイクル時間を短縮し、これによってこのRAMを使用したデータ処理システムを高速化できるようにした半導体記憶技術を提供することにある。
【0007】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【0009】
すなわち、例えばn個(nは正の整数)の入出力ポートを有するRAMにおいて、1つの外部サイクルに対応してRAMの内部サイクルをnサイクルとするとともに、nサイクルのうち1つを書込みサイクルに必要な時間に設定し、残りの(n−1)のサイクルを読出しサイクルに必要な時間に設定して、書込みサイクルを(n−1)個の読出しサイクルの後に持って来て、読出しに係るポートを前のサイクルに順次割り当て書込みに係るポートを後の方のサイクルに割り当てるようにしたものである。
【0010】
上記した手段によれば、外部サイクルに対応したnサイクルのうち(n−1)のサイクルが読出しサイクルに必要な時間に設定されているためRAMの内部サイクルをすべて書込みサイクルに必要な時間に設定した場合に比べて外部サイクルを短くすることができ、これによってこのRAMを使用したシステムを高速化することができるとともに、書込みサイクルに比べて短い読出しサイクルで書込み動作を実行して次の長い書込みサイクルで読出し動作が実行されることがないので、書込み後のビット線電位が充分に回復する前に読出し動作が開始されるのを確実に回避してデータの誤読出しを防止しつつサイクルタイムの短縮を図ることができる。
【0011】
上記ポートの上記書込みサイクルまたは読出しサイクルへの割り当ては、当該ポートに外部より供給される読出し/書込みを指示する信号に基づいて行われるように構成する。これによって、上記ポートの切換えを行なう制御信号を内部で自動的に形成することができ、外部からそのような制御信号を与える必要がなく、システム設計が容易になるとともに当該メモリを制御するマイクロプロセッサ等のマスタ装置の負担を軽減することができる。
【0012】
さらに、外部から供給される基準となるクロック信号を受けて上記読出しサイクルに対応したタイミングで変化する第1の内部クロック信号および上記書込みサイクルに対応したタイミングで変化する第2の内部クロック信号を形成するタイミング発生回路を設け、これらの内部クロック信号に基づいてメモリ部への制御信号が形成されるように構成する。これによって、上記読出しサイクルおよび書込みサイクルに従った制御信号の形成が容易に行なえるようになる。
【0013】
さらに、上記のように構成されたメモリ(半導体記憶装置)を例えばマイクロプロセッサのキャッシュメモリとして使用したデータ処理システムを構成することにより、サイクルタイムが短く高速動作可能なシステムを実現することができる。
【0014】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。図1は本発明をマイクロプロセッサのキャッシュメモリとして好適な2ポートRAMに適用した場合の一実施例を示すブロックである。
【0015】
図1において、10は汎用のスタティックRAMとほぼ同様な構成を有するSRAM部で、このSRAM部10は、各々がフリップフロップ型ラッチ回路と一対の選択用スイッチ素子とからなる複数のメモリセルがマトリックス状に配置されたメモリアレイ11、Xアドレス信号をデコードして上記メモリアレイ11内の対応するワード線を選択するXデコーダ回路12、Yアドレス信号をデコードして上記メモリアレイ11内の対応するビット線対を選択するYデコーダ回路13、上記Xデコーダ回路12にXアドレス信号を供給するXアドレスバッファ14、上記Yデコーダ回路13にYアドレス信号を供給するYアドレスバッファ15、上記ビット線に読み出された信号を増幅したり、書込みデータに従ってビット線対に電位差を与えるセンスアンプ&I/Oバス16、センスアンプに書込みデータ信号を供給するデータ入力バッファ17、センスアンプにより増幅されたリード信号を出力する出力バッファ18、上記デコーダやバッファ回路等に対する制御信号を生成するメモリ制御回路19等から構成されている。
【0016】
この実施例の2ポートRAMでは、2つのポート20A,20Bと上記SRAM部10との間にセレクタ回路21A,21Bが設けられているとともに、上記ポート20A,20Bから入力される各ポートの読出しまたは書込みを示すリード/ライト信号RWに基づいて上記セレクタ回路21A,21Bを制御して上記ポート20Aまたは20Bのいずれか一方をSRAM部10に接続させる切換え制御信号CPを形成するポート切換え制御回路22が設けられている。上記セレクタ21A,21Bのうち21Aはアドレス信号のセレクタでポート20Aまたは20Bからのアドレスの一方をアドレスバッファ14,15に供給する。セレクタ21Bはデータ信号用であり、ポート20Aまたは20Bに入力されたデータの一方をデータ入力バッファ17に供給するとともに、出力バッファ18からの読出しデータをポート20Aまたは20Bのいずれかに供給する双方向性の選択接続機能を備えている。
【0017】
また、この実施例の2ポートRAMには、外部から供給されるシステムクロック信号CLKに基づいて内部動作に必要なクロックφ1,φ2を形成して上記メモリ制御回路19に供給するクロック生成回路23が設けられている。
【0018】
これとともに、本実施例の2ポートRAMでは、上記メモリ制御回路19が外部のシステムクロックCLKの1サイクルT0を、第1サイクルtc1と第2サイクルtc2(tc1<tc2)の2つの内部サイクルに分けて各サイクルtc1,tc2内にそれぞれ読出しまたは書込み動作を実行させるようにSRAM部10に対して制御信号を出力する。上記第1サイクルtc1はSRAM部10においてデータの読出しを行なった後にビット線が次の読出しに支障のない充分な電位まで回復するのに必要とされる時間tcrに設定され、上記第2サイクルtc2はSRAM部10においてデータの書込みを行なった後にビット線が次の読出しに支障のない充分な電位まで回復するのに必要とされる時間tcwに設定されている。
【0019】
この実施例では、上記クロック生成回路23からメモリ制御回路19に供給される上記内部クロックφ1は上記サイクルtc1に対応したタイミングを有し、上記内部クロックφ2は上記サイクルtc2に対応したタイミングを有するように形成される。
【0020】
次の表1には、上記ポート切換え制御回路22による2つのポートの第1サイクルtc1と第2サイクルtc2への割り当ての仕方の一例を示す。
【0021】
【表1】
表1に示されているように、この実施例の2ポートRAMにおいては、ポートA(図1の20A)が読出し“Read”を、またポートB(20B)が書込み“Write”を指示しているときは、第1サイクルtc1を読出しのポートAに、また第2サイクルtc2を書込みのポートBに割り当ててリードライト動作を実行する。また、逆にポートB(20B)が読出し“Read”を、またポートA(20A)が書込み“Write”を指示しているときは、第1サイクルtc1を読出しのポートBに、また第2サイクルtc2を書込みのポートAに割り当ててリードライト動作を実行するように構成されている。さらに、ポートA(20A)とポートB(20B)が共に書込み“Write”を指示しているときおよび2つのポートが共に読出し“Read”を指示しているときは、第1サイクルtc1をポートAに、また第2サイクルtc2をポートBに割り当ててライト動作を実行するように構成されている。
【0022】
図2(A)にポートAまたはBのいずれか一方が読出しで他方が書込みの場合の従来方式を適用した2ポートRAMのビット線の電位変化の様子が、また図2(B)に本実施例の2ポートRAMにおいてポートAまたはBのいずれか一方が読出しで他方が書込みの場合のビット線の電位変化の様子が示されている。本実施例に従うと、A,Bのいずれのポートが書込みの場合にも必ず短い方の第1サイクルに読出しポートが割り当てられ、長い方の第2サイクルに書込みポートが割り当てられるため、図2(A)と(B)とを比較すると明らかなように、図2(A)では読出しの第1サイクルtc1でビット線のレベルが回復してから次の書込みが始まるまでに無駄な時間tlossが生じているのに対し、図2(B)ではそのような無駄な時間がない。従って、本実施例の方が従来方式に比べてtloss時間だけ外部サイクルT0を短縮することができることが分かる。
【0023】
図2(C)は、本実施例の2ポートRAMにおいて2つのポートが共に書込みである場合のビット線の電位変化の様子を示す。この場合、時間の短い第1サイクルにも書込みが割り当てられるため、書込みサイクルが連続して実行され、第1サイクルの書込みによるビット線電位の変化が完全に回復する前に次の書込みサイクルが開始されることとなる。しかし、書込みの際には読出し時のしきい値レベルVrtよりもずっと低い電位Vwt以上にビット線が回復すれば次の書込みデータによるビット線の正しいチャージが行なえるので、図2(C)のように書込みが連続する場合にも誤ったデータの書込み動作が行なわれることがなく、何ら支障がない。
【0024】
本実施例の2ポートRAMにおいて2つのポートが共に読出しである場合のビット線の電位変化の様子は図示しないが、図2(B)の第2サイクルTc2が図2(A)の第1サイクルと同様となり、この場合には、第2サイクルで無駄な時間tlossが生じることとなるが、第1サイクルの方では無駄な時間をなくすことができるため、図2(A)に示す従来方式よりは外部サイクルT0を短くすることができる。
【0025】
図3には、第1サイクルtc1が第2サイクルtc2よりも短く設定された2ポートRAMにおいて、書込みを第1サイクルtc1に、また読出しを第2サイクルtc2に割り当てたと仮定した場合のビット線の電位の変化の様子を示す。同図に示すように、書込みを第1サイクルに割り当てると第2サイクルの読出しの際にビット線対の電位が共に読出ししきい値レベルVrtの近傍に来るため、正確なデータの判定が困難となることが分かる。しかしながら、上記実施例の2ポートRAMにおいては図3に示すような動作は禁止されているため、不正確なデータ読出しを回避しつつ外部サイクル時間の短縮化が図られる。
【0026】
なお、表1においては、ポートA(20A)とポートB(20B)が共に書込み“Write”を指示しているときおよび2つのポートが共に読出し“Read”を指示しているときは、第1サイクルtc1をポートAに、また第2サイクルtc2をポートBに割り当てて実行することを示しているが、ポートAとBが共に書込みまたは読出しを指示しているときはポートBを第1サイクルtc1に、またはポートAを第2サイクルtc2に割り当てるようにしても良い。つまり、2つのポートが共に読出しまたは書込みのときはいずれのポートを第1サイクルに割り当ててもよい。
【0027】
以上、本発明を2ポートRAMに適用した場合について説明したが、本発明は3ポート以上のRAMに適用することも可能である。
【0028】
図4には、本発明を適用した3ポートRAMの概略構成図を示す。この実施例においては、外部のシステムクロックCLKの1サイクルをtc1,tc2,T3の3つのサイクルに分割し、第1と第2のサイクルを読出しサイクルに必要な時間tcrに設定し、第3サイクルtc3を書込みサイクルに必要な時間tcwに設定している。すなわち、tc1=tc2<tc3の関係にある。表2に、上記のように設定された内部サイクルtc1,tc2,tc3に対する3つのポートA,B,Cの割り当ての仕方の一例を示す。表2から明らかなように、読出しのポートと書込みのポートが存在する場合には、読出しのポートを前の方のサイクルに割り当て書込みのポートを後の方のサイクルに割り当てていることが分かる。2ポートの場合と同様、3つのポートが共に読出しまたは書込みのときはいずれのポートをどのサイクルに割り当ててもよい。
【0029】
【表2】
図5(A)には3ポートRAMにおいて、書込みポートが2つある場合に上記表2に従った割り当てを行なった場合のタイミングが、また図5(B)には書込みポートが2つある場合に上記表2に従った割り当てを行なった場合のタイミングがそれぞれ示されている。図5より、表2のような割り当てを行なうことにより、2ポートのRAMと同様に、データの誤読出しを回避しつつ3つのサイクルをすべて書込みサイクルに必要な時間に設定する場合に比べてサイクル時間を2tlossだけ短くできることが分かる。
【0030】
なお、図5(B)において第2サイクルと第3サイクルに書込みが連続する動作は、前記第1の実施例の2ポートRAMにおいて2つのポートが共に書込みである場合のビット線の電位変化の様子を示す図2(C)と同様であり、この場合にも、第2サイクルの書込みによるビット線の電位変化が完全に回復する前に次の書込みサイクルが開始されることとなるが、書込みの際には読出し時より低い所定のレベルまでビット線が回復すれば次の書込みデータによるビット線の正しいチャージが行なえるので、誤まったデータの書込み動作が行なわれることがない。
【0031】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、2ポートRAMと3ポートRAMに適用した例について説明したが、本発明は4ポート以上のnポートRAMにも適用することができる。その場合にも、外部サイクルをn個に分割し、最後のサイクルを書込みに必要とされる時間tcwに設定するとともに残りのサイクルを読出しに必要とされる時間tcrに設定し、読出しポートを前の方のサイクルに順次割り当て、書込みポートを後の方のサイクルに割り当てるようにすれば良い。
【0032】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるキャッシュメモリに好適なマルチポートのSRAMに適用した場合について説明したが、この発明はそれに限定されるものでなく、マルチポートのDRAMにも利用することができる。
【0033】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0034】
すなわち、
この発明の目的は、複数の入出力ポートを備えたRAMのサイクル時間を短縮し、これを使用したデータ処理システムを高速化することができる。
【図面の簡単な説明】
【図1】本発明を適用した2ポートRAMの一実施例を示すブロック図である。
【図2】従来方式および実施例の2ポートRAMの各サイクルにおけるビット線電位の変化の様子を示す波形図である。
【図3】第1サイクルを第2サイクルよりも短く設定した2ポートRAMにおいて第1サイクルで書込みを行ない第2サイクルで読出しを行なったと仮定した場合のビット線電位の変化の様子を示す波形図である。
【図4】本発明を適用した3ポートRAMの実施例を示すブロック図である。
【図5】実施例の3ポートRAMの各サイクルにおけるビット線電位の変化の様子を示す波形図である。
【符号の説明】
10 SRAM部
11 メモリアレイ
12 Xデコーダ回路
13 Yデコーダ回路
14 Xアドレスバッファ
15 Yアドレスバッファ
16 センスアンプ&I/Oバス
17 データ入力バッファ
18 データ出力バッファ
19 メモリ制御回路
20A,20B ポート
21A,21B セレクタ回路
22 ポート切換え制御回路
23 タイミング発生回路
Claims (6)
- メモリアレイと、アドレス信号をデコードして上記メモリアレイ内の対応するメモリセルを選択するための信号を形成するデコーダ回路と、選択された上記メモリセルから読み出された信号を増幅する読出し回路とを備えたメモリ部と、
書込みと読出しの何れもが可能なn個(nは2以上の整数)の入出力ポートと、
上記n個の入出力ポートの中からいずれか一つを上記メモリ部に接続するためのポート切換え手段とを有する半導体記憶装置において、
半導体記憶装置の内部サイクルをnサイクルとするとともに、nサイクルのうちn番目のサイクルを書込み動作に必要な時間に設定し、1番目から(n−1)番目の各サイクルをそれぞれ読出し動作に必要な時間に設定し、
上記n個の入出力ポートのうち、m個(mは0<m<nなる整数)の入出力ポートに読出し指示がなされ、残りの(n−m)個の入出力ポートに書込み指示がなされた場合に、
第1〜第mサイクルにおいて、上記m個の入出力ポートと上記メモリ部との接続が上記ポート切換え手段により順次切り換えられながら、これら各サイクルで上記メモリ部に接続された入出力ポートの読出し指示に応じた読出し動作がそれぞれ行なわれ、
第(m+1)〜第nサイクルにおいて、上記(n−m)個の入出力ポートと上記メモリ部との接続が上記ポート切換え手段により順次切り換えられながら、これら各サイクルで上記メモリ部に接続された入出力ポートの書込み指示に応じた書込み動作がそれぞれ行なわれることを特徴とする半導体記憶装置。 - 上記ポート切換え手段により各入出力ポートが上記メモリ部に接続されるサイクルは、上記n個の入出力ポートに外部より供給される読出しまたは書込みを指示する信号に基づいて割り当てられるように構成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 外部から供給される基準となるクロック信号を受けて上記nサイクルのうち1番目から(n−1)番目の各サイクルに対応したタイミングで変化する第1の内部クロック信号および上記n番目のサイクルに対応したタイミングで変化する第2の内部クロック信号を形成するタイミング発生回路を備え、これらの内部クロック信号に基づいて上記メモリ部への制御信号が形成されるように構成されていることを特徴とする請求項1または2に記載の半導体記憶装置。
- 請求項1乃至請求項3のいずれかに記載の半導体記憶装置をキャッシュメモリとして備えてなることを特徴とするデータ処理システム。
- メモリアレイと、
読出しと書込みの何れもが可能なn個(nは2以上の整数)の入出力ポートと、
上記メモリアレイと上記複数の入出力ポートとの間に接続されるセレクタ回路と、
上記セレクタ回路と上記メモリアレイとの接続を制御するポート切換え制御回路とを有する半導体記憶装置において、
上記半導体記憶装置の内部サイクルをnサイクルに分割し、
上記分割された内部サイクルのうち、最後のサイクルを第nサイクルとし、残りの内部サイクルを、第1サイクルから第(n−1)サイクルとし、
第1サイクル乃至第(n−1)サイクルの長さを同じ時間にし、
第nサイクルの長さを第1サイクルの長さよりも長くし、
上記ポート切換え制御回路は、外部より書込み及び読出しを指示する信号が上記n個の入出力ポートにそれぞれ供給される時、上記n個の入出力ポートを上記メモリアレイにそれぞれ接続するサイクルを上記nサイクルのうちの何れかに割り当てるとともに、
上記n個の入出力ポートに対して読出しの指示と書込みの指示とが混在している場合に 、上記のnサイクル中、読出し指示のなされた入出力ポートを上記メモリアレイに接続するサイクルを、書込み指示のなされた入出力ポートを上記メモリアレイに接続するサイクルよりも前に割り当てて、各サイクルで当該サイクルに割り当てた入出力ポートを上記メモリアレイに接続させることを特徴とする半導体記憶装置。 - 請求項5記載の半導体記憶装置において、上記第1乃至第(n−1)サイクルで読出し動作または書込み動作が行なわれることを特徴とする半導体記憶装置。
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