JP4456687B2 - ランダムアクセスメモリ並びに、同メモリへの書込み及び同メモリからの読出し方法 - Google Patents
ランダムアクセスメモリ並びに、同メモリへの書込み及び同メモリからの読出し方法 Download PDFInfo
- Publication number
- JP4456687B2 JP4456687B2 JP06439099A JP6439099A JP4456687B2 JP 4456687 B2 JP4456687 B2 JP 4456687B2 JP 06439099 A JP06439099 A JP 06439099A JP 6439099 A JP6439099 A JP 6439099A JP 4456687 B2 JP4456687 B2 JP 4456687B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- access memory
- random access
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の属する技術分野】
本発明は全般的に半導体及び集積回路装置に関するものであり、更に詳しく言うと、ランダムアクセスメモリと、ランダムアクセスメモリからの読み出しとランダムアクセスメモリへの書込みを行う方法に関するものである。
【0002】
【発明が解決しようとする課題】
本発明の主目的は、データ処理能力を増大させたランダムアクセスメモリを提供することである。
【0003】
本発明の別の目的は、同期演算または非同期演算のどちらか一方を実行できる前述のランダムアクセスメモリを提供することである。
【0004】
本発明の別の目的は、読出し動作と書込み動作を同一クロックサイクルで実行できるランダムアクセスメモリと、同メモリを作動させる方法とを提供することである。
【0005】
本発明の更に別の目的は、読出し動作と書込み動作を非同期式に実行できるランダムアクセスメモリと、同メモリを作動させる方法とを提供することである。
【0006】
本発明の更に別の目的は、全く任意のアドレスを使用できる前述のランダムアクセスメモリと、同メモリを作動させる方法を提供することである。
【0007】
本発明の更に別の目的は、連続するアドレス及び/またはアサートされた(asserted)アドレスの関連を完全に無くすことができる(関連が全く無い)前述のランダムアクセスメモリと、同メモリを作動させる方法を提供することである。
【0008】
本発明の更に別の目的は、連続するアドレス及び/またはアサートされたアドレスに一切の制限を課さない前述のランダムアクセスメモリと、同メモリを作動させる方法を提供することである。
【0009】
本発明の更に別の目的は、同一アドレスを使って同一クロックサイクルでメモリに読み書き(メモリからの読み出しとメモリへの書き込み)できる前述のランダムアクセスメモリと、同メモリを作動させる方法を提供することである。
【0010】
本発明の更に別の目的は、読出し/書込み制御信号(例えば、クロックまたは制御パルス)が動作に不可欠な唯一の制御タイプ信号(control-type signal )である前述のランダムアクセスメモリと、同を作動させる方法を提供することである。
【0011】
本発明の前述以外の目的及び利点は、添付図面と、本発明の実施形態を示す添付図面と関連させた以下の説明とから明らかになるであろう。
【0012】
【課題を解決するための手段】
本発明は、データ入力一式及びアドレス書込みバスを備えている書込みポートと、読出し/書込み制御信号が(i)前記読出し/書込み制御信号の立上り及び立下り両遷移または(ii)前記読出し/書込み制御信号の2つの論理レベルの各々、のどちらか一方への呼応としての前記書込みポート及び/または前記読出しポートのデータ転送操作を制御するように構成された、データ出力一式及びアドレス読出しバスを備えている読出しポートと、(i)前記アドレス書込みバス及び上記アドレス読出しバスに接続し、(ii)前記アドレス書込みバス上の1つ以上の信号に呼応して自己の第1の任意アドレスでの前記データ入力で受け取られたデータを記憶し、及び/または、上記アドレス読出しバス上の1つの以上の信号に呼応して、前記データ出力での提示のために、ランダムアクセスメモリアレイ内の該アドレスのデータを検索するように構成した第1のランダムアクセスメモリアレイと、を備えているランダムアクセスメモリを提供する。
【0013】
更に、本発明は、ランダムアクセスメモリアレイからデータを読み出し、また、ランダムアクセスメモリアレイにデータを書き込む方法であって、(a)読出し/書込み制御信号の第1の遷移に呼応して上記ランダムアクセスメモリアレイの第1の任意アドレスとの間で第1の複数のデータビットを送受信するステップと、(b)上記読出し/書込み制御信号の第2の遷移に呼応して上記ランダムアクセスメモリアレイの第2の任意アドレスとの間で第2の複数のデータビットを独立に送受信するステップとを含む方法を提供する。
【0014】
尚、添付図面には本明細書の内容の一部が示されていると共に種々の実施形態が示されている。また、本発明の特徴及び利点も図面中に示されている。
【0015】
また、一部の例では本発明の理解を容易にするために本発明の種々の側面が誇張または拡大して示されていることがあり、また、別の例では本発明のより重要な側面または特徴が不明瞭になるのを避けるため、従来のものと考えられる部分を記載していない場合がある。
【0016】
【発明の実施の形態】
以下に好適実施形態の詳細な説明をするが、本発明は種々の形態で具現できることを理解されたい。従って、本明細書で開示される具体的細目は、何らかの制限を課すものとして解釈されるべきでなく、クレームの根拠として、また、事実上いかなる適当なシステム、構造、または方法にも本発明を採用できることを当業者に教示するための代表的基礎情報として解釈されるべきものである。
【0017】
本発明のランダムアクセスメモリでは、読出しポート及び書込みポート要素の各々(すなわち、アドレス書込みバス、データ入力一式、アドレス読出しバス、及びデータ出力一式)を、それぞれ独立に、mまたはn・mビット幅に構成できる。ここで、mは2以上の整数、好ましくは4以上の整数、さらに好ましくは8以上の整数であり、これとは独立に、nは、2以上の整数、好ましくは2〜4の整数、更に好ましくは2である。特定の例において、mを8、9、16、18、32、36、64、72、128または144にしてもよい。例えば、ポートが読出しポートすなわち入力ポートであった場合、該ポートは外部ソースからデータを受け取る。好適実施形態では、各ポートは一方向性となっている。(すなわち、データは一方向にのみ流れる。例えば、読出しポートは入力専用ポートとして機能し、書込みポートは出力専用ポートとして機能する。)
読出し/書込み制御信号は、該制御信号の立上り遷移と立下り遷移の両方により、同期あるいは非同期方式で、第1のポート及び/または第2のポートの1回以上のデータ転送動作を制御するように構成されてもよい。このように「読出し/書込み制御信号」とは、読出し動作または書込み動作の一部として行われる回路の働きを制御する信号のことを言う。非同期動作の場合、読出し/書込み制御信号は、例えば、アドレス書込み信号またはデータ入力信号の第1の遷移に呼応して発生するパルス信号であってもよい。同期動作の場合、読出し/書込み制御信号は、内部または外部クロック信号などの周期信号であってもよい。また、読出し機能、書込み機能、記録機能、及び/またはデータ通過ゲート機能を制御する1つ以上の独立した読出し/書込み制御信号が存在していてもよい。適切及び/または望ましければ、読出し/書込み制御信号は、第1のパルスまたはクロック信号とその補数から構成されていてもよい。
【0018】
本発明に係るランダムアクセスメモリアレイは、ランダムアクセスメモリ内の随意の任意アドレスにデータを記憶してもよいし、随意の任意アドレスのデータを検索してもよい。アドレスは、書込みアドレスバス及び/または読出しアドレスバス上の1つ以上の信号によって定められる。
【0019】
本発明に係るランダムアクセスメモリは、読出し/書込み信号の少なくとも1つの遷移に呼応してアレイの第1の任意アドレスにデータを書き込むように作用する回路を更に備えてもよい。前述の書込み回路が呼応(反応)する読出し/書込み制御信号の遷移により、当業者に周知の技術及び回路構成に基づいて書込み許可等の書込み動作制御信号が生成されることが好ましい。
【0020】
同様に、本発明に係るランダムアクセスメモリは、読出し/書込み信号の少なくとも1つの遷移に呼応してアレイの任意の場所からデータを読み出すように作用する回路を更に備えてもよく、そのような読出し回路が呼応(反応)する読出し/書込み制御信号の遷移により、当業者に周知の技術及び回路構成に基づいて読出し許可等の読出し動作制御信号が生成されることが好ましい。
【0021】
図1に記載されているように、本発明に係るランダムアクセスメモリ(RAM)のアーキテクチャは、メモリアレイにアクセスするための独立した第1及び第2ポート(例えば、「データIN」と「データOUT」)を有している。各ポートは、該ポート及びその関連制御論理の完全独立性を維持するために1つ以上の専用アドレス入力(例えば、「アドレスW」及び「アドレスR」)を有していてもよい。
【0022】
ポートのうちの1つが読出しポートとして作用するとき、該ポートは読出し動作をサポートするためにアレイからの専用データ出力を持っていてもよい。同様に、ポートのうちの1つが書込みポートとして作用するとき、該ポートは書込み動作をサポートするためにアレイへの専用データ入力を持っていてもよい。データ入力とデータ出力が別個のものであることにより、一般のI/O装置で要求されるようなデータバスを「送受反転」する必要(the need to "turn around" the data bus)が実質的にまたは完全に無くなる。読出しポート及び書込みポートへのアクセスは互いに完全に独立であってもよいし、1つ以上の読出し/書込み制御信号(例えば、データ入力信号またはアドレス書込み信号の第1の遷移に呼応して生成される制御パルス、内部または外部クロック信号、種々の入力クロック一式等)と同期して開始されてもよい。データスループット(データ処理量)を最大にするために、読出し/書込みポートの双方は、読出し/書込み制御信号(例えば、任意入力クロック「Clk」)の立上りエッジ及び立下りエッジの一方または両方でデータを転送してもよい。データ転送は、論理レベルに応じて切換えられるものであってもよい。すなわち、データ転送は、1つ以上の読出し/書込み制御信号の特定または所定の論理レベルに呼応して行われてもよい。
【0023】
メモリアレイの深さは、事実上、複数のRAM装置(例えば、集積回路チップ)及びそれに関連付随する選択論理回路に及ぶものであってもよい。ポート選択入力により、各ポートはあたかも独立した装置であるかのように作動でき、それによって各ポートごとに個々に深度方向に拡張(深度拡張)できる。
【0024】
すべての同期入力は、読出し/書込み制御信号によって制御される1つ以上の書込みレジスタ(または入力レジスタ)を通してもよい。また、すべての同期出力は、上記と同じまたは異なる読出し/書込み制御信号によって制御される1つ以上の読出しレジスタ(及び/または出力レジスタ)を通してもよい。
【0025】
インタフェースロジックを単純にするために、書込みはすべてオンチップ同期式自己タイミング書込み回路(on-chip synchronous self-timed write circuitry)で行ってもよい。
【0026】
【実施例】
図2に記載されているように、好適実施形態において、本発明に係るRAMアーキテクチャは、入力(書込み)ポートと出力(読出し)ポートの両方を備えた同期パイプラインバースト(synchronous pipelined Burst )スタティックRAM(SRAM)として構成されている。読出しポートは読出し動作専用であり、書込みポートは書き込み操作専用である。データは書込みポート介してSRAMに流入し、読出しポートから流出する。各ポートは(個々のアドレス読出し及び書込みレジスタにデータを記憶またはラッチできる)自己のアドレス入力を有しており、それにより各ポートは独立に作動できる。本発明に係るRAMは、入力ポートと出力ポートを分けることによって、予想される回線争奪(data contention )を回避し、及び/またはデータバスの「送受反転」の必要を無くした。
【0027】
入力ポート及び出力ポートへのアクセスは、単一クロックで制御してもよいし、一対の差動入力クロック(CLK/CLK*)(但し、「X*」で表される信号は、重ね打ちすなわち「バー」が付いている信号と同様に、対応信号「X」の補数を示す)で制御してもよい。同期タイミングはいずれも作動入力クロック信号のクロスポイントから照会してもよい。アクセスは、任意の読出し/書込み制御信号の任意のエッジ(クロック信号以外の制御信号はそのアクティブ論理レベルでアサートされると仮定すると、クロック信号の立上りエッジが好ましい)で開始できるが、論理回路を簡単かつ単純にするために、アクセスは正クロック(CLK)の立上りエッジでのみ開始される。
【0028】
すべてのデータ入力(例えば、同期入力DIN[17:0])は、正の入力クロック(CLK)の立上り及び立下りエッジによって制御される1つ以上の入力レジスタ(例えば、図2に記載されている第1及び第2のレジスタ「データ書込みレジスタ1」と「データ書込みレジスタ2」)を通してもよい。図2に記載されているランダムアクセスメモリは第1及び第2のデータレジスタを有しているが、mビット幅のレジスタを2つ使う代わりに、単一の2mビット幅のデータ書込みレジスタを使うことも可能である。その場合、図示されているmビット幅のデータ入力バスの代わりに2mビット幅のデータ入力バスを使ってもよい。第1のmビットまたは単一n・mビットデータ書込みレジスタは、読出し/書込み制御信号の第1の遷移に呼応してデータを記憶してもよい。また、第2のデータ書込みレジスタがある場合には、第2のデータ書込みレジスタは読出し/書込み制御信号の第2の遷移に呼応してデータを記憶してもよい。いずれの場合も、全2mビット幅のワードが書込みレジスタにラッチされると、読出し/書込み制御信号の第2の遷移のときにデータ書込みレジスタのデータがアレイに書き込まれる。
【0029】
本発明に係るランダムアクセスメモリは、それぞれアドレス書込みバス及び/またはアドレス読出しバス上の1つ以上の信号によって定められる各セルアレイの任意アドレスにデータを記憶する及び/またはそのような任意アドレスのデータを検索するように構成された第1及び第2のmビット幅アレイを有していてもよい。あるいは、本発明に係るランダムアクセスメモリは、n・mビット幅のアレイを有していてもよく、その場合、データ書込みレジスタ及びデータ読出しレジスタもn・mビット幅である。また、内部及び/または外部データ入出力バスもn・mビット幅であることが好ましい。
【0030】
ランダムアクセスメモリが(例えば、図2に示されているように)複数のアレイを備えている場合、第1のランダムアクセスメモリアレイは第1のデータ書込みレジスタのデータを受け取り、第2のランダムアクセスメモリアレイは第2のデータ書込みレジスタのデータを受け取る。同様に、複数のアレイを備えたランダムアクセスメモリは、第1のランダムアクセスメモリアレイから転送されたデータを記憶する第1のデータ読出しレジスタ及び第2のランダムアクセスメモリから転送されたデータを記憶する第2のデータ読出しレジスタといった、複数のデータ読出しレジスタを更に有していてもよい。この場合、本発明に係るランダムアクセスメモリは、読出し/書込み制御信号の連続的または非連続的遷移に呼応して、第1の任意アドレスのランダムアクセスメモリアレイにデータを書き込むように作用する第1の回路と、第2の任意アドレスのランダムアクセスメモリアレイからデータを読み出すように作用する第2の回路とを更に有していてもよい。このとき、第2の任意アドレスは、第1の任意アドレスと同じであってもよいし、異なっていてもよい。
【0031】
すべてのデータ出力(例えば、同期出力DOUT[17:0])は、正の入力クロック(CLK)の立上り及び立下りエッジによって制御される1つ以上の出力レジスタ(例えば、2mビット幅の「データ読出しレジスタ」。別の選択肢として、該レジスタは第1及び第2のmビット幅のデータ読出しレジスタとして構成してもよい)を通してもよい。データ読出しレジスタは、読出し/書込み制御信号の第1の遷移に呼応してランダムアクセスメモリアレイから転送されたデータを記憶してもよい。図2に記載のランダムアクセスメモリは、それぞれ第1及び第2のデータ読出しレジスタに結合される第1及び第2の入力を有するmビット幅のデータ出力バスを更に備えていてもよい。あるいは、本発明に係るランダムアクセスメモリは、n・mビット幅のデータ読出しレジスタ(またはn個のmビット幅データ読出しレジスタ)からn・mビットのデータを受け取るn・mビット幅のデータ出力バスを備えていてもよい(同じ原理をデータ入力バスとデータ書込みレジスタに適用してもよい)。
【0032】
図2に示されているように、本発明に係るランダムアクセスメモリは、mビット幅のデータ出力バスと、第1及び第2の3状態出力バッファ(例えば、バッファ10と12)と、第1、第2及び第3のmビット幅の出力レジスタ(例えば、レジスタ20、レジスタ22及びレジスタ24)を更に有し、
該第1及び第2の各出力レジスタが、第1の読出し/書込み制御信号に呼応してデータ読出しレジスタのmビットのデータを記憶し、
該第3の出力レジスタが、(該第1の読出し/書込み制御信号の補数である場合がある)第2の読出し/書込み制御信号に呼応して第1の出力レジスタのmビットのデータを記憶し、
該第1の3状態出力バッファは、([i]第2の読出し/書込み制御信号と同じまたは異なる場合がある、または、[ii]第1の読出し/書込み制御信号の補数であって、好ましくは、特定または所定の論理レベルまたは状態のときにデータ出力を許可する場合がある)第3の読出し/書込み制御信号によって第3の出力レジスタからデータ出力バスにデータを供給することを許可され、
該第2の3状態出力バッファは、([i]第1の読出し/書込み制御信号と同じまたは異なる場合がある、または、[ii]第2の読出し/書込み制御信号の補数であって、好ましくは、やはり特定または所定の論理レベルまたは状態のときにデータ出力を許可する場合がある)第4の読出し/書込み制御信号に呼応して第2の出力レジスタからデータ出力バスにデータを供給することを許可されてもよい。
【0033】
あるいは、データ出力バスがn・mビット幅の場合、1つのn・mビット幅出力レジスタと(前述の3状態許可を備えていてもよい)任意の出力バッファを、(前述の任意3状態制御を有する)任意の出力バッファをそれぞれが備えているn個のmビット幅出力レジスタに置き換えてもよいし、あるいは、単純に出力レジスタ及び/または出力バッファを完全に省いてしまってもよい。
【0034】
制御入力(例えば、1つ以上の同期読出しポート選択入力RPSまたはRPS*、1つ以上の同期書込みポート選択入力WPSまたはWPS*等)は、読出し/書込み制御信号のエッジ(例えば、正のクロック入力CLKの立上りエッジ)によって制御される入力レジスタを通してもよい。また、任意の応用装置(例えば、ネットワークスイッチやルータなどのデータ、音声及び/またはビデオ通信装置)に複数のランダムアクセスメモリを入れるとき、複数の読出し及び/または書き込みポート選択入力(例えば、RPS1、RPS2、RPS1*、RPS2*、WPS1、WPS2、WPS1*、WPS2*等)を使うと有利である。任意の複数RAM応用装置中の各RAMは、特定ポートをアクティブにする、読出しポート選択信号と書込みポート選択信号の固有な組合わせ(例えば、RPS1*とRPS2、RPS1とRPS2*、WPS1*とWPS2、WPS1とWPS2*等)を少なくとも1つ持っていることが好ましい。あるいは、別の読出し及び/または書込みポート選択信号により、マルチプルレジスタ構成の1つの読出しまたは書込みレジスタを選択(使用可能または使用不可能に)できる。
【0035】
アレイとの間のデータの送受信
別の実施形態において、本発明はランダムアクセスメモリアレイからデータを読み出し、及び/または、ランダムアクセスメモリアレイにデータを書込む方法であって、
読出し/書込み制御信号の第1の遷移に呼応して、上記ランダムアクセスメモリアレイの第1の任意アドレスとの間で第1の複数のデータビットを送受信するステップと、
上記ステップとは無関係に(独立して)、上記読出し/書込み制御信号の第2の遷移に呼応して、上記ランダムアクセスメモリアレイの第2の任意アドレスとの間で第2の複数のデータビットを送受信するステップと、を含む方法に関するものである。
【0036】
読 出 し
図3に記載されているように、読出し動作は、適切な読出し/書込み制御信号のエッジ(例えば、正のクロック立上り[CLKの波形も参照])でアクティブ状態となる読出しポート選択信号(例えば、RPS*)をアサートすることによって開始されてもよい。RA[17:0]に関するアドレスは、アレイからの読出しの場合と同様に、好ましくは同一読出し/書込み制御信号エッジのときに(呼応して)アドレス読出しレジスタに記憶されてもよい。RAMは、アドレス読出しをラッチするのと同じクロックエッジのときに各読出し動作によって2つのデータワードにアクセスしてもよい。例えば、図2を参照すると、2つのデータワード(または倍長データワード)は、単一クロックエッジのときにデータ読出しレジスタから出力レジスタ20と22に送られてもよく、その後、出力レジスタ22にデータをラッチさせる単一クロックエッジによって生じるクロック論理レベルのときに、データの第1すなわち低位のワードが出力バッファ12を介してデータ出力バスDOUTに送られてもよい。但し、供給される任意の出力制御信号(例えば、出力許可信号OE)は、許可状態(例えば、LOW)でアサートされる。次のクロック遷移のときに、出力レジスタ20に記憶された第2すなわち高位のデータワードが出力レジスタ24にラッチされてもよく、その後、出力レジスタ24に第2のデータワードをラッチさせるクロック遷移によって生じるクロック論理レベルのときに、出力バッファ10を介してDOUT信号に送られてもよい。但し、読出し動作に供給される任意の出力制御信号は、許可状態でアサートに保たれる。当該構成では、(125MHzの読出し/書込み制御信号を想定したとき)すべてのデータを、例えば、クロック立上り後3.5nsという素早さで得られ、それにより実質的に待ち時間周期の無い読出し動作が提供される。
【0037】
読出しのアクセスは、正クロックの各立上りエッジごとに開始させることができる。そのようにすることにより、クロックの立上り及び立下りエッジごとにデータが装置から転送されるようにデータフローの「パイプライン処理(pipeline)」が行われる。
【0038】
本発明に係るRAMは、選択解除されると、最初に保留中(しかかり中)の読出し処理を終了する。同期内部回路により、正クロックの次の立上りエッジの後の出力を自動的に三状態にしてもよい。これにより、本発明に係るRAMのポートと(本発明に係る第2のRAMを制約無く備える)任意の外部装置との間の移行が待ち状態無しでスムーズに行われる。
【0039】
以下の表1に、典型的な読出し動作の読出しポートの真理値表を示す。表1内の信号名の識別と説明は後出の表3に記載してある。
【0040】
【表1】
【0041】
書 込 み
図4に記載されているように、書込み動作は、適切な読出し/書込み制御信号のエッジ(例えば、正のクロック立上り[CLKの波形も参照])でアクティブ状態となる書込みポート選択信号(例えば、WPS*)をアサートすることによって開始されてもよい。WA[17:0]に示されるアドレスは、書込み動作を開始するものと同じ正クロックの立上りのときにアドレス書込みレジスタに記憶されてもよい。また、データ入力(例えば、DIN[17:0])に示される情報は、これと同じ正クロックの立上りのときに第1の(または1つの)データ書込みレジスタに記憶されてもよい。読出し/書込み制御信号の次のエッジ(例えば、正クロックの立下りエッジ)のときに、DIN[17:0]に与えられる情報が第2のデータ書込みレジスタに記憶されてもよい(図2のアーキテクチャの例も参照されたい)。読出し/書込み制御信号(及び、必要に応じて、従来のパルス発生器によりクロックの立上がり遷移で生成され、アドレス書込みレジスタに記憶されたアドレスに対応するRAMアレイのワードライン(wordline(s) )に供給される書込み許可信号WEなどの、次にアサートされた書込み制御信号)の上記エッジのときに、対応する2mビット幅のワードのデータがアレイに書き込まれる。
【0042】
書込みアクセスは、正クロック(またはその補数)の立上りエッジの毎に開始されることが可能である。そのようにすることにより、クロックの立上り及び立下りエッジごとにデータが装置に転送されるようにデータフローが「パイプライン処理」される。
【0043】
選択解除されると、書込みポートは書込みポートへのすべての入力を無視する。
【0044】
以下の表2に、典型的な書込み動作の書込みポートの真理値表を示す。表2内の信号名の識別と説明は後出の表3に記載してある。
【0045】
【0046】
本発明に係るRAMアーキテクチャの読出しポートと書込みポートは、互いに全く独立に動いてもよい。各ポートは別個のアドレス入力を持っていてもよいので、他のポートでの処理と無関係にメモリアレイ内の任意の位置に読み書きできる。読出し/書込み制御信号の同じエッジ(例えば、正クロックの立上りエッジ)で読出しポートと書込みポートが同じ位置にアクセスした場合には、データ入力に与えられた情報が(例えば、読出し及び書き込みアドレスのANDまたはNAND型論理比較に応じて生成された制御信号に応える従来のバイパス論理回路によって)データ出力に転送される。あるいは、データ読出しレジスタに記憶されているデータを最初にデータ出力バスに出し、その後に同じ位置に新データを書き込んでもよい。
【0047】
本発明に係るRAMアーキテクチャは、各ポートが1つ以上のポート選択入力を備えていてもよく、それにより深度方向に拡張しやすくなる。ポート選択は、任意の読出し/書込み制御信号の任意のエッジでサンプリングされてもよいが、正クロック入力(CLK)の立上りエッジでサンプリングされることが好ましい。いずれのポート選択入力も、特定のポートを選択解除できる(例えば、有効読出しポート選択は読出ポートを選択解除する)。あるポートを選択解除することによって他のポートが影響を受けることはない。保留中のすべての処理(読出し及び/または書込み)は、ポートが選択解除される以前に終了されていることが好ましい。
【0048】
読出しと書込み
図5に実質的に同時に行われる読出し動作と書込み動作のときに生じる一連のデータ転送事象を示す。図1〜5に記載及び/または説明されている典型的な入力信号の識別と説明を表3に示す。”A”、”B”、”C”等の文字は、RAMアレイ内のアドレス(例えば、mビット幅のワードのワードアドレス )を指す。”D(A)”、”D(B)”等、及び、”D(A+1)”、”D(B+1)”等の用語は、対応するアドレス”A”、”B”、”C”等に読み書きされる第1すなわち下位のデータワード及び第2すなわち上位のデータワードをそれぞれ指している。(あるいは、2mビット幅の回路の場合、”D(A)”と”D(A+1)”、”D(B)”と”D(B+1)”等は、2mビット幅のデータワード1個を表している。)この例では、信号”CS*”は、2つの外部チップ選択信号(表3のCS1とCS2を参照)の論理的組合わせを表している。
【0049】
図5に記載されているように、アドレスAがバスWAを通ってアドレス書込みレジスタに書き込まれると、書込みポート選択信号が簡単に(好ましくは読出し/書込み制御信号CLK及び/またはCLK*が遷移している間に)アサートされる。この読出し/書込み制御信号CLKの最初の遷移により、データINバス上の第1のデータワードD(A)が第1の書込みレジスタにラッチされ、該読出し/書込み制御信号CLKの次の遷移により、データINバス上の次データワードD(A+1)が第2の書込みレジスタにラッチされる。(あるいは、2mビット幅の回路の場合、読出し/書込み制御信号CLKの最初の遷移により、1つの2mビット幅データワードが1つのデータ書込みレジスタにラッチされる。)その後、データワード”D(A)”と”D(A+1)”が、図2の例に記載されているように、それぞれ第1及び第2のアレイのアドレスAに書き込まれてもよい。アレイへの書込みは、前述したように同期または非同期制御信号(例えば、CLKの立上りエッジ、または続いてアサートされ独立に出力される書込み許可信号)によって制御されてもよいし、あるいは、アレイへの書込みは、制御信号によってゲートまたは制御されなくてもよい。
【0050】
同様に、アドレスEがバスRAを通ってアドレス読出しレジスタにラッチされる場合、読出しポート選択信号が簡単に(好ましくは読出し/書込み制御信号が遷移している間に)アサートされる。読出し/書込み制御信号の最初の遷移により、アレイのアドレスEのデータワードD(E)及びD(E+1)が(例えば、図2のレジスタ20及び22に)ラッチされ、D(E)がデータ出力に出力される。mビット幅の回路の場合、読出し/書込み制御信号の相補的な遷移により、シャドウレジスタ(例えば、図2のレジスタ24)を介してデータ出力バス及びデータ出力にワードD(E+1)がラッチされてもよい。
【0051】
以上、特定の実施形態に関連させて本発明を説明してきたが、本発明の適用範囲を前述の特定実施形態に限定しようとする意図はない。本発明の適用範囲は、特許請求の範囲に記載されている発明の精神及び技術的範囲に含まれる変更、修正及び等価物に及ぶ。
【0052】
【表3】
【図面の簡単な説明】
【図1】本発明に係るランダムアクセスメモリ(RAM)アーキテクチャの概要図である。
【図2】図1に示したRAMアーキテクチャの更に詳細な実施形態を示す図である。
【図3】本発明に基づいて実施される代表的読出し動作に関連した種々の信号の相対的タイミングを示す種々の波形図である。
【図4】本発明に基づいて実施される代表的書込み動作に関連した種々の信号の相対的タイミングを示す種々の波形図である。
【図5】本発明に基づいて実施される代表的読出し/書込み動作に関連した種々の信号の相対的タイミングを示す種々の波形図である。
【符号の説明】
10 バッファ
12 バッファ
20 レジスタ
22 レジスタ
24 レジスタ
Claims (18)
- データ入力一式及びアドレス書込みバスを備えている書込みポートと、
データ出力一式及びアドレス読出しバスを備えている読出しポートと、
前記アドレス書込みバス及び前記アドレス読出しバスに接続されたランダムアクセスメモリアレイと、を有し、
前記ランダムアクセスメモリアレイからのまたは当該ランダムアクセスメモリアレイへのデータの読出し/書込み制御信号が(i)前記読出し/書込み制御信号の立上りまたは立下り遷移あるいは(ii)前記ランダムアクセスメモリアレイからのまたは当該ランダムアクセスメモリアレイへのデータの読出し/書込み制御信号が(i)前記読出し/書込み制御信号の立上り及び立下り両遷移または(ii)前記読出し/書込み制御信号の2つの論理レベルの各々のどちらか一方に呼応して、前記書込みポート及び前記読出しポートのデータ転送動作を制御するように構成されており、
前記ランダムアクセスメモリアレイは、前記アドレス書込みバス上の1つ以上の信号に呼応して、第1の任意アドレスに前記データ入力で受け取られたデータを記憶するとともに、前記アドレス読出しバス上の1つの以上の信号に呼応して、前記データ出力での提示のために、前記ランダムアクセスメモリアレイ内の前記第1の任意アドレスからデータを検索するように構成されていることを特徴とするランダムアクセスメモリ。 - 前記書込みポートが外部ソースからデータを受け取る請求項1記載のランダムアクセスメモリ。
- 前記読出し/書き込み制御信号の前記遷移または前記論理レベルの少なくとも一方に呼応して、前記ランダムアクセスメモリアレイの前記第1の任意アドレスに前記データを書き込むように動作する回路を更に含んでいる請求項2記載のランダムアクセスメモリ。
- 前記読出しポートが、前記読出し/書込み制御信号の前記遷移または前記論理レベルの少なくとも一方に呼応して、前記ランダムアクセスメモリアレイの前記第1の任意アドレスからデータを読み出すように構成されている請求項1記載のランダムアクセスメモリ。
- 前記読出し/書込み制御信号が、アドレス書込み信号またはデータ入力信号の第1の遷移に呼応して生成されるパルスである請求項1記載のランダムアクセスメモリ。
- 前記読出し/書込み制御信号の第1の遷移または論理レベルに呼応してデータを記憶するように構成された第1のデータ書込みレジスタを更に備えている請求項1記載のランダムアクセスメモリ。
- 前記読出し/書込み制御信号の第2の遷移または論理レベルに呼応してデータを記憶するように構成された第2のデータ書込みレジスタを更に備えている請求項6記載のランダムアクセスメモリ。
- 前記ランダムアクセスメモリアレイから転送されたデータを、前記読出し/書込み制御信号の遷移に呼応して記憶する第1のデータ読出しレジスタを更に備えている請求項1記載のランダムアクセスメモリ。
- 前記ランダムアクセスメモリアレイから転送されたデータを、前記読出し/書込み制御信号の同一または別個の遷移または論理レベルに呼応して記憶する第2のデータ読出しレジスタを更に備えている請求項8記載のランダムアクセスメモリ。
- mがビットで測定されるバスの幅であり、nが正の乗数であって、n及びmがそれぞれ独立に2以上の整数であるときに、前記データ入力一式から前記データ書込みレジスタへデータを転送するn・mビット幅のデータ入力バスを更に備えている請求項6記載のランダムアクセスメモリ。
- mがビットで測定されるバスの幅であり、mが2以上の整数であるときに、前記データ入力一式から前記第1及び第2のデータ書込みレジスタへデータを転送するmビット幅のデータ入力バスを更に備え、前記第1及び第2のデータ書込みレジスタもmビット幅である請求項7記載のランダムアクセスメモリ。
- mがビットで測定されるバスの幅であり、nが正の乗数であって、n及びmがそれぞれ独立に2以上の整数であるときに、前記データ読出しレジスタから前記データ出力一式へデータを転送するn・mビット幅のデータ出力バスを更に備えている請求項8記載のランダムアクセスメモリ。
- mがビットで測定されるバスの幅であり、mが2以上の整数であるときに、前記データ読出しレジスタから前記データ出力一式データを転送するmビット幅のデータ出力バスを更に備え、前記第1及び第2のデータ読出しレジスタもmビット幅である請求項8記載のランダムアクセスメモリ。
- 前記アドレス書込みバス及び/または前記アドレス読出しバス上の1つ以上の信号によって定められる第2の任意アドレスのデータを記憶するとともに、該第2の任意アドレスのデータを検索するように構成されている第2のランダムアクセスメモリセルアレイを更に備えている請求項8記載のランダムアクセスメモリ。
- 前記第1のランダムアクセスメモリアレイが、前記第1のデータ書込みレジスタからデータを受け取るように構成され、前記第1のデータ書込みレジスタが、同一または別個の読出し/書込み制御信号の第1の遷移または論理レベルに呼応してデータをラッチし、前記第2のランダムアクセスメモリアレイが、前記第2のデータ書込みレジスタからデータを受け取るように構成され、前記第2のデータ書込みレジスタが、前記同一または別個の読出し/書込み制御信号の同一または別個の遷移または論理レベルに呼応してデータを記憶する請求項14記載のランダムアクセスメモリ。
- 前記読出し/書込み制御信号の少なくとも第1の遷移または論理レベルに呼応して、前記第1及び/または第2のランダムアクセスメモリアレイから転送されたデータをラッチするように各々が構成された第1のデータ読出しレジスタ及び第2のデータ読出しレジスタを更に備えている請求項15記載のランダムアクセスメモリ。
- 前記読出し/書込み制御信号が、パルス信号または周期信号である請求項1記載のランダムアクセスメモリ。
- 前記読出し/書込み制御信号がクロック信号である請求項17記載ランダムアクセスメモリ。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US7798298P | 1998-03-13 | 1998-03-13 | |
US60/077,982 | 1998-03-13 | ||
US09/238,953 | 1998-03-13 | ||
US09/238,953 US6262936B1 (en) | 1998-03-13 | 1999-01-27 | Random access memory having independent read port and write port and process for writing to and reading from the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11345489A JPH11345489A (ja) | 1999-12-14 |
JP4456687B2 true JP4456687B2 (ja) | 2010-04-28 |
Family
ID=26759919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06439099A Expired - Lifetime JP4456687B2 (ja) | 1998-03-13 | 1999-03-11 | ランダムアクセスメモリ並びに、同メモリへの書込み及び同メモリからの読出し方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6262936B1 (ja) |
JP (1) | JP4456687B2 (ja) |
IL (1) | IL129310A (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6262937B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same |
US6262936B1 (en) * | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Random access memory having independent read port and write port and process for writing to and reading from the same |
KR100391147B1 (ko) * | 2000-10-24 | 2003-07-16 | 삼성전자주식회사 | 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법 |
JP2002343081A (ja) * | 2001-05-18 | 2002-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100406543B1 (ko) | 2001-12-24 | 2003-11-20 | 주식회사 하이닉스반도체 | 동기식 메모리의 파이프 래치 제어회로 |
US6750497B2 (en) * | 2002-08-22 | 2004-06-15 | Micron Technology, Inc. | High-speed transparent refresh DRAM-based memory cell |
KR100475093B1 (ko) * | 2002-09-13 | 2005-03-10 | 삼성전자주식회사 | 둘 이상의 입력포트를 구비하는 집적 회로 장치 및 시스템 |
JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
US7535772B1 (en) | 2003-06-27 | 2009-05-19 | Cypress Semiconductor Corporation | Configurable data path architecture and clocking scheme |
US7453940B2 (en) * | 2003-07-15 | 2008-11-18 | Lsi Corporation | High quality, low memory bandwidth motion estimation processor |
US7132854B1 (en) | 2004-09-23 | 2006-11-07 | Cypress Semiconductor Corporation | Data path configurable for multiple clocking arrangements |
KR100609265B1 (ko) | 2004-11-10 | 2006-08-09 | 삼성전자주식회사 | 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법 |
US7747828B2 (en) * | 2004-11-17 | 2010-06-29 | Integrated Device Technology, Inc. | Systems and methods for monitoring and controlling binary state devices using a memory device |
US20060200650A1 (en) * | 2005-03-04 | 2006-09-07 | Froemming Benjamin F | Single-cycle low-power CPU architecture |
US7873953B1 (en) * | 2006-01-20 | 2011-01-18 | Altera Corporation | High-level language code sequence optimization for implementing programmable chip designs |
US8149643B2 (en) | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
WO2011161798A1 (ja) * | 2010-06-24 | 2011-12-29 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の制御方法 |
US11183234B2 (en) * | 2019-11-25 | 2021-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bitcell supporting bit-write-mask function |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4169284A (en) | 1978-03-07 | 1979-09-25 | International Business Machines Corporation | Cache control for concurrent access |
US4245304A (en) | 1978-12-11 | 1981-01-13 | Honeywell Information Systems Inc. | Cache arrangement utilizing a split cycle mode of operation |
US4456965A (en) | 1980-10-14 | 1984-06-26 | Texas Instruments Incorporated | Data processing system having multiple buses |
US4539661A (en) | 1982-06-30 | 1985-09-03 | Fujitsu Limited | Static-type semiconductor memory device |
US4599708A (en) | 1983-12-30 | 1986-07-08 | International Business Machines Corporation | Method and structure for machine data storage with simultaneous write and read |
US4575826A (en) | 1984-02-27 | 1986-03-11 | International Business Machines Corp. | Refresh generator system for a dynamic memory |
DE3543911A1 (de) | 1984-12-14 | 1986-06-26 | Mitsubishi Denki K.K., Tokio/Tokyo | Digitale verzoegerungseinheit |
JPS6297036A (ja) | 1985-07-31 | 1987-05-06 | テキサス インスツルメンツ インコ−ポレイテツド | 計算機システム |
US4752871A (en) * | 1985-09-30 | 1988-06-21 | Motorola, Inc. | Single-chip microcomputer having a program register for controlling two EEPROM arrays |
US4783732A (en) | 1985-12-12 | 1988-11-08 | Itt Corporation | Two-wire/three-port RAM for cellular array processor |
US5983328A (en) | 1987-03-13 | 1999-11-09 | Texas Instruments Incorporated | Data processing device with time-multiplexed memory bus |
US4882709A (en) | 1988-08-25 | 1989-11-21 | Integrated Device Technology, Inc. | Conditional write RAM |
US5023838A (en) | 1988-12-02 | 1991-06-11 | Ncr Corporation | Random access memory device with integral logic capability |
US5598545A (en) | 1989-10-13 | 1997-01-28 | Texas Instruments Incorporated | Circuitry and method for performing two operating instructions during a single clock in a processing device |
US5309395A (en) | 1992-10-22 | 1994-05-03 | At&T Bell Laboratories | Synchronous static random access memory |
US5394361A (en) | 1992-10-22 | 1995-02-28 | At&T Corp. | Read/write memory |
US5546569A (en) | 1993-02-19 | 1996-08-13 | Intergraph Corporation | Apparatus for writing data to and reading data from a multi-port RAM in a single clock cycle |
KR970008188B1 (ko) | 1993-04-08 | 1997-05-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치 |
JPH0756815A (ja) | 1993-07-28 | 1995-03-03 | Internatl Business Mach Corp <Ibm> | キャッシュ動作方法及びキャッシュ |
JP3304577B2 (ja) | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
US5648987A (en) | 1994-03-24 | 1997-07-15 | Samsung Electronics Co., Ltd. | Rapid-update adaptive channel-equalization filtering for digital radio receivers, such as HDTV receivers |
US5638534A (en) | 1995-03-31 | 1997-06-10 | Samsung Electronics Co., Ltd. | Memory controller which executes read and write commands out of order |
JPH09231764A (ja) * | 1996-01-19 | 1997-09-05 | Sgs Thomson Microelectron Inc | バーストカウンタ回路及びその動作方法 |
US5838631A (en) | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
KR100227272B1 (ko) | 1996-08-08 | 1999-11-01 | 윤종용 | 1 사이클 동작 내부 리드/라이트 기능을 가진 반도체 메모리 장치 |
US5784331A (en) * | 1996-12-31 | 1998-07-21 | Sgs-Thomson Microelectronics, Inc. | Multiple access memory device |
US5781480A (en) * | 1997-07-29 | 1998-07-14 | Motorola, Inc. | Pipelined dual port integrated circuit memory |
US5956286A (en) | 1997-10-28 | 1999-09-21 | International Business Machines Corporation | Data processing system and method for implementing a multi-port memory cell |
KR100253391B1 (ko) | 1997-12-27 | 2000-05-01 | 김영환 | 투 포트 에스램의 라이트 스루 기능을 갖는 고속회로 |
US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
US6262936B1 (en) * | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Random access memory having independent read port and write port and process for writing to and reading from the same |
US6069839A (en) | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
US5923615A (en) * | 1998-04-17 | 1999-07-13 | Motorlola | Synchronous pipelined burst memory and method for operating same |
-
1999
- 1999-01-27 US US09/238,953 patent/US6262936B1/en not_active Expired - Lifetime
- 1999-03-11 JP JP06439099A patent/JP4456687B2/ja not_active Expired - Lifetime
- 1999-04-04 IL IL12931099A patent/IL129310A/en not_active IP Right Cessation
-
2001
- 2001-06-11 US US09/878,434 patent/US6445645B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11345489A (ja) | 1999-12-14 |
US6445645B2 (en) | 2002-09-03 |
US6262936B1 (en) | 2001-07-17 |
US20010043506A1 (en) | 2001-11-22 |
IL129310A (en) | 2004-06-20 |
IL129310A0 (en) | 2000-02-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4493116B2 (ja) | 読み取り/書き込みアドレスバスを有するランダムアクセスメモリ並びに同メモリへの書き込み及び同メモリからの読み取り方法 | |
JP4456687B2 (ja) | ランダムアクセスメモリ並びに、同メモリへの書込み及び同メモリからの読出し方法 | |
US6310816B2 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
JP4869460B2 (ja) | 単一サイクル読み取り/書き込み動作を実施する回路と方法、並びに上記回路を備えて上記方法を実行するランダムアクセスメモリ | |
EP0199134B1 (en) | High performance memory system | |
JP4521068B2 (ja) | パイプライン化デュアルポート集積回路メモリ | |
US7349285B2 (en) | Dual port memory unit using a single port memory core | |
KR100945968B1 (ko) | 반도체기억장치 | |
US6078527A (en) | Pipelined dual port integrated circuit memory | |
JP6293322B2 (ja) | 時間分割多重化された多重ポートメモリ | |
JP2000082282A (ja) | 先入れ先出しメモリを有する回路 | |
JPH08279282A (ja) | 集積回路メモリ | |
US6388937B2 (en) | Semiconductor memory device | |
US6201756B1 (en) | Semiconductor memory device and write data masking method thereof | |
JP4685997B2 (ja) | パイプラインド・デュアル・ポート集積回路メモリ | |
KR100328594B1 (ko) | 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로 | |
US6360307B1 (en) | Circuit architecture and method of writing data to a memory | |
US6388939B1 (en) | Dual port sram | |
US6366979B1 (en) | Apparatus and method for shorting retransmit recovery times utilizing cache memory in high speed FIFO | |
KR20010058521A (ko) | 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치 | |
IL148832A (en) | Random access memory having read/write address bus and process for writing to and reading from the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081028 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081031 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081114 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090608 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090609 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090629 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090629 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090629 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091008 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100208 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140212 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |