WO2011161798A1 - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

半導体記憶装置及び半導体記憶装置の制御方法 Download PDF

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WO2011161798A1
WO2011161798A1 PCT/JP2010/060763 JP2010060763W WO2011161798A1 WO 2011161798 A1 WO2011161798 A1 WO 2011161798A1 JP 2010060763 W JP2010060763 W JP 2010060763W WO 2011161798 A1 WO2011161798 A1 WO 2011161798A1
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森　敦司
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富士通株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Definitions

  • the present invention relates to a semiconductor memory device and a method for controlling the semiconductor memory device.
  • FIG. 1A is a diagram schematically showing the structure of a single port type bit cell used in SRAM (Static Random Access Memory), and FIG. 1B is a diagram showing in detail the structure of the bit cell of FIG. 1A.
  • SRAM Static Random Access Memory
  • the bit cell 10 includes a pair of negative circuits, inverters 11 and 12, and a pair of NMOS (N-type Metal Oxide Semiconductor) transistors 13 and 14.
  • NMOS N-type Metal Oxide Semiconductor
  • the inverters 11 and 12 are connected so as to form a loop.
  • the gates of the NMOS transistors 13 and 14 are both connected to a word line WL (Word Line), the drain of the NMOS transistor 13 is connected to a positive bit line BL, and the drain of the NMOS transistor 14 is a negative bit line. It is connected to BLB (BL bar).
  • the sources of the NMOS transistors 13 and 14 are connected to the connection portions N1 and N2 of the inverters 11 and 12 connected in a loop.
  • the inverter 11 includes a CMOS (Complementary Metal Oxide Semiconductor) having a PMOS (P-type Metal Metal Oxide Semiconductor) transistor 11A and an NMOS transistor 11B.
  • CMOS Complementary Metal Oxide Semiconductor
  • PMOS P-type Metal Metal Oxide Semiconductor
  • NMOS NMOS transistor
  • the inverter 12 is a CMOS type inverter having a PMOS transistor 12A and an NMOS transistor 12B. That is, the bit cell shown in FIGS. 1A and 1B includes six MOS transistors.
  • the input / output terminals of the MOS transistors 11A and 11B and the input / output terminals of the MOS transistors 12A and 12B are connected to cross each other, and the bit cell 10 is realized as a latch circuit including the inverters 11 and 12.
  • connection portion N1 between the drains of the MOS transistors 11A and 11B corresponds to the connection portion N1 shown in FIG. 1A and functions as the storage node N1.
  • connection portion N2 between the drains of the MOS transistors 12A and 12B corresponds to the connection portion N2 shown in FIG. 1A and functions as the storage node N2.
  • the storage By storing the complementary data of “1”, “0” or “0”, “1” in the storage nodes N1 and N2, and selecting the bit cell 10 by the word line WL and the pair of bit lines BL and BLB, the storage is performed. Data reading and writing of the nodes N1 and N2 are performed.
  • bit lines BL and BLB When data is read, when the pair of bit lines BL and BLB are set to H level and the word line WL is driven, one of the bit lines BL and BLB is set to L level by the storage node N1 or N2, and read data is obtained. Is output.
  • the word line WL is driven in a state where one of the pair of bit lines BL and BLB is at the H level and the other is at the L level, and writing is performed to the storage nodes N1 and N2.
  • the 6-transistor type bit cell 10 as shown in FIGS. 1A and 1B cannot simultaneously read and write data in one bit cell 10, and reading and writing are performed in different cycles.
  • FIG. 2 is a diagram showing a conventional 8-transistor type multi-port bit cell.
  • the multiport bit cell 20 shown in FIG. 2 includes two inverters.
  • the two inverters themselves are the same as the inverters 11 and 12 included in the single-port type bit cell 10 shown in FIG. 1A, and each includes two transistors (see FIG. 1B). The description is omitted.
  • the multi-port type bit cell 20 shown in FIG. 2 has two word lines, and includes a write word line WWL (Write Word Line) and a read word line RWL (Read Word Line). Also, there are two pairs of bit lines, a positive write bit line WBL (Write Bit Line), a negative write bit line WBLB (Write Bit Line Bar), and a positive read bit line RBL (Read Bit). Line) and a negative read bit line RBLB (Read Bit Line Bar).
  • NMOS transistors 21 and 22 are connected to the read word line RWL.
  • the drain of the NMOS transistor 21 is connected to the read bit line RBLB, and the source is connected to the storage node N1.
  • the drain of the NMOS transistor 22 is connected to the read bit line RBL, and the source is connected to the storage node N2.
  • NMOS transistors 23 and 24 are connected to the write word line WWL.
  • the drain of the NMOS transistor 23 is connected to the write bit line WBLB, and the source is connected to the storage node N1.
  • the drain of the NMOS transistor 24 is connected to the write bit line WBL, and the source is connected to the storage node N2.
  • the bit cell 20 When reading data, the bit cell 20 is selected by the read word line RWL and the read bit lines RBL and RBLB.
  • bit cell 20 When writing data, the bit cell 20 is selected by the write word line WWL and the write bit lines WBL and WBLB.
  • the bit cell 20 includes two pairs of transistors (21, 22, 23, 24) used for reading and writing, and uses separate word lines and bit lines for reading and writing, so that reading and writing can be performed simultaneously. .
  • reading and writing can be performed on the bit cell in the same cycle, reading and writing can be performed at the same time, so that the reading and writing process can be speeded up.
  • the size of the bit cell increases, which is unsuitable for downsizing (small area), high density, large capacity, or power saving of a semiconductor memory device. Further, as the area of the bit cell increases, the word line and the bit line become longer, so that it is difficult to improve the operating frequency of the semiconductor memory device, leading to a decrease in the read / write processing speed.
  • the capacitance between the wirings may be increased.
  • an object of the present invention is to provide a semiconductor memory device and a method for controlling the semiconductor memory device that can simultaneously perform reading and writing while using a bit cell that can be realized in a small area.
  • a semiconductor memory device includes a plurality of memory blocks each having a memory cell holding data and a first address decoded, and is included in the first memory block among the plurality of memory blocks
  • a first decoder that identifies a first memory cell
  • a second memory cell that decodes a second address and is included in a second memory block different from the first memory block among the plurality of memory blocks
  • a second decoder for identifying the data, reading of data held in the first memory cell identified by the first decoder, and writing of data to the second memory cell identified by the second decoder It has a read / write control unit that executes simultaneously.
  • FIG. 1 is a diagram illustrating an information processing apparatus including a semiconductor memory device according to a first embodiment. It is a figure which expands and shows the semiconductor memory device of FIG. 3A.
  • 3 is a diagram showing a part of SRAM 500 according to the first embodiment.
  • FIG. 3 is a diagram showing bit cells included in an SRAM 500.
  • FIG. 3 is an example of a circuit diagram of a word line driver 512A of the SRAM 500 according to the first embodiment.
  • FIG. 10 is a diagram showing a part of an SRAM 900 according to a second embodiment. 2 is a diagram showing bit cells included in an SRAM 900.
  • FIG. FIG. 12 is a circuit diagram of a word line driver 512A of the SRAM 900 according to the second embodiment. It is a circuit diagram of a write word line driver 912A.
  • 10 is a timing chart illustrating a data read operation and a write operation of the SRAM 900 according to the second embodiment.
  • FIG. 10 is a diagram showing a part of SRAM 1200 of a third embodiment. 3 is a diagram showing bit cells included in an SRAM 1200.
  • FIG. 22 is a circuit diagram of an A port word line driver 1512A of the SRAM 1200 according to the third embodiment.
  • FIG. 12 is a circuit diagram of a B port word line driver 1912A according to the third embodiment.
  • 14 is a timing chart illustrating a data read operation and a write operation of the SRAM 1200 according to the third embodiment.
  • FIG. 3A is a diagram illustrating an information processing apparatus including the semiconductor memory device of the first embodiment
  • FIG. 3B is an enlarged diagram illustrating the semiconductor memory device of FIG. 3A.
  • Embodiment 1 an embodiment in which the information processing apparatus is a server 100 will be described as an example.
  • the server 100 includes an LSI (Large Scale Integrated Circuit) 101, a main storage device 102, and an auxiliary storage device 103.
  • LSI Large Scale Integrated Circuit
  • main storage device 102 main storage device
  • auxiliary storage device 103 auxiliary storage device
  • the LSI 101 includes a processor core 111, an L1 (Level-1: primary) instruction cache 112, an L1 data cache 113, an L2 (Level-2: secondary) cache 114, and a memory controller 115.
  • the processor core 111 is, for example, a CPU (Central Processing Unit) core (Core), and is an arithmetic processing device that performs arithmetic processing of the server 100 as an information processing device.
  • the processor core 111, the L1 instruction cache 112, and the L1 data cache 113 may be integrated as a CPU.
  • the L1 instruction cache 112 is a primary instruction cache that temporarily stores a program necessary for arithmetic processing of the processor core 111.
  • an SRAM is used as the L1 instruction cache.
  • the L1 data cache 113 is a primary data cache that temporarily stores data necessary for the arithmetic processing by the processor core 111 or data generated by the arithmetic processing.
  • a mode in which the SRAM as the semiconductor memory device of the first embodiment is used for the L1 data cache 113 will be described. The detailed structure will be described later.
  • the L2 cache 114 is a lower cache than the L1 instruction cache 112 and the L1 data cache 113 in the sense that it is close to the main storage device 102 in the memory hierarchical structure. Typically, the L1 instruction cache 112 and the L1 data cache 113 are used. The processing speed is lower than that of the cache, but the cache has a large capacity.
  • the L2 cache 114 is realized by an SRAM, for example.
  • the memory controller 115 is a control device that performs control when the LSI 101 reads / writes data from / to the main storage device 102, and is realized by, for example, an LSI.
  • the main storage device 102 is, for example, a DRAM (Dynamic Random Access Memory) or a ROM (Read Only Memory), and the auxiliary storage device 103 is, for example, a hard disk.
  • DRAM Dynamic Random Access Memory
  • ROM Read Only Memory
  • the server 100 may include a data input / output interface that communicates with an external device.
  • the L1 data cache 113 includes a plurality of SRAMs 500A, 500B,.
  • the SRAMs 500A, 500B,..., 500X are connected in parallel to the processor core 111 and are selected by the processor core 111.
  • the SRAMs 500A, 500B,..., 500X are all the same, only the SRAM 500A will be described here.
  • the SRAMs 500A, 500B,..., 500X are described to explain that there are a plurality of SRAMs, but the number of SRAMs included in the L1 data cache 113 may be one, for example, two or more. The number of SRAMs may be arranged.
  • the SRAM 500A has a memory area divided into a plurality of sub-blocks (Sub Blocks) 510, and is divided into a hierarchy, and includes a decoder 520, an input / output port (I / O) 530, And a timer 540.
  • Sub Blocks sub-blocks
  • I / O input / output port
  • timer 540 timer
  • Each sub-block 510 has two sub-arrays 511A and 511B, word line drivers 512A and 512B, and a column selection / read / write circuit (Column Select / Read /) as shown on the right side of the SRAM 500A in FIG. 3B.
  • Write logic 513 is included.
  • All the subarrays 511A and 511B included in the SRAM 500A have the same structure, and bit cells as memory cells are arranged in an array, and the word line and the word line are based on the decoding result of the input address input to the decoder 520 by the decoder 520.
  • the bit line can be selected.
  • the input address is input to the decoder 520 from the processor core 111 (see FIG. 3A).
  • the input address includes a column address for specifying a column, a row address for specifying a row, and a subarray address for specifying a subarray.
  • the decoder 520 includes a column decoder that decodes a column address, a row decoder that decodes a row address, and a subarray decoder that decodes a subarray address.
  • the word line drivers 512A and 512B are provided corresponding to the sub arrays 511A and 511B, respectively, and are connected to the word lines included in the sub arrays 511A and 511B, respectively.
  • the word line drivers 512A and 512B perform row selection (word line selection) based on row selection data (row selection signal) output by the decoder 520 decoding and outputting a row address.
  • the column selection / read / write circuit 513 is provided corresponding to each sub-block 510, and is connected to the bit lines of the two sub-arrays 511A and 511B in each sub-block 510.
  • the column selection / read / write circuit 513 performs column selection (bit line selection) based on column selection data (column selection signal) output by the decoder 520 decoding the column address.
  • the column selection / read / write circuit 513 of the sub-block 510 in each hierarchy has switching circuits 515A and 515B, respectively.
  • the bit line in the column selection / read / write circuit 513 is connected to the global bit line 514 via the switching circuits 515A and 515B.
  • bit lines of the subarrays 511A and 511B included in all hierarchized subblocks 510 are connected by the global bitline 514 via the switching circuits 515A and 515B in the column selection / read / write circuit 513, respectively. .
  • the sub-block 510 of each hierarchy is hierarchized by the global bit line 514.
  • the switching circuits 515A and 515B connect the bit line connected to the memory cell from which data is read or written to the global bit line 514 based on the column selection data.
  • the column selection / read / write circuit 513 including the switching circuits 515A and 515B is a read / write control unit.
  • SRAMs 500A, 500B,..., 500X will be referred to as SRAM 500 unless otherwise distinguished.
  • FIG. 4A is a diagram illustrating a part of the SRAM 500 according to the first embodiment
  • FIG. 4B is a diagram illustrating a bit cell included in the SRAM 500.
  • a part of the SRAM 500 shown in FIG. 4A corresponds to one sub-block 510 shown in FIG. 3B, and includes sub-arrays 511A and 511B, word line drivers 512A and 512B, a column selection / read / write circuit 513, a global bit line 514, and This is a part corresponding to the decoder 520.
  • the SRAM 500 reads and writes data by a read command and a write command input from the processor core 111 (see FIG. 3A).
  • the read command includes an input address that identifies a bit cell in any of the sub-arrays 510 and a write enable signal WE (L level).
  • the write command includes an input address that specifies a bit cell in any of the subarrays 510 and a write enable signal WE (H level).
  • the read command and the write command are commands requested from the processor core 111 (see FIG. 3A).
  • row selection, subarray selection, and column selection are performed based on an input address included in a read command or a write command. For example, a column address for selecting a column is specified for the lower few bits of the input address, a subarray address for selecting a subarray is specified for the next few bits, and a row address for selecting a row is specified for the uppermost several bits. You can specify.
  • Each of the subarrays 511A and 511B includes bit cells 601 as a plurality of memory cells arranged in an array.
  • the sub-array 511A (Sub Array 0) includes four word lines WL00 to WL03 and four pairs of bit lines BL00 and BLB (BL bars) 00 to BL03 and BLB03.
  • the word lines WL00 to WL03 are respectively connected to the word line driver 512A, and the bit lines BL00, BLB00 to BL03 and BLB03 are respectively connected to the column selection / read / write circuit 513.
  • the sub-array 511B (Sub Array 1) includes four word lines WL10 to WL13 and four pairs of bit lines BL10, BLB10 to BL13, BLB13.
  • the word lines WL10 to WL13 are respectively connected to the word line driver 512B, and the bit lines BL10, BLB10 to BL13, and BLB13 are respectively connected to the column selection / read / write circuit 513.
  • Each bit cell 601 is disposed at the intersection of a word line and a bit line pair.
  • the decoder 520 includes a row decoder 611, a subarray decoder 612, a column decoder 613, a row decoder 621, a subarray decoder 622, and a column decoder 623.
  • the row decoder 611, the subarray decoder 612, and the column decoder 613 are read decoders, and the row decoder 621, the subarray decoder 622, and the column decoder 623 are write decoders.
  • row decoder 611, the subarray decoder 612, the column decoder 613, the row decoder 621, the subarray decoder 622, and the column decoder 623 are provided one by one for one SRAM.
  • the row decoder 611 and the subarray decoder 612 are connected to the word line drivers 512A and 512B via signal lines. Actually, since the sub-block 510 is hierarchized (see FIG. 3B), the row decoder 611 and the sub-array decoder 612 are connected to the word line drivers 512A and 512B of all the sub-blocks 510.
  • the column decoder 613 is connected to the column selection / read / write circuit 513 through a signal line. Actually, since the sub-block 510 is hierarchized (see FIG. 3B), the column decoder 613 is connected to the column selection / read / write circuits 513 of all the sub-blocks 510.
  • the row decoder 621 and the subarray decoder 622 are connected to the word line drivers 512A and 512B through signal lines. Actually, since the sub-block 510 is hierarchized (see FIG. 3B), the row decoder 621 and the sub-array decoder 622 are connected to the word line drivers 512A and 512B of all the sub-blocks 510.
  • the column decoder 623 is connected to the column selection / read / write circuit 513 through a signal line. Actually, since the sub-block 510 is hierarchized (see FIG. 3B), the column decoder 623 is connected to the column selection / read / write circuit 513 of all the sub-blocks 510.
  • the column selection / read / write circuit 513 may be any circuit that can select the bit lines BL and BLB, switch read / write, and transfer read / write data.
  • the selection of the bit lines BL and BLB is performed based on the column selection data transmitted from the column decoders 613 and 623.
  • the column selection / read / write circuit 513 receives the column selection data from the column decoder 613 and selects a pair of bit lines BL and BLB having the same line number.
  • the column selection / read / write circuit 513 receives column selection data from the column decoder 623 to write data, it selects a pair of bit lines BL and BLB having the same line number.
  • the column selection / read / write circuit 513 is connected to a global bit line 514 for transmitting read data or write data to / from an input / output port (I / O) 530 (see FIG. 3B).
  • the global bit line 514 is a line for transmitting data read through the bit lines BL and BLB and a line for transmitting data to be written through the bit lines BL and BLB.
  • the bit line selection circuit includes four pairs of bits included in each of the two subarrays 511A and 511B based on the column selection data transmitted from the column decoders 613 and 623.
  • the lines BL00, BLB00 to BL03, BLB03, BL10, BLB10 to BL13, and BLB13 can be selected, their formats are not limited.
  • a circuit that transfers read data and write data can switch between read processing and write processing in accordance with the signal level of the write enable signal WE, and the input / output port 530 (FIG.
  • the format is not limited.
  • the row decoder 611 performs row selection using row selection data R_ROW included in the input address of the read command.
  • the row selection data R_ROW is input to the word line drivers 512A and 512B, and any one of the word lines WL00 to WL03 and WL10 to WL13 is selected.
  • FIG. 4A shows two subarrays 511A and 511B. However, since there are actually many subarrays, row selection by the row decoder 611 is performed from among all the subarrays.
  • the subarray decoder 612 performs row selection using the subarray selection data R_SAS included in the input address of the read command.
  • the subarray selection data R_SAS is input to the word line drivers 512A and 512B, and the subarray 511A or 511B is selected.
  • FIG. 4A shows two subarrays 511A and 511B, since there are actually many subarrays, subarray selection by the subarray decoder 612 is performed from among all the subarrays.
  • the column decoder 613 performs column selection using the column selection data R_COL included in the input address of the read command.
  • the column selection data R_COL is input to the column selection / read / write circuit 513, and any one of the bit lines BL00 to BL03, BLB00 to BLB03, BL10 to BL13, BLB10 to BLB13 is selected as a pair.
  • FIG. 4A shows two subarrays 511A and 511B, since there are actually many subarrays, column selection by the column decoder 613 is performed from among all the subarrays.
  • row selection, subarray selection, and column selection are for data reading, but row selection, subarray selection, and column selection for data writing are performed in the same manner.
  • the row selection data W_ROW, the subarray selection data W_SAS, and the column selection data W_COL (Write COColumn) included in the input address of the write command are used to write the row decoder 621, the subarray decoder 622, and the column decoder. Each selection is performed by 623.
  • bit cell 601 used in the SRAM 500 of the first embodiment will be described.
  • the bit cell 601 used in the SRAM 500 of the first embodiment is a 6-transistor type bit cell.
  • the bit cell 601 includes a pair of inverters 602 and 603 and a pair of NMOS transistors 604 and 605.
  • the inverters 602 and 603 are connected so as to form a loop.
  • the gates of the NMOS transistors 604 and 605 are both connected to the word line WL, the drain of the NMOS transistor 604 is connected to the bit line BL, and the drain of the NMOS transistor 605 is connected to the bit line BLB.
  • the sources of the NMOS transistors 604 and 605 are connected to the connection portions N1 and N2 of the inverters 602 and 603 connected in a loop, respectively.
  • the connection units N1 and N2 function as storage nodes that store 1-bit information.
  • Both inverters 602 and 603 are CMOS type inverters having PMOS transistors and NMOS transistors, and have the same structure as the conventional bit cell inverters 11 and 12 shown in FIG. 1B.
  • bit cell 601 used in the SRAM 500 of the first embodiment is the same as the conventional 6-transistor type bit cell 10 shown in FIG. Therefore, the description of the operation of the bit cell 601 is omitted.
  • connection between the source and drain of the MOS transistor 604 included in the bit cell 601 may be reversed.
  • connection between the source and drain of the MOS transistor 605 may be reversed.
  • the circuits of the word line drivers 512A and 512B will be described with reference to FIG. As described above, since the word line drivers 512A and 512B have the same structure, the word line driver 512A connected to the subarray 511A illustrated in FIG. 4A will be described here.
  • FIG. 5 is an example of a circuit diagram of the word line driver 512A of the SRAM 500 according to the first embodiment.
  • the word line driver 512A is a circuit that selects a word line when data is read or written to any bit cell 601 in the subarray 511.
  • word lines WL00 to WL03 are connected to the word line driver 512A.
  • the row selection data R_ROW for reading, the subarray selection data R_SAS for reading, the row selection data W_ROW for writing, and the subarray selection data W_SAS for writing are input to the word line driver 512A.
  • row selection data R_ROW and W_ROW are given line numbers 00 to 03 to distinguish data for selecting each word line.
  • the word line driver 512A is divided into a read circuit and a write circuit.
  • NMOS transistors 700R and 700W are connected to signal lines to which row selection data R_ROW00 and W_ROW00 are input, respectively.
  • the source of the NMOS transistor 700R is connected to the drain of the NMOS transistor 750R.
  • the source of the NMOS transistor 700W is connected to the drain of the NMOS transistor 750W.
  • the sub-array selection data R_SAS for reading is input to the gate of the NMOS transistor 750R, and the source is grounded.
  • the sub-array selection data W_SAS for writing is input to the gate of the NMOS transistor 750W, and the source is grounded.
  • the drains of the NMOS transistors 700R and 700W are both connected to the input terminal of the inverter 702 and to the drain of the PMOS transistor 701W.
  • the source of the PMOS transistor 701W is connected to the drain of the PMOS transistor 701R, and the source of the PMOS transistor 701R is connected to a power supply having a predetermined voltage.
  • the sub-array selection data R_SAS for reading and the sub-array selection data W_SAS for writing are input to the gates of the PMOS transistors 701R and 701W, respectively.
  • the output terminal of the inverter 702 is connected to the word line WL00.
  • the word line driver 512A includes the same circuit as the word line WL00 for the word lines WL01, WL02, and WL03.
  • the NMOS transistors 750R and 750W are common to the word lines WL00 to WL03.
  • the word line driver 512A includes NMOS transistors 710R and 710W, PMOS transistors 711R and 711W, and an inverter 712 for the word line WL01.
  • the word line WL02 including NMOS transistors 720R, 720W, PMOS transistors 721R, 721W, and an inverter 722.
  • the word line WL03 including NMOS transistors 730R, 730w, PMOS transistors 731R, 731W, and an inverter 732.
  • the NMOS transistors 750R and 750W are common to the word lines WL00 to WL03.
  • the read subarray selection data R_SAS shown in FIG. 5 is at the H level
  • the read row selection data R_ROW00 is at the H level.
  • the PMOS transistor 701R When the read subarray selection data R_SAS becomes H level, the PMOS transistor 701R is turned off and the NMOS transistor 750R is turned on. Further, when the row selection data R_ROW00 for reading becomes H level, the NMOS transistor 700R is turned on.
  • the L level is input to the inverter 702 through the NMOS transistors 750R and 700R, and the L level is inverted by the inverter 702 and the H level is output. As a result, the word line WL00 becomes H level.
  • the operation when the word line WL00 of the subarray 511A is selected when data is written will be described.
  • the subarray selection data W_SAS for writing shown in FIG. 5 becomes H level
  • the row selection data W_ROW00 for writing becomes H level.
  • the PMOS transistor 701W When the subarray selection data W_SAS for writing becomes H level, the PMOS transistor 701W is turned off and the NMOS transistor 750W is turned on. Further, when the row selection data W_ROW00 for writing becomes H level, the NMOS transistor 700W is turned on.
  • the L level is input to the inverter 702 through the NMOS transistors 750W and 700W, and the L level is inverted by the inverter 702 and the H level is output. As a result, the word line WL00 becomes H level.
  • the word line driver 512A includes circuits having the same structure for the word lines WL01, WL02, and WL03, the operations at the time of reading and writing are performed on the word line WL00. Is the same as For this reason, the description of the operations on the word lines WL01, WL02, WL03 is omitted.
  • the word line driver 512A when reading data, can set the word line WL selected by the read sub-array selection data R_SAS and the read row selection data R_ROW to the H level. In addition, when writing data, the word line driver 512A can set the word line WL selected by the write sub-array selection data W_SAS and the write row selection data W_ROW to the H level.
  • the word line driver 512A reads or writes data based on the read subarray selection data R_SAS, the read row selection data R_ROW, the write subarray selection data W_SAS, and the write row selection data W_ROW. At this time, any word line WL can be set to the H level.
  • the circuit of the word line driver 512B has the same circuit configuration and operation as the word line driver 512A, except that the line number of the input selection signal is different from the line number of the connected word line. is there.
  • the circuits of the word line drivers 512A and 512B provided in each sub block 510 are all the same. For this reason, descriptions of the word line driver 512B and the word line drivers 512A and 512B included in other sub-blocks 510 are omitted.
  • FIG. 6 is a timing chart showing a data read operation and a write operation of the SRAM 500 according to the first embodiment.
  • FIG. 6A shows a read operation
  • FIG. 6B shows a write operation
  • read commands are input to the read row decoder 611, subarray decoder 612, and column decoder 613 shown in FIG. 6 in every cycle, and the operation related to the subarray 511A will be described. .
  • write commands are input to the write row decoder 621, subarray decoder 622, and column decoder 623 in all cycles, and the operation related to the subarray 511B will be described.
  • 6A shows an input address (Read Address) indicating a read destination of a read command, row selection data R_ROW00 to R_ROW03, subarray selection data R_SAS0, signal levels of word lines WL00 to WL03 (WL00 to WL03), and bit line BL00.
  • the signal levels of BL03 to BL03 (BL00 to BL03), column selection data R_COL00 to R_COL03, and read data (Read Data) are shown.
  • all the signals shown in FIG. 6A are signals input to the word line driver 512A.
  • the row selection data W_ROW, the subarray selection data W_SAS, and the column selection data W_COL are input to the word line driver 512A from the row decoder 621, the subarray decoder 622, and the column decoder 623, which are write decoders. There is also. However, here, since a read operation is illustrated in FIG. 6A, signals related to the write operation are omitted.
  • FIG. 6B shows an input address (Write Address) indicating a write destination of a write command, row selection data W_ROW10 to W_ROW13, subarray selection data W_SAS1, word line WL10 to WL13 signal levels (WL10 to WL13), column selection data.
  • W_COL10 ⁇ W_COL13 signal level (BL10 ⁇ BL13) bit lines BL10 ⁇ BL13, indicating a write data (write data).
  • all the signals shown in FIG. 6B are signals input to the word line driver 512B.
  • row selection data R_ROW, subarray selection data R_SAS, and column selection data R_COL are input to the word line driver 512B from the row decoder 611, the subarray decoder 612, and the column decoder 613, which are read decoders. There is also. However, here, since a write operation is illustrated in FIG. 6B, signals relating to the read operation are omitted.
  • the read row selection data R_ROW00 to R_ROW03 shown in FIG. 6A are row selection data for selecting the word lines WL00 to WL03, respectively. Further, the row selection data R_ROW10 to R_ROW13 for reading shown in FIG. 6B are row selection data for selecting the word lines WL10 to WL13, respectively.
  • subarray selection data R_SAS0 shown in FIG. 6A is subarray selection data for selecting the subarray 511A (Sub Array 0) for reading, and the subarray selection data W_SAS1 shown in FIG. Therefore, sub-array selection data for selecting the sub-array 511B (Sub (Array 1).
  • the column selection data for reading R_COL00 to R_COL03 shown in FIG. 6A are column selection data for selecting a pair of bit lines BL00, BLB00 to BL03, and BLB03, respectively.
  • the column selection data W_COL10 to W_COL13 for writing shown in FIG. 6B are column selection data for selecting pairs of bit lines BL10, BLB10 to BL13, and BLB13, respectively.
  • the clock is as shown at the top of FIG. 6 (A) and indicates cycles 1 to 4.
  • the clock is common in FIGS. 6A and 6B.
  • the row selection data R_ROW03, the subarray selection data R_SAS0, and the column selection data R_COL03 are set to the H level by the input address (Read Address) indicating the read destination of the read command. .
  • the subarray selection data R_SAS0 becomes H level
  • the subarray 511A (see FIG. 4A) is selected for reading.
  • the row selection data R_ROW03 becomes H level
  • the signal level of the word line WL03 becomes H.
  • the column selection data R_COL03 becomes H level
  • the bit lines BL03 and BLB03 are selected.
  • cycle 3 in addition to data being read by performing selection similar to cycle 1 for bit cell 601 of subarray 511A, data is written to bitcell 601 of subarray 511B. Is called. Data read from the bit cell 601 of the subarray 511A in cycle 3 is the same as the read operation in cycle 1, and will be omitted, and the write operation to the bit cell 601 of the subarray 511B will be described.
  • the row selection data W_ROW13, the sub-array selection data W_SAS1, and the column selection data W_COL13 are set to the H level by the input address (Write Address) indicating the write destination of the write command.
  • the subarray selection data W_SAS1 becomes H level
  • the subarray 511B (see FIG. 4A) is selected for writing.
  • the row selection data W_ROW13 becomes H level
  • the signal level of the word line WL13 becomes H.
  • the column selection data W_COL13 becomes H level
  • the bit lines BL13 and BLB13 are selected.
  • write data WD (Write Data) 1 is written to the storage nodes N1 and N2 of the bit cell 601 (see FIG. 4A) at the intersection of the word line WL13 and the bit lines BL13 and BLB13.
  • reading to the subarray 511A and writing to the subarray 511B can be performed simultaneously.
  • FIG. 6A shows an operation example of reading data from the bit cell 601 (see FIG. 4A) specified by the word line 03 and the bit lines BL03 and BLB03 in the subarray 511A. Therefore, the signal levels of the row selection data R_ROW00, R_ROW01, and R_ROW02 and the signal levels of the word lines WL00, WL01, and WL02 are at the L level through cycles 1 to 4. Similarly, the signal levels of the column selection data R_COL00, R_COL01, and R_COL02 are L level throughout cycles 1 to 4. The signal levels of the bit lines BL00, BL01, BL02 are at the H level throughout the cycles 1 to 4.
  • FIG. 6B shows an operation example in which data is written to the bit cell 601 (see FIG. 4A) specified by the word line 13 and the bit lines BL13 and BLB13 in the subarray 511B.
  • the signal levels of the row selection data R_ROW10, R_ROW11, R_ROW12 and the signal levels of the word lines WL10, WL11, WL12 are at the L level through cycles 1 to 4.
  • the column selection data R_COL10, R_COL11, the signal level of R_COL12 is L level throughout the cycle 1-4.
  • the signal levels of the bit lines BL10, BL11, BL12 are at the H level throughout the cycles 1 to 4.
  • bit cell 601 at the intersection of the word line WL03 and the bit lines BL03 and BLB03 of the subarray 511A and the bit cell 601 at the intersection of the wordline WL13 and the bitlines BL13 and BLB13 of the subarray 511B are selected and read / written.
  • An example of an operation for simultaneously performing the above has been described.
  • the selection of the bit cell 601 in the subarrays 511A and 511B can be performed in any combination.
  • the subarrays 511A and 511B have the same structure, writing to the subarray 511A can be performed simultaneously with reading from the subarray 511B.
  • the row decoder 621, the subarray decoder 622, and the column decoder 623, which are write decoders write to the subarray 511A, and the row decoder 611, the subarray decoder 612, and the column decoder 613, which are read decoders.
  • reading from the subarray 511B may be performed.
  • reading and writing can be performed simultaneously in a semiconductor memory device including a bit cell having a pair of transistors used for reading and writing, such as a 6-transistor type bit cell. It is possible to achieve both speed improvement and downsizing. For this reason, it is possible to achieve downsizing (small area), high density, large capacity, or power saving while ensuring the speed of read / write processing of the semiconductor memory device.
  • the downsizing of the bit cell can shorten the word line and the bit line as compared with a semiconductor memory device including a bit cell having a large number of transistors, such as an 8-transistor type bit cell, so that the operating frequency of the semiconductor memory device can be improved.
  • the speed of read / write processing can be improved.
  • a semiconductor memory device including a bit cell having two pairs of transistors used for reading and writing, such as a conventional 8-transistor type bit cell
  • separate bit lines are provided for reading and writing, and a word line is also read. It was necessary to provide separate for writing and writing.
  • the word line can be shared for reading and writing
  • the bit line can be shared for reading and writing. It is suitable for high density, large capacity, or power saving.
  • the size can be reduced without reducing the wiring interval between the bit lines or the word lines. It does not occur, and the decrease in the read / write processing speed can be suppressed.
  • the semiconductor memory device of the first embodiment can improve the speed of the read / write processing also by hierarchizing the memory area using the global bit line.
  • the number of transistors included in the bit cell as the memory cell is not limited to six. As long as a pair of transistors is sufficient for reading and writing signals and a pair of bit lines is sufficient, the memory cell can be used instead of the bit cell 601 (see FIG. 4B), and the semiconductor memory device can be reduced in size and density. Thus, a large capacity or power saving can be realized in the same manner.
  • the memory area of the SRAM 500 described above is divided into sub-blocks 510, and the sub-block 510 includes two sub-arrays 511.
  • the sub-block 510 and the sub-array 511 are merely examples of how to divide the memory area. Since the semiconductor memory device in Embodiment 1 can read data from one area and write data to the other area as long as the memory area is divided into two or more areas, various divisions are possible.
  • the present invention can be applied to a semiconductor memory device having the above method.
  • the SRAM 500 that is the semiconductor memory device of the first embodiment is used as the L1 data cache 113 of the LSI 101.
  • the SRAM 500 is also used as a cache memory such as an L2 cache memory other than the L1 data cache 113. It can also be used as a type of storage device other than a cache memory.
  • the SRAM 500 that is the semiconductor storage device according to the first embodiment is applied to the server 100 as the information processing apparatus.
  • the information processing apparatus is not limited to the server, and may be a personal computer, a tablet computer, or the like.
  • the present invention can be applied to various information processing apparatuses.
  • the semiconductor memory device of the second embodiment includes two word lines for one bit cell, and only one word line is selected at the time of data reading, in comparison with the semiconductor memory device (SRAM 500) of the first embodiment. Different. By increasing the number of word lines to two, the connection of bit cells and the circuit of the word line driver are different from those of the first embodiment, but the others are the same as the semiconductor memory device of the first embodiment. For this reason, the same code
  • FIG. 7A is a diagram illustrating a part of the SRAM 900 according to the second embodiment
  • FIG. 7B is a diagram illustrating a bit cell included in the SRAM 900.
  • a part of the SRAM 900 shown in FIG. 7A corresponds to one sub-block 510 of the SRAM 500 of the first embodiment.
  • the SRAM 900 of the second embodiment includes two word lines for each bit cell, and activates two word lines when writing data, and activates one word line when reading data.
  • the SRAM 900 of the second embodiment includes write word lines WWL00 to WWL03 and WWL10 to WWL13 in addition to the word lines WL00 to WL03 and WL10 to WL13.
  • write word line drivers 912A and 912B for driving the write word lines WWL00 to WWL03 and WWL10 to WWL13 are included.
  • the word line drivers 512A and 512B activate only the word lines WL00 to WL03 and WL10 to WL13, and read the data of one storage node of the bit cell.
  • the word line drivers 512A and 512B activate the word lines WL00 to WL03 and WL10 to WL13
  • the write word line drivers 912A and 912B activate the write word lines WWL00 to WWL03 and WWL10 to WWL13. Activate.
  • decoder 520 the connection relationship between word line drivers 512A and 512B and row decoder 611, subarray decoder 612, column decoder 613, row decoder 621, subarray decoder 622, and column decoder 623 is the same as that in the first embodiment. is there.
  • the row decoder 621 and the subarray decoder 622 are different from the first embodiment in that they are also connected to the write word line drivers 912A and 912B.
  • the row decoder 621 and the sub-array decoder 622 are connected to the word line drivers 512A and 512B of all the sub-blocks 510, and for writing.
  • the word line drivers 912A and 912B are connected.
  • the method of selecting a word line is different from that in the first embodiment at the time of reading and at the time of writing, the method of selecting a bit line is also different from that of the first embodiment.
  • This is realized by the column selection / read / write circuit 913.
  • the column selection / read / write circuit 913 will be described later.
  • bit cell 901 used in the SRAM 900 of the second embodiment will be described.
  • the bit cell 901 is different from the bit cell 601 of the first embodiment in that the gate of the NMOS transistor 605 connected to the bit line BLB is connected to the write word line WWL.
  • both the word line WL and the write word line WWL are set to the H level, the bit lines BL and BLB are selected, and the data is written to the storage nodes N1 and N2 of the bit cell 901.
  • the SRAM 900 of the second embodiment is different from the SRAM 500 of the first embodiment in that only the NMOS transistor 604 of the bit cell 901 is turned on when reading data.
  • the SRAM 900 of the second embodiment performs row selection, subarray selection, and column selection by the row decoder 611, the subarray decoder 612, and the column decoder 613 when reading data.
  • the row decoder 611 performs row selection using row selection data R_ROW included in the input address of the read command.
  • the row selection data R_ROW is input to the word line drivers 512A and 512B, and any one of the word lines WL00 to WL03 and WL10 to WL13 is selected.
  • FIG. 7A shows two subarrays 511A and 511B, since there are actually many subarrays, row selection by the row decoder 611 is performed from among all the subarrays.
  • the subarray decoder 612 performs row selection using subarray selection data R_SAS (Read Sub Array Select) included in the input address of the read command.
  • the subarray selection data R_SAS is input to the word line drivers 512A and 512B, and the subarray 511A or 511B is selected.
  • FIG. 7A shows two subarrays 511A and 511B, since there are actually many subarrays, subarray selection by the subarray decoder 612 is performed from among all the subarrays.
  • the column decoder 613 performs column selection using column selection data R_COL (Read COColumn) included in the input address of the read command.
  • the column selection data R_COL is input to the column selection / read / write circuit 913, and any one of the bit lines BL00 to BL03 and BL10 to BL13 is selected.
  • FIG. 7A shows two subarrays 511A and 511B, since there are actually many subarrays, column selection by the column decoder 613 is performed from among all the subarrays.
  • the row decoder 621 performs a row selection using row selection data W_ROW (Write ROW) included in the input address of the write instruction.
  • the row selection data W_ROW is input to the word line drivers 512A and 512B and the write word line drivers 912A and 912B.
  • W_ROW is selected in pairs.
  • WL00 to WL03 and WWL00 to WWL03 have line numbers (00 to 03). The same thing is selected as a pair. This also applies to the subarray 511B, and the same applies to other subarrays not shown in FIG. 7A.
  • the subarray decoder 622 performs row selection using the subarray selection data W_SAS included in the input address of the write command.
  • the subarray selection data W_SAS is input to the word line drivers 512A and 512B and the write wordline drivers 912A and 912B, and the subarray 511A or 511B is selected when data is written.
  • FIG. 7A shows two subarrays 511A and 511B. However, since there are actually many subarrays, selection of the subarray by the subarray decoder 622 is performed from among all the subarrays.
  • the column decoder 623 performs column selection using the column selection data W_COL included in the input address of the write command.
  • the column selection data W_COL is input to the column selection / read / write circuit 913, and any one of the bit lines BL00 to BL03, BLB00 to BLB03, BL10 to BL13, and BLB10 to BLB13 is selected.
  • FIG. 7A Although only two subarrays 511A and 511B are shown in FIG. 7A, there are actually a large number of subarrays, and column selection by the column decoder 623 is performed from among all the subarrays.
  • the column selection / read / write circuit 913 may be any circuit that can select the bit lines BL and BLB, switch read / write, and transfer read / write data.
  • the selection of the bit lines BL and BLB is performed based on the column selection data transmitted from the column decoders 613 and 623.
  • Column select / write circuit 913 to read the data, when receiving the column selection data from the column decoder 613 selects a bit line BL.
  • the column selection / read / write circuit 913 selects the bit lines BL and BLB in order to write data.
  • the column selection / read / write circuit 913 is connected to a global bit line 514 for transmitting read data to an input / output port (I / O) 530 (see FIG. 3B).
  • the global bit line 514 is a line for outputting data read through the bit line BL.
  • the bit line selection circuit is based on the column selection data transmitted from the column decoders 613 and 623, and the bit lines BL00 and BLB00 to BL03 included in the subarrays 511A and 511B.
  • BLB03, BL10, BLB10 to BL13, and BLB13 can be selected in any format.
  • a circuit for transferring read data and write data can switch between read processing and write processing in accordance with the signal level of the write enable signal WE, and the input / output port 530 (FIG. between the global bit line 514 connected to 3B reference), if the circuit that can transfer data, no limitation on the form.
  • the word line driver 512A, and 512B, the write word line driver 912A, the circuit 912B will be described.
  • the word line driver 512A, 512B is, since it has the same structure, here, a description is given of the word line drivers 512A. Since the write word line drivers 912A and 912B have the same structure, only the write word line driver 912A will be described here.
  • FIG. 8A is a circuit diagram of the word line driver 512A of the SRAM 900 according to the second embodiment, and FIG. 8B is a circuit diagram of the write word line driver 912A.
  • the circuit of the word line driver 512A shown in FIG. 8A is the same as the word line driver 512A (see FIG. 5) of the first embodiment.
  • the word line driver 512A selects the word lines WL00 to WL03 based on the row selection data R_ROW for reading, the subarray selection data R_SAS for reading, the row selection data W_ROW for writing, and the subarray selection data W_SAS for writing.
  • the gate of the NMOS transistor 1000W is connected to the signal line to which the row selection data W_ROW00 of the write word line driver 912A is input.
  • the source of the NMOS transistor 1000W is connected to the drain of the NMOS transistor 1050W.
  • the gate of the NMOS transistor 1050W is subarray selection data W_SAS for writing is input, the source is grounded.
  • the drain of the NMOS transistor 1000W is connected to the inverter 1002 and also to the drain of the PMOS transistor 1001W.
  • the source of the PMOS transistor 1001W is connected to a power supply having a predetermined voltage.
  • the gate of the PMOS transistor 1001W is connected so that the subarray selection data W_SAS for writing is input.
  • the output side of the inverter 1002 is connected to the write word line WWL00.
  • the write word line driver 912A includes the same circuit as the write word line WWL00 for the write word lines WWL01, WWL02, and WWL03.
  • the NMOS transistor 1050W is common to the write word lines WWL00 to WWL03.
  • the write word line driver 912A includes an NMOS transistor 1010W, a PMOS transistor 1011W, and an inverter 1012 for the write word line WWL01.
  • the write word line WWL02 includes an NMOS transistor 1020W, a PMOS transistor 1021W, and an inverter 1022.
  • the write word line WWL03 includes an NMOS transistor 1030W, a PMOS transistor 1031W, and an inverter 1032.
  • the NMOS transistor 1050W is common to the write word lines WWL00 to WWL03.
  • the write sub-array selection data W_SAS shown in FIG. 8B is at H level
  • the write row selection data W_ROW00 is at H level
  • the PMOS transistor 1001W is turned off and the NMOS transistor 1050W is turned on.
  • the write row selection data W_ROW00 becomes H level, the NMOS transistor 1000W is turned on.
  • the input of the inverter 1002 becomes L level through the NMOS transistors 1050W and 1000W, and this L level is inverted by the inverter 1002 and the H level is output.
  • the write word line WWL00 becomes H level.
  • the word line WL00 shown in FIG. 8A also becomes H level. Therefore, when the write row selection data W_ROW00 becomes H level, both the word line WL00 and the write word line WWL00 having the same line number become H level.
  • the write word line driver 912A includes circuits having the same structure for the write word lines WWL01, WWL02, and WWL03. This operation is the same as that of the write word line WWL00.
  • word line driver 512B and the writing word line driver 912B are different in the circuit configuration and operation from the word line driver 512A only in that the line number of the input selection signal and the line number of the connected word line are different. This is the same as the write word line driver 912A.
  • the circuits of the word line drivers 512A and 512B provided in each sub block 510 are all the same.
  • FIG. 9 is a timing chart showing a data read operation and a write operation of the SRAM 900 according to the second embodiment.
  • FIG. 9A shows a read operation
  • FIG. 9B shows a write operation
  • read commands are input to the read row decoder 611, sub-array decoder 612, and column decoder 613 in all cycles, and the operation related to the sub-array 511A will be described.
  • write commands are input to the write row decoder 621, subarray decoder 622, and column decoder 623 in all cycles, and the operation related to the subarray 511B will be described.
  • FIG. 9A shows an input address (Read Address) of a read command, row selection data R_ROW00 to R_ROW03, subarray selection data R_SAS0, signal levels of word lines WL00 to WL03 (WL00 to WL03), and signals of bit lines BL00 to BL03. Indicates the level (BL00 to BL03), column selection data R_COL00 to R_COL03, and read data (Read Data).
  • FIG. 9B shows the write instruction input address (Write) Address), row selection data W_ROW10 to W_ROW13, subarray selection data W_SAS1, word line WL10 to WL13 signal levels (WL10 to WL13), and write word lines WWL10 to WWL13.
  • Signal level (WWL10 to WWL13) column selection data W_COL10 to W_COL13, signal levels (BL10 to BL13) of bit lines BL10 to BL13, and write data (Write Data).
  • data can be read from or written to any of the subarrays 511A and 511B using the word line drivers 512A and 512B and the write word line drivers 912A and 912B.
  • the word line drivers 512A and 512B and the write word line drivers 912A and 912B.
  • signals not directly related to the operation description are omitted.
  • the read operation is performed using only one word line WL and one bit line BL.
  • a timing chart is shown in FIG.
  • the read data RD1 and RD3 are obtained in cycle 1 and cycle 3.
  • FIG. 7B At the time of reading, as shown in FIG. 7B, only the NMOS transistor 604 connected to the word line WL is turned on, and the data of the storage node N2 is read through the bit line BL.
  • the row selection data W_ROW13, the subarray selection data W_SAS1, and the column selection data W_COL13 are set to the H level by the input address (Write Address) of the write command.
  • the subarray selection data W_SAS1 becomes H level
  • the subarray 511B (see FIG. 7A) is selected for writing.
  • the row selection data W_ROW13 becomes the H level
  • the signal level of the word line WWL13 write the word line WL13 both become H.
  • the column selection data W_COL13 becomes H level
  • the bit lines BL13 and BLB13 are selected.
  • write data (Write Data) is written to the storage nodes N1 and N2 of the bit cell 601 (see FIG. 7A) at the intersection of the word line WL13 and the write word line WWL13 and the bit lines BL13 and BLB13.
  • cycle 3 it is possible to perform the reading of data from the sub-arrays 511A, the writing of data to the sub-array 511B simultaneously.
  • the operation example in which the bit cell 601 is selected and the reading and writing are performed simultaneously has been described.
  • the selection of the bit cells 601 in the subarrays 511A and 511B can be performed in any combination, and at the same time as writing to the subarray 511A, reading from the subarray 511B can be performed.
  • the SRAM 900 semiconductor memory device using a 6-transistor type bit cell (see FIG. 7B)
  • reading is performed on different subarrays 511A and 511B within the same cycle. And write.
  • the NMOS transistor 604 of the bit cell 901 needs to be turned on at the time of reading, the power consumption of the SRAM 900 at the time of reading can be suppressed.
  • reading and writing can be performed simultaneously in a semiconductor memory device including a bit cell having a pair of transistors used for reading and writing, such as a 6-transistor type bit cell. It is possible to achieve both speed improvement and downsizing. For this reason, it is possible to achieve downsizing (small area), high density, large capacity, or power saving while ensuring the speed of read / write processing of the semiconductor memory device.
  • the semiconductor memory device of the second embodiment includes a write word line WWL in addition to the word line WL, but the conventional 8-transistor type semiconductor memory device (see FIG. 2) has two pairs of bit lines (4 This is necessary, so not only the number of transistors but also the number of bit lines can be reduced.
  • the semiconductor memory device of the second embodiment includes two word line drivers for each subarray 511.
  • the write word line drivers 912A and 912B are simpler circuits than the word line drivers 512A and 512B. realizable. Therefore, compared with the semiconductor memory device of the first embodiment, it can be realized with a minimum addition in terms of space and cost.
  • the SRAM 900 semiconductor memory device using the 6-transistor type bit cell 901 (see FIG. 7B)
  • the number of transistors included in the bit cell as the memory cell is limited to 6. is not.
  • the memory cell can be used instead of the bit cell 901 (see FIG. 7B), and the semiconductor memory device can be reduced in size and density. Thus, a large capacity or power saving can be realized in the same manner.
  • the semiconductor memory device of the third embodiment is the same as that of the second embodiment in that two word lines are included for one bit cell, but the data can be read by selecting either word line. Different from the semiconductor memory device of the second embodiment.
  • the semiconductor memory device of the third embodiment can simultaneously read data from bit cells included in different subarrays in addition to being able to read and write simultaneously in different subarrays.
  • FIG. 10A is a diagram illustrating a part of the SRAM 1200 according to the third embodiment
  • FIG. 10B is a diagram illustrating a bit cell included in the SRAM 1200.
  • a part of the SRAM 1200 shown in FIG. 10A corresponds to one sub-block 510 of the SRAM 500 of the first embodiment.
  • Word lines WLA Word Line port A
  • WLB Word Line port B
  • WLB write word lines WWLWWL00 to WWL03 of the second embodiment.
  • the word lines WLA10 to WLA13 correspond to the word lines WL10 to WL13 of the second embodiment.
  • the word lines WLB10 to WLB13 correspond to the write word lines WWL10 to WWL13 of the second embodiment.
  • a decoder for performing row selection, subarray selection, and column selection is divided into an A port and a B port.
  • the A port corresponds to the read decoder (see 611, 612, and 613 in FIG. 9) in the second embodiment.
  • the B port corresponds to the write decoder (see 621, 622, and 623 in FIG. 9) in the second embodiment.
  • the A port in the decoder 1520 includes a row decoder 1611, a subarray decoder 1612, and a column decoder 1613, and is used as a read decoder.
  • the B port in the decoder 1520 includes a row decoder 1621, a subarray decoder 1622, and a column decoder 1623, and is used as a decoder for both reading and writing.
  • one row decoder 1611, one sub-array decoder 1612, one column decoder 1613, one row decoder 1621, one sub-array decoder 1622, and one column decoder 1623 are provided for one SRAM.
  • the A port row decoder 1611 and the sub-array decoder 1612 are connected to A port word line drivers 1512A and 1512B via signal lines. Actually, since the sub-block 510 (see FIG. 3B) is hierarchized, the row decoder 1611 and the sub-array decoder 1612 are connected to the A-port word line drivers 1512A and 1512B of all the sub-blocks 510.
  • the A port column decoder 1613 is connected to a column selection / read / write circuit 1513 via a signal line A_COL (port A Column). Actually, since the sub-block 510 (see FIG. 3B) is hierarchized, the column decoder 1613 is connected to the column selection / read / write circuit 1513 of all the sub-blocks 510.
  • the B port row decoder 1621 is connected to the A port word line drivers 1512A and 1512B via the signal line B_ROW, and the subarray decoder 1622 is connected to the B port word line drivers 1912A and 1912B via the signal line B_SAS. Each is connected.
  • the row decoder 1621 and the sub-array decoder 1622 are connected to the A port word line drivers 1512A and 1512B of all the sub blocks 510 and the B port.
  • the word line drivers 1912A and 1912B are connected.
  • the B port column decoder 1623 is connected to a column selection / read / write circuit 1513 via a signal line B_COL (port B COColumn). Actually, since the sub-block 510 (see FIG. 3B) is hierarchized, the column decoder 1623 is connected to the column selection / read / write circuit 1513 of all the sub-blocks 510.
  • bit cell 1201 used in the SRAM 1200 of the third embodiment will be described.
  • two word lines WLA and word lines WLB are wired for one bit cell 1201.
  • the gate of the NMOS transistor 604 is connected to the word line WLA, and the gate of the NMOS transistor 605 is connected to the word line WLB.
  • bit lines BLA and BLB are connected to one bit cell 1201, and selection of the bit lines BLA and BLB is performed by a column selection / read / write circuit 1513.
  • connection relationship between the two word lines WLA and WLB, the pair of bit lines BLA and BLB, and the NMOS transistors 604 and 605 is the bit cell 901 of the second embodiment. Is the same.
  • the connection relationship between the inverters 602 and 603 is also the same as that of the bit cell 901 of the second embodiment.
  • the B cell sub-array decoder 1622 and the column decoder 1623 select the bit cell 1201, both the word lines WLA and WLB are set to the H level, and the bit lines BLA and BLB are connected to the storage nodes N1 and N2. Write data.
  • the column selection / read / write circuit 1513 may be any circuit that can select the bit lines BLA and BLB, switch between read / write, and transfer read / write data, but has two global bit lines 1514 for reading. Is different from the second embodiment.
  • the selection of the bit lines BLA and BLB is performed based on column selection data transmitted from the column decoders 1613 and 1623.
  • the column selection / read / write circuit 1513 selects the bit line BLA when receiving column selection data from the column decoder 1613 of the A port in order to read data.
  • the column selection / read / write circuit 1513 selects the bit line BLB when receiving column selection data from the column decoder 1623 of the B port in order to read data.
  • the column selection / read / write circuit 1513 selects the bit lines BLA and BLB upon receiving column selection data from the B port column decoder 1623 in order to write data.
  • One of the two global bit lines 1514 connected to the column selection / read / write circuit 1513 is an A port line for outputting data read through the bit line BLA.
  • the other is a B port line for outputting data read through the bit line BLB.
  • the bit line selection circuit includes four bit lines included in each of the two subarrays 511A and 511B based on the column selection data transmitted from the column decoders 1613 and 1623.
  • BLA00, BLB00 to BLA03, BLB03, BLA10, BLB10 to BLA13, and BLB13 can be selected, their formats are not limited.
  • a circuit that transfers read data and write data can switch between read processing and write processing in accordance with the signal level of the write enable signal WE included in the read command or the write command. Any circuit can be used as long as it can exchange data with the global bit line 1514 connected to the input / output port 530 (see FIG. 3B).
  • the row decoder 1611 performs row selection using row selection data A_ROW included in the input address (A-Port-Address) of the read command.
  • the row selection data A_ROW is input to the A port word line drivers 1512A and 1512B.
  • the row selection data A_ROW is also input to A port word line drivers 1512A and 1512B of the subarray not shown.
  • the subarray decoder 1612 performs row selection using the subarray selection data A_SAS included in the input address (A-Port-Address) of the read command.
  • the subarray selection data A_SAS is input to the A port word line drivers 1512A and 1512B.
  • the subarray selection data A_SAS is input to the A port word line drivers 1512A and 1512B of the subarray not shown.
  • Column decoder 1613 performs column selection using column selection data A_COL included in the input address (A-Port Address) of the read command.
  • the column selection data A_COL is input to the column selection / read / write circuit 1513. The same applies to other sub-blocks 510 not shown in FIG. 10A.
  • the row decoder 1621 performs row selection using row selection data B_ROW included in an input address (B-Port Address) of a read command or a write command.
  • the row selection data B_ROW is input to the A port word line drivers 1512A and 1512B and the B port word line drivers 1912A and 1912B. The same applies to other subarrays not shown in FIG. 10A.
  • the subarray decoder 1622 performs row selection using the subarray selection data B_SAS included in the input address (B-Port-Address) of the read command or write command.
  • the subarray selection data B_SAS is input to the A port word line drivers 1512A and 1512B and the B port word line drivers 1912A and 1912B. The same applies to other subarrays not shown in FIG. 10A.
  • the column decoder 1623 performs column selection using the column selection data B_COL included in the input address (B-Port Address) of the read command or the write command.
  • the column selection data B_COL is input to the column selection / read / write circuit 1513. The same applies to other sub-blocks 510 not shown in FIG. 10A.
  • the circuits of the A port word line drivers 1512A and 1512B and the B port word line drivers 1912A and 1912B will be described with reference to FIG. As described above, since the A port word line drivers 1512A and 1512B have the same structure, only the A port word line driver 1512A will be described here. Since the B port word line drivers 1912A and 1912B have the same structure, only the B port word line driver 1912A will be described here.
  • FIG. 11A is a circuit diagram of the A port word line driver 1512A of the SRAM 1200 according to the third embodiment
  • FIG. 11B is a circuit diagram of the B port word line driver 1912A.
  • the A port word line driver 1512A shown in FIG. 11A is the same as the word line driver 512A (see FIG. 5) of the first embodiment, except that the signs of input / output signals are different. Reference numerals are given and explanation of the operation is omitted.
  • the A port word line driver 1512A supplies the row selection data A_ROW00 to A_ROW03 for reading, the subarray selection data A_SAS for reading, the row selection data B_ROW00 to B_ROW03 for reading or writing, and the subarray selection data B_SAS for reading or writing. Based on this, the word lines WLA00 to WLA03 are selected.
  • the word lines WLA00 to WLA03 are selected by the A port word line driver 1512A when reading data from the storage node N2 (see FIG. 10B) of the bit cell 1201 or when writing data.
  • the word lines WLB00 to WLB03 having the same line number are selected together with the B port word line driver 1912A.
  • the B port word line driver 1912A shown in FIG. 11B is the same as the write word line driver 912A (see FIG. 8B) of Embodiment 2 except that the signs of the input / output signals are different. Are denoted by the same reference numerals and description of the operation is omitted.
  • the B port word line driver 1912A selects the word lines WLB00 to WLB03 based on the read or write row selection data B_ROW00 to B_ROW03 and the read or write subarray selection data B_SAS.
  • the word lines WLB00 to WLB03 are selected by the B port word line driver 1912A when reading data from the storage node N1 (see FIG. 10B) of the bit cell 1201 or when writing data.
  • the word lines WLA00 to WLA03 having the same line number are selected together with the A port word line driver 1512A.
  • the A port word line driver 1512B and the B port word line driver 1912B are different in the circuit configuration and operation only in the line number of the input selection signal and the line number of the connected word line.
  • 1512A is the same as the B port word line driver 1912A.
  • FIG. 12 is a timing chart showing data read and write operations of the SRAM 1200 according to the third embodiment.
  • cycle 1 data is simultaneously read from bit cells 601 included in subarrays 511A and 511B shown in FIG. 12, respectively, and in cycle 3, data is read from bitcells 601 included in subarray 511A and An operation when data is written to the included bit cell 601 will be described.
  • FIG. 12A shows the A port input address (A) Address), row selection data A_ROW00 to A_ROW03, subarray selection data A_SAS0, word line WLA00 to WLA03 signal levels (WLA00 to WLA03), and bit lines BLA00 to BLA03 signals. Indicates the level (BLA00 to BLA03), column selection data A_COL00 to A_COL03, and data (A Data).
  • FIG. 12B shows the B port input address (B) Address), row selection data B_ROW10 to B_ROW13, subarray selection data B_SAS1, word line WLA10 to WLA13 signal levels (WLA10 to WLA13), and word line WLB10 to WLB13 signals.
  • the level (WLB10 to WLB13), the column selection data B_COL10 to B_COL13, the signal levels (BLA10 to BLA13) of the bit lines BLA10 to BLA13, the WE signal, and the data (B Data) are shown.
  • the WE signal that is a write control signal is not shown in the timing chart of FIG. In FIGS. 12A and 12B, signals that are not directly related to the operation description are omitted.
  • the read operation shown in cycle 1 and cycle 3 in FIG. 12A is performed using only one word line and one bit line, but the timing chart is shown in FIG. The operation is the same as shown. That is, read data RDA1 from cycle 1 and cycle 3 from bit cell 1201 at the intersection of word line WLA03 selected by A port word line driver 1512A and bit lines BLA03 and BLB03 selected by column selection / read / write circuit 1513, RDA3 is obtained.
  • row selection data B_ROW13, subarray selection data B_SAS1, and column selection data B_COL13 are set to H level, and the WE signal is set to L level.
  • the sub-array 511B is selected, the word line WLB13 is set to the H level by the B port word line driver 1912B, and the bit line BLB13 is selected by the column selection / read / write circuit 1513.
  • the NMOS transistor 605 at the intersection of the word line WLB13 and the bit line BLB13 is turned on, and the data (RDB1) of the storage node N1 is read out through the bit line BLB13 by the column selection / read / write circuit 1513.
  • the row selection data B_ROW13, the subarray selection data B_SAS1, and the column selection data B_COL13 are set to the H level, and the WE signal is set to the H level.
  • the sub-array 511B is selected, the word line WLA13 is selected by the A port word line driver 1512B, the word line WLB13 is selected by the B port word line driver 1912B, and the bit lines BLA13 and BLB13 are set by the column selection / read / write circuit 1513. Selected.
  • bit cell 1201 at the intersection of the word lines WLA13, WLB13 and the bit lines BLA13, BLB13 is selected, and the data (WDB3) is stored in the storage nodes N1, N2 by the column selection / read / write circuit 1513 through the bit lines BLA13, BLB13.
  • WDB3 the data (WDB3) is stored in the storage nodes N1, N2 by the column selection / read / write circuit 1513 through the bit lines BLA13, BLB13.
  • SRAM 1200 which is the semiconductor memory device of the third embodiment, in addition to being able to read and write simultaneously in different subarrays, it is possible to simultaneously read data from bit cells included in different subarrays. .
  • the addresses of the memory cells included in different subarrays are used.
  • the 6-transistor single-port SRAM 500 which is advantageous in terms of density, reading and writing can be realized within the same cycle. If there are two word lines for one bit cell and one of the two word lines is selected, data can be read from the selected word line. Therefore, data can be read from either storage node N1 or N2.
  • the SRAM 1200 semiconductor memory device using the 6-transistor type bit cell 1201 (see FIG. 10B) has been described.
  • the number of transistors included in the bit cell as the memory cell is limited to 6. is not.
  • the memory cell can be used instead of the bit cell 1201 (see FIG. 10B), and the semiconductor memory device can be reduced in size (reduced area). ), High density, large capacity, or power saving can be realized as well.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

　小面積で実現可能なビットセルを用いて読み書きを同時に行える半導体記憶装置及び半導体記憶装置の制御方法を提供する。　半導体記憶装置は、データを保持するメモリセルをそれぞれ有する複数のメモリブロックと、第１のアドレスをデコードし、前記複数のメモリブロックのうち第１のメモリブロックに含まれる第１のメモリセルを特定する第１デコーダと、第２のアドレスをデコードし、前記複数のメモリブロックのうち前記第１のメモリブロックとは異なる第２のメモリブロックに含まれる第２のメモリセルを特定する第２デコーダと、前記第１のデコーダが特定した前記第１のメモリセルが保持するデータの読み出しと、前記第２のデコーダが特定した前記第２のメモリセルに対するデータの書き込みとを同時に実行する読み書き制御部を有することを特徴とする。

Description

半導体記憶装置及び半導体記憶装置の制御方法
　本願発明は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
　図１Ａは、ＳＲＡＭ（Static Random Access Memory）に用いられるシングルポート型のビットセルの構造を概略的に示す図であり、図１Ｂは図１Ａのビットセルの構造を詳細に示す図である。
　図１Ａに示すように、ビットセル１０は、一対の否定回路であるインバータ１１、１２と一対のＮＭＯＳ（N-type Metal Oxide Semiconductor：Ｎ型金属酸化膜半導体）トランジスタ１３、１４を含む。
　インバータ１１、１２は、ループを形成するように接続されている。ＮＭＯＳトランジスタ１３、１４のゲートは、ともにワードラインＷＬ（Ｗｏｒｄ　Ｌｉｎｅ）に接続されており、ＮＭＯＳトランジスタ１３のドレインは正極性のビットラインＢＬに接続され、ＮＭＯＳトランジスタ１４のドレインは負極性のビットラインＢＬＢ（ＢＬバー）に接続されている。
　また、ＮＭＯＳトランジスタ１３、１４のソースは、ループ状に接続されるインバータ１１、１２の接続部Ｎ１、Ｎ２に接続されている。
　図１Ｂに示すように、インバータ１１は、ＰＭＯＳ（P-type Metal Oxide Semiconductor：Ｐ型金属酸化膜半導体）トランジスタ１１ＡとＮＭＯＳトランジスタ１１Ｂとを有するＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）型のインバータである。同様に、インバータ１２は、ＰＭＯＳトランジスタ１２ＡとＮＭＯＳトランジスタ１２Ｂとを有するＣＭＯＳ型のインバータである。すなわち、図１Ａ、図１Ｂに示すビットセルは、６つのＭＯＳトランジスタを含む。
　ＭＯＳトランジスタ１１Ａ、１１Ｂの入出力端子と、ＭＯＳトランジスタ１２Ａ、１２Ｂの入出力端子とは、交差して接続されており、ビットセル１０は、インバータ１１、１２を含むラッチ回路として実現される。
　ＭＯＳトランジスタ１１Ａ、１１Ｂのドレイン同士の接続部Ｎ１は、図１Ａに示す接続部Ｎ１に相当し、記憶ノードＮ１として機能する。また、ＭＯＳトランジスタ１２Ａ、１２Ｂのドレイン同士の接続部Ｎ２は図１Ａに示す接続部Ｎ２に相当し、記憶ノードＮ２として機能する。
　記憶ノードＮ１、Ｎ２に、"１"、"０"又は"０"、"１"の相補データを保持させ、ワードラインＷＬと一対のビットラインＢＬ、ＢＬＢでビットセル１０を選択することにより、記憶ノードＮ１、Ｎ２のデータの読み出し、及び書き込みを行う。
　データの読み出す際は、一対のビットラインＢＬ、ＢＬＢをＨレベルにして、ワードラインＷＬを駆動すると、ビットラインＢＬ、ＢＬＢのいずれか一方が記憶ノードＮ１又はＮ２によりＬレベルにされ、読み出しデータとして出力される。
　一方、データを書き込む際は、一対のビットラインＢＬ、ＢＬＢのいずれか一方をＨレベル、他方をＬレベルにした状態で、ワードラインＷＬを駆動し、記憶ノードＮ１、Ｎ２に書き込みを行う。
　図１Ａ、図１Ｂに示すような６トランジスタ型のビットセル１０は、１つのビットセル１０においてデータの読み出しと書き込みを同時に行うことはできず、読み出しと書き込みは異なるサイクルで行われる。
　次に、同時にデータの読み書きを行うことのできるマルチポートビットセルについて説明する。
　図２は、従来の８トランジスタ型のマルチポートビットセルを示す図である。図２に示すマルチポートビットセル２０は、２つのインバータを含む。２つのインバータ自体は、図１Ａに示したシングルポート型のビットセル１０に含まれるインバータ１１、１２と同一であり、それぞれが２つのトランジスタを含むため（図１Ｂ参照）、ここでは同一符号を用い、その説明を省略する。
　図２に示すマルチポート型のビットセル２０は、ワードラインが２本あり、書き込み用ワードラインＷＷＬ（Ｗｒｉｔｅ　Ｗｏｒｄ　Ｌｉｎｅ）と読み出し用ワードラインＲＷＬ（Ｒｅａｄ　Ｗｏｒｄ　Ｌｉｎｅ）を含む。また、ビットラインは二対あり、正極性の書き込み用ビットラインＷＢＬ（Ｗｒｉｔｅ　Ｂｉｔ　Ｌｉｎｅ）、負極性の書き込み用ビットラインＷＢＬＢ（Ｗｒｉｔｅ　Ｂｉｔ　Ｌｉｎｅ　Ｂａｒ）、及び正極性の読み出し用ビットラインＲＢＬ（Ｒｅａｄ　Ｂｉｔ　Ｌｉｎｅ）、負極性の読み出し用ビットラインＲＢＬＢ（Ｒｅａｄ　Ｂｉｔ　Ｌｉｎｅ　Ｂａｒ）を含む。
　読み出し用ワードラインＲＷＬには、ＮＭＯＳトランジスタ２１、２２のゲートがそれぞれ接続されている。ＮＭＯＳトランジスタ２１のドレインは読み出し用ビットラインＲＢＬＢに接続され、ソースは記憶ノードＮ１に接続されている。また、ＮＭＯＳトランジスタ２２のドレインは読み出し用ビットラインＲＢＬに接続され、ソースは記憶ノードＮ２に接続されている。
　書き込み用ワードラインＷＷＬには、ＮＭＯＳトランジスタ２３、２４のゲートがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインは書き込み用ビットラインＷＢＬＢに接続され、ソースは記憶ノードＮ１に接続されている。また、ＮＭＯＳトランジスタ２４のドレインは書き込み用ビットラインＷＢＬに接続され、ソースは記憶ノードＮ２に接続されている。
　データを読み出す際は、読み出し用ワードラインＲＷＬと、読み出し用ビットラインＲＢＬ、ＲＢＬＢとでビットセル２０を選択する。
　データを書き込む際は、書き込み用ワードラインＷＷＬと、書き込み用ビットラインＷＢＬ、ＷＢＬＢとでビットセル２０を選択する。
　このように、ビットセル２０は、読み出しと書き込みに用いるトランジスタ（２１、２２、２３、２４）を二対含み、読み出しと書き込みで別々のワードライン及びビットラインを用いるため、同時に読み書きを行うことができる。
特開平１０－２２２９８３号公報 特許第２６１３２５７号
　ビットセルに対して読み出しと書き込みを同一サイクルの中で行うことができれば、読み出しと書き込みを同時に行うことができるため、読み書き処理の高速化を図ることができる。
　しかしながら、上述の６トランジスタ型のビットセルのように、読み出しと書き込みに用いるトランジスタを一対だけ有するビットセルを含む従来の半導体記憶装置では、読み出しと書き込みを同時に行うことはできなかった。
　これに対して、上述の８トランジスタ型のビットセルを含む従来の半導体記憶装置では、読み出しと書き込みを同時に行うことができるが、以下の課題があった。
　トランジスタの数が増えることによってビットセルが大きくなり、半導体記憶装置の小型化（小面積化）、高密度化、大容量化、あるいは省電力化には不向きであった。また、ビットセルの面積の増大に伴い、ワードラインとビットラインが長くなるため、半導体記憶装置の動作周波数を向上させることが困難となり、読み書き処理の速度の低下に繋がっていた。
　また、読み出し用と書き込み用で別々のビットラインを設け、かつ、ワードラインも読み出し用と書き込み用で別々に設ける必要があり配線量が増大するので、半導体記憶装置の面積拡大に繋がっていた。大面積化は、半導体記憶装置の小型化、高密度化、大容量化、あるいは省電力化には不向きであった。
　ここで、面積拡大を抑制すべく、ビットラインあるいはワードラインの配線間隔を狭めると、配線間の容量増加に繋がる場合があった。
　面積拡大による配線長の増大、あるいは、配線間の容量増加は、半導体記憶装置の動作周波数を向上させることが困難となり、読み書き処理の速度の低下に繋がっていた。
　そこで、小面積で実現可能なビットセルを用いつつ、読み出しと書き込みを同時に行うことのできる半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。
　　本発明の実施の形態の半導体記憶装置は、データを保持するメモリセルをそれぞれ有する複数のメモリブロックと、第１のアドレスをデコードし、前記複数のメモリブロックのうち第１のメモリブロックに含まれる第１のメモリセルを特定する第１デコーダと、第２のアドレスをデコードし、前記複数のメモリブロックのうち前記第１のメモリブロックとは異なる第２のメモリブロックに含まれる第２のメモリセルを特定する第２デコーダと、前記第１のデコーダが特定した前記第１のメモリセルが保持するデータの読み出しと、前記第２のデコーダが特定した前記第２のメモリセルに対するデータの書き込みとを同時に実行する読み書き制御部を有することを特徴とする。
　小面積で実現可能なビットセルを用いつつ、読み出しと書き込みを同時に行うことのできる半導体記憶装置及び半導体記憶装置の制御方法を提供することができる。
ＳＲＡＭに用いられるシングルポート型のビットセルの構造を概略的に示す図である。 図１Ａのビットセルの構造を詳細に示す図である。 従来の８トランジスタ型のマルチポートビットセルを示す図である。 実施の形態１の半導体記憶装置を含む情報処理装置を示す図である。 図３Ａの半導体記憶装置を拡大して示す図である。 実施の形態１のＳＲＡＭ５００の一部分を示す図である。 ＳＲＡＭ５００に含まれるビットセルを示す図である。 実施の形態１のＳＲＡＭ５００のワードラインドライバ５１２Ａの回路図の一例である。 実施の形態１のＳＲＡＭ５００のデータの読み出し動作と書き込み動作を表すタイミングチャートである。 実施の形態２のＳＲＡＭ９００の一部分を示す図である。 ＳＲＡＭ９００に含まれるビットセルを示す図である。 実施の形態２のＳＲＡＭ９００のワードラインドライバ５１２Ａの回路図である。 書き込み用ワードラインドライバ９１２Ａの回路図である。 実施の形態２のＳＲＡＭ９００のデータの読み出し動作と書き込み動作を表すタイミングチャートである。 実施の形態３のＳＲＡＭ１２００の一部分を示す図である。 ＳＲＡＭ１２００に含まれるビットセルを示す図である。 実施の形態３のＳＲＡＭ１２００のＡポートワードラインドライバ１５１２Ａの回路図である。 実施の形態３のＢポートワードラインドライバ１９１２Ａの回路図である。 実施の形態３のＳＲＡＭ１２００のデータの読み出し動作と書き込み動作を表すタイミングチャートである。
　以下、本発明の半導体記憶装置及び半導体記憶装置の制御方法を適用した実施の形態について説明する。
　＜実施の形態１＞
　図３Ａは、実施の形態１の半導体記憶装置を含む情報処理装置を示す図であり、図３Ｂは、図３Ａの半導体記憶装置を拡大して示す図である。
　実施の形態１では、一例として情報処理装置がサーバ１００の実施形態について説明する。
　図３Ａに示すように、サーバ１００は、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）１０１、主記憶装置１０２、及び補助記憶装置１０３を含む。ＬＳＩ１０１と主記憶装置１０２の間、及び主記憶装置１０２と補助記憶装置１０３の間は、例えば、それぞれ専用のバスで接続されている。
　ＬＳＩ１０１は、プロセッサコア１１１、Ｌ１（Ｌｅｖｅｌ－１：一次）インストラクションキャッシュ１１２、Ｌ１データキャッシュ１１３、Ｌ２（Ｌｅｖｅｌ－２：二次）キャッシュ１１４、及びメモリコントローラ１１５を有する。
　プロセッサコア１１１は、例えば、ＣＰＵ（Central Processing Unit：中央演算処理装置）コア（Core）であり、情報処理装置としてのサーバ１００の演算処理を行う演算処理装置である。ここで、プロセッサコア１１１、Ｌ１インストラクションキャッシュ１１２、及びＬ１データキャッシュ１１３は、ＣＰＵとして一体化されていてもよい。プロセッサコア１１１は、複数あってもよく、その場合は、各プロセッサコア１１１にＬ１インストラクションキャッシュ１１２とＬ１データキャッシュ１１３が一つずつ接続されていてもよい。
　Ｌ１インストラクションキャッシュ１１２は、プロセッサコア１１１の演算処理に必要なプログラムを一時的に記憶する一次命令キャッシュである。Ｌ１インストラクションキャッシュは、例えば、ＳＲＡＭが用いられる。
　Ｌ１データキャッシュ１１３は、プロセッサコア１１１が演算処理に必要なデータ、又は演算処理で生成されたデータを一時的に記憶する一次データキャッシュである。実施の形態１では、Ｌ１データキャッシュ１１３に、実施の形態１の半導体記憶装置としてのＳＲＡＭを用いる形態について説明する。なお、詳細な構造については、後述する。
　Ｌ２キャッシュ１１４は、メモリ階層構造において主記憶装置１０２に近いという意味で、Ｌ１インストラクションキャッシュ１１２及びＬ１データキャッシュ１１３よりも下位のキャッシュであり、典型的には、Ｌ１インストラクションキャッシュ１１２及びＬ１データキャッシュ１１３よりも処理速度は低いが、容量の大きいキャッシュである。Ｌ２キャッシュ１１４は、例えば、ＳＲＡＭで実現される。
　メモリコントローラ１１５は、ＬＳＩ１０１が主記憶装置１０２との間でデータの読み書きを行う際の制御を行う制御装置であり、例えば、ＬＳＩで実現される。
　主記憶装置１０２は、例えば、ＤＲＡＭ（Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ）又はＲＯＭ（Read Only Memory：読み出し専用メモリ）であり、補助記憶装置１０３は、例えば、ハードディスクである。
　なお、サーバ１００は、外部装置との通信を行うデータ入出力インタフェース等を含んでいてもよい。
　図３Ｂに示すように、Ｌ１データキャッシュ１１３は、複数のＳＲＡＭ５００Ａ、５００Ｂ、・・・、５００Ｘを含む。ＳＲＡＭ５００Ａ、５００Ｂ、・・・、５００Ｘは、プロセッサコア１１１に対して並列に接続されており、プロセッサコア１１１によって選択が行われる。
　ＳＲＡＭ５００Ａ、５００Ｂ、・・・、５００Ｘの構造はすべて同一であるため、ここでは、ＳＲＡＭ５００Ａについて説明する。なお、ここでは、ＳＲＡＭが複数あることを説明するためにＳＲＡＭ５００Ａ、５００Ｂ、・・・、５００Ｘと記すが、Ｌ１データキャッシュ１１３に含まれるＳＲＡＭの数は１つでもよいし、例えば、２つ以上の数のＳＲＡＭが配列されていてもよい。
　ＳＲＡＭ５００Ａは、図３Ｂの左側に示すように、メモリ領域が複数のサブブロック（Sub Block）５１０に分けられて階層化されており、デコーダ（Decoder）５２０、入出力ポート（I/O）５３０、及びタイマ（Timer）５４０を含む。
　各サブブロック５１０は、図３ＢのＳＲＡＭ５００Ａの右側に拡大して示すように、２つのサブアレイ（Sub Array）５１１Ａ、５１１Ｂ、ワードラインドライバ５１２Ａ、５１２Ｂ、及びカラム選択／読み書き回路（Column Select/Read/Write logic）５１３を含む。
　ＳＲＡＭ５００Ａに含まれるすべてのサブアレイ５１１Ａ、５１１Ｂは、同一の構造であり、メモリセルとしてのビットセルがアレイ状に配列され、デコーダ５２０に入力される入力アドレスのデコーダ５２０によるデコード結果に基づいてワードラインとビットラインの選択が行えるようになっている。
　ここで、入力アドレスは、プロセッサコア１１１（図３Ａ参照）からデコーダ５２０に入力される。入力アドレスは、カラムを特定するためのカラムアドレス、ロウを特定するためのロウアドレス、及び、サブアレイを特定するためのサブアレイアドレスを含む。
　また、デコーダ５２０は、カラムアドレスをデコードするカラムデコーダ、ロウアドレスをデコードするロウデコーダ、及び、サブアレイアドレスをデコードするためのサブアレイデコーダを含む。
　ワードラインドライバ５１２Ａ、５１２Ｂは、それぞれサブアレイ５１１Ａ、５１１Ｂに対応して設けられており、それぞれサブアレイ５１１Ａ、５１１Ｂに含まれるワードラインに接続されている。ワードラインドライバ５１２Ａ、５１２Ｂは、それぞれデコーダ５２０がロウアドレスをデコードして出力するロウ選択データ（ロウ選択信号）に基づき、ロウの選択（ワードラインの選択）を行う。
　カラム選択／読み書き回路５１３は、各サブブロック５１０に対応して設けられており、各サブブロック５１０内の２つのサブアレイ５１１Ａ、５１１Ｂのビットラインに接続されている。カラム選択／読み書き回路５１３は、デコーダ５２０がカラムアドレスをデコードして出力するカラム選択データ（カラム選択信号）に基づき、カラムの選択（ビットラインの選択）を行う。
　各階層のサブブロック５１０のカラム選択／読み書き回路５１３は、それぞれ、切替回路５１５Ａ、５１５Ｂを有する。カラム選択／読み書き回路５１３内のビットラインは、切替回路５１５Ａ、５１５Ｂを介して、グローバルビットライン５１４に接続されている。
　このため、階層化されたすべてのサブブロック５１０に含まれるサブアレイ５１１Ａ、５１１Ｂのビットラインは、それぞれカラム選択／読み書き回路５１３内の切替回路５１５Ａ、５１５Ｂを介してグローバルビットライン５１４によって接続されている。これにより、各階層のサブブロック５１０は、グローバルビットライン５１４によって階層化されている。
　切替回路５１５Ａ、５１５Ｂは、カラム選択データに基づいて、データの読み出し又は書き込みを行うメモリセルに接続されたビットラインをグローバルビットライン５１４と接続する。
　切替回路５１５Ａ、５１５Ｂを含むカラム選択／読み書き回路５１３は、読み書き制御部である。
　なお、以下では、ＳＲＡＭ５００Ａ、５００Ｂ、・・・、５００Ｘを特に区別をしない場合には、ＳＲＡＭ５００と表記することとする。
　次に、実施の形態１の半導体記憶装置としてのＳＲＡＭ５００の詳細な構造について図４Ａ、図４Ｂを用いて説明する。
　図４Ａは、実施の形態１のＳＲＡＭ５００の一部分を示す図であり、図４ＢはＳＲＡＭ５００に含まれるビットセルを示す図である。
　図４Ａに示すＳＲＡＭ５００の一部分は、図３Ｂに示す一つのサブブロック５１０に対応する部分であり、サブアレイ５１１Ａ、５１１Ｂ、ワードラインドライバ５１２Ａ、５１２Ｂ、カラム選択／読み書き回路５１３、グローバルビットライン５１４、及びデコーダ５２０に対応する部分である。
　ここでは、ＳＲＡＭ５００は、プロセッサコア１１１（図３Ａ参照）から入力される読み出し命令と書き込み命令によって、データの読み出しと書き込みが行われることとする。読み出し命令は、いずれかのサブアレイ５１０のビットセルを特定する入力アドレスと、ライトイネーブル（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）信号ＷＥ（Ｌレベル）とを含む。書き込み命令は、いずれかのサブアレイ５１０のビットセルを特定する入力アドレスと、ライトイネーブル信号ＷＥ（Ｈレベル）とを含む。読み出し命令と書き込み命令は、プロセッサコア１１１（図３Ａ参照）から要求される命令である。
　なお、ロウ選択、サブアレイ選択、及びカラム選択は、読み出し命令又は書き込み命令に含まれる入力アドレスに基づいて行われる。例えば、入力アドレスの下位の数ビットにカラム選択を行うカラムアドレスを指定し、その次の数ビットにサブアレイ選択を行うサブアレイアドレスを指定し、一番上位の数ビットにロウ選択を行うロウアドレスを指定すればよい。
　サブアレイ５１１Ａ、５１１Ｂは、それぞれ、アレイ状に配列された複数のメモリセルとしてのビットセル６０１を含む。
　また、サブアレイ５１１Ａ（Sub Array 0）は、４本のワードラインＷＬ００～ＷＬ０３と、４対のビットラインＢＬ００、ＢＬＢ（ＢＬバー）００～ＢＬ０３、ＢＬＢ０３を含む。ワードラインＷＬ００～ＷＬ０３は、それぞれワードラインドライバ５１２Ａに接続されており、ビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３は、それぞれカラム選択／読み書き回路５１３に接続されている。
　サブアレイ５１１Ｂ（Sub Array 1）は、４本のワードラインＷＬ１０～ＷＬ１３と、４対のビットラインＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３を含む。ワードラインＷＬ１０～ＷＬ１３は、それぞれワードラインドライバ５１２Ｂに接続されており、ビットラインＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３は、それぞれカラム選択／読み書き回路５１３に接続されている。
　なお、各ビットセル６０１は、ワードラインとビットライン対の交差部に配設される。
　また、デコーダ５２０は、ロウデコーダ６１１、サブアレイデコーダ６１２、カラムデコーダ６１３、ロウデコーダ６２１、サブアレイデコーダ６２２、及びカラムデコーダ６２３を含む。
　ロウデコーダ６１１、サブアレイデコーダ６１２、及びカラムデコーダ６１３は読み出し用のデコーダであり、ロウデコーダ６２１、サブアレイデコーダ６２２、及びカラムデコーダ６２３は、書き込み用のデコーダである。
　なお、ロウデコーダ６１１、サブアレイデコーダ６１２、カラムデコーダ６１３、ロウデコーダ６２１、サブアレイデコーダ６２２、及びカラムデコーダ６２３は、一つのＳＲＡＭに対して、一つずつ配設される。
　ロウデコーダ６１１とサブアレイデコーダ６１２は、信号線を介して、ワードラインドライバ５１２Ａ、５１２Ｂに接続されている。実際には、サブブロック５１０は階層化されているため（図３Ｂ参照）、ロウデコーダ６１１とサブアレイデコーダ６１２は、すべてのサブブロック５１０のワードラインドライバ５１２Ａ、５１２Ｂに接続されている。
　カラムデコーダ６１３は、信号線を介して、カラム選択／読み書き回路５１３に接続されている。実際には、サブブロック５１０は階層化されているため（図３Ｂ参照）、カラムデコーダ６１３は、すべてのサブブロック５１０のカラム選択／読み書き回路５１３に接続されている。
　ロウデコーダ６２１とサブアレイデコーダ６２２は、信号線を介して、ワードラインドライバ５１２Ａ、５１２Ｂに接続されている。実際には、サブブロック５１０は階層化されているため（図３Ｂ参照）、ロウデコーダ６２１とサブアレイデコーダ６２２は、すべてのサブブロック５１０のワードラインドライバ５１２Ａ、５１２Ｂに接続されている。
　カラムデコーダ６２３は、信号線を介して、カラム選択／読み書き回路５１３に接続されている。実際には、サブブロック５１０は階層化されているため（図３Ｂ参照）、カラムデコーダ６２３は、すべてのサブブロック５１０のカラム選択／読み書き回路５１３に接続されている。
　次に、カラム選択／読み書き回路５１３について説明する。
　カラム選択／読み書き回路５１３は、ビットラインＢＬ、ＢＬＢの選択、読み出し／書き込みの切り替え、読み出しデータ／書き込みデータの受け渡しを行える回路であればよい。
　ビットラインＢＬ、ＢＬＢの選択は、カラムデコーダ６１３、６２３から伝送されるカラム選択データに基づいて行われる。
　カラム選択／読み書き回路５１３は、データを読み出すために、カラムデコーダ６１３からカラム選択データを受け取ると、ライン番号が同一のビットラインＢＬとＢＬＢの対を選択する。
　同様に、カラム選択／読み書き回路５１３は、データを書き込むために、カラムデコーダ６２３からカラム選択データを受け取ると、ライン番号が同一のビットラインＢＬとＢＬＢの対を選択する。
　また、カラム選択／読み書き回路５１３には、読み出したデータ又は書き込むデータを入出力ポート（I/O）５３０（図３Ｂ参照）との間で伝送するグローバルビットライン５１４が接続されている。グローバルビットライン５１４は、ビットラインＢＬ、ＢＬＢを通じて読み出したデータを伝送するラインであるとともに、ビットラインＢＬ、ＢＬＢを通じて書き込むデータを伝送するラインである。
　また、カラム選択／読み書き回路５１３のうち、ビットラインの選択を行う回路については、カラムデコーダ６１３、６２３から伝送されるカラム選択データに基づいて、２つのサブアレイ５１１Ａ、５１１Ｂにそれぞれ四対含まれるビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３、ＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３を選択できれば、その形式は問わない。
　また、カラム選択／読み書き回路５１３のうち、読み出しデータ及び書き込みデータの受け渡しを行う回路は、ライトイネーブル信号ＷＥの信号レベルに応じて読み出し処理と書き込み処理を切り替えることができ、入出力ポート５３０（図３Ｂ参照）に接続されたグローバルビットライン５１４との間で、データの受け渡しができる回路であれば、その形式は問わない。
　次に、ロウデコーダ６１１によるロウ選択、サブアレイデコーダ６１２によるサブアレイ選択、カラムデコーダ６１３によるカラム選択について説明する。
　ロウデコーダ６１１は、読み出し命令の入力アドレスに含まれるロウ選択データＲ＿ＲＯＷを用いてロウ選択を行う。ロウ選択データＲ＿ＲＯＷは、ワードラインドライバ５１２Ａ、５１２Ｂに入力され、ワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３のいずれかが選択される。図４Ａには２つのサブアレイ５１１Ａ、５１１Ｂを示すが、実際には多数存在するため、ロウデコーダ６１１によるロウ選択は、すべてのサブアレイの中から行われる。
　サブアレイデコーダ６１２は、読み出し命令の入力アドレスに含まれるサブアレイ選択データＲ＿ＳＡＳを用いてロウ選択を行う。サブアレイ選択データＲ＿ＳＡＳは、ワードラインドライバ５１２Ａ、５１２Ｂに入力され、サブアレイ５１１Ａ又は５１１Ｂが選択される。図４Ａには２つのサブアレイ５１１Ａ、５１１Ｂを示すが、実際には多数存在するため、サブアレイデコーダ６１２によるサブアレイ選択は、すべてのサブアレイの中から行われる。
　カラムデコーダ６１３は、読み出し命令の入力アドレスに含まれるカラム選択データＲ＿ＣＯＬを用いてカラム選択を行う。カラム選択データＲ＿ＣＯＬは、カラム選択／読み書き回路５１３に入力され、ビットラインＢＬ００～ＢＬ０３、ＢＬＢ００～ＢＬＢ０３、ＢＬ１０～ＢＬ１３、ＢＬＢ１０～ＢＬＢ１３のいずれかが対として選択される。図４Ａには２つのサブアレイ５１１Ａ、５１１Ｂを示すが、実際には多数存在するため、カラムデコーダ６１３によるカラム選択は、すべてのサブアレイの中から行われる。
　以上のロウ選択、サブアレイ選択、及びカラム選択は、データの読み出しを行う際のものであるが、データの書き込みを行う際のロウ選択、サブアレイ選択、及びカラム選択も同様に行われる。
　データの書き込みを行う際は、書き込み命令の入力アドレスに含まれるロウ選択データＷ＿ＲＯＷ、サブアレイ選択データＷ＿ＳＡＳ、及びカラム選択データＷ＿ＣＯＬ（Ｗｒｉｔｅ　ＣＯＬｕｍｎ）を用いて、ロウデコーダ６２１、サブアレイデコーダ６２２、及びカラムデコーダ６２３によって、それぞれの選択が行われる。
　次に、実施の形態１のＳＲＡＭ５００に用いるビットセル６０１について説明する。
　図４Ｂに示すように、実施の形態１のＳＲＡＭ５００で用いるビットセル６０１は、６トランジスタ型のビットセルである。
　ビットセル６０１は、一対のインバータ６０２、６０３と一対のＮＭＯＳトランジスタ６０４、６０５を含む。
　インバータ６０２、６０３は、ループを形成するように接続されている。ＮＭＯＳトランジスタ６０４、６０５のゲートは、ともにワードラインＷＬに接続されており、ＮＭＯＳトランジスタ６０４のドレインはビットラインＢＬに接続され、ＮＭＯＳトランジスタ６０５のドレインはビットラインＢＬＢに接続されている。
　また、ＮＭＯＳトランジスタ６０４、６０５のソースは、それぞれ、ループ状に接続されるインバータ６０２、６０３の接続部Ｎ１、Ｎ２に接続されている。接続部Ｎ１、Ｎ２は、１ビットの情報を記憶する記憶ノードとして機能する。
　インバータ６０２、６０３は、ともに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ型のインバータであり、図１Ｂに示した従来のビットセルのインバータ１１、１２と同一の構造を有する。
　このように、実施の形態１のＳＲＡＭ５００で用いるビットセル６０１は、図１に示す従来の６トランジスタ型のビットセル１０と同一である。このため、ビットセル６０１の動作説明は、省略する。
　なお、ビットセル６０１に含まれるＭＯＳトランジスタ６０４のソースとドレインの接続は、逆であっても構わない。同様に、ＭＯＳトランジスタ６０５のソースとドレインの接続についても、逆であっても構わない。
　次に、図５を用いて、ワードラインドライバ５１２Ａ、５１２Ｂの回路について説明する。上述のように、ワードラインドライバ５１２Ａ、５１２Ｂは、同一の構造を有するため、ここでは、図４Ａに示したサブアレイ５１１Ａに接続されているワードラインドライバ５１２Ａについて説明を行う。
　図５は、実施の形態１のＳＲＡＭ５００のワードラインドライバ５１２Ａの回路図の一例である。
　ワードラインドライバ５１２Ａは、サブアレイ５１１内のいずれかのビットセル６０１にデータの読み出し又は書き込みを行う際に、ワードラインを選択する回路である。
　ワードラインドライバ５１２Ａには、４本のワードラインＷＬ００～ＷＬ０３が接続されている。
　また、ワードラインドライバ５１２Ａには、読み出し用のロウ選択データＲ＿ＲＯＷ、読み出し用のサブアレイ選択データＲ＿ＳＡＳ、書き込み用のロウ選択データＷ＿ＲＯＷ、書き込み用のサブアレイ選択データＷ＿ＳＡＳが入力される。
　ここでは、ワードラインが４本であるため、ロウ選択データＲ＿ＲＯＷ、Ｗ＿ＲＯＷにライン番号００～０３を付して、各ワードラインを選択するデータを区別する。
　ワードラインドライバ５１２Ａは、読み出し用回路と書き込み用回路とに回路が区分されている。
　ロウ選択データＲ＿ＲＯＷ００、Ｗ＿ＲＯＷ００が入力される信号線には、それぞれＮＭＯＳトランジスタ７００Ｒ、７００Ｗのゲートが接続されている。ＮＭＯＳトランジスタ７００Ｒのソースは、ＮＭＯＳトランジスタ７５０Ｒのドレインに接続されている。また、ＮＭＯＳトランジスタ７００Ｗのソースは、ＮＭＯＳトランジスタ７５０Ｗのドレインに接続されている。
　ここで、ＮＭＯＳトランジスタ７５０Ｒのゲートには、読み出し用のサブアレイ選択データＲ＿ＳＡＳが入力され、ソースは接地されている。同様に、ＮＭＯＳトランジスタ７５０Ｗのゲートには、書き込み用のサブアレイ選択データＷ＿ＳＡＳが入力され、ソースは接地されている。
　また、ＮＭＯＳトランジスタ７００Ｒ、７００Ｗのドレインは、ともにインバータ７０２の入力端子に接続されるとともに、ＰＭＯＳトランジスタ７０１Ｗのドレインに接続されている。ＰＭＯＳトランジスタ７０１ＷのソースはＰＭＯＳトランジスタ７０１Ｒのドレインに接続され、ＰＭＯＳトランジスタ７０１Ｒのソースには、所定電圧の電源に接続されている。
　ＰＭＯＳトランジスタ７０１Ｒ、７０１Ｗのゲートには、それぞれ、読み出し用のサブアレイ選択データＲ＿ＳＡＳ、書き込み用のサブアレイ選択データＷ＿ＳＡＳが入力されるようになっている。
　なお、インバータ７０２の出力端子は、ワードラインＷＬ００に接続されている。
　ワードラインドライバ５１２Ａは、ワードラインＷＬ０１、ＷＬ０２、ＷＬ０３についても、ワードラインＷＬ００と同一の回路を含んでいる。なお、ＮＭＯＳトランジスタ７５０Ｒ、７５０Ｗは、ワードラインＷＬ００～ＷＬ０３で共通である。
　ワードラインドライバ５１２Ａは、ワードラインＷＬ０１については、ＮＭＯＳトランジスタ７１０Ｒ、７１０Ｗ、ＰＭＯＳトランジスタ７１１Ｒ、７１１Ｗ、及びインバータ７１２を含む。
　また、ワードラインＷＬ０２については、ＮＭＯＳトランジスタ７２０Ｒ、７２０Ｗ、ＰＭＯＳトランジスタ７２１Ｒ、７２１Ｗ、及びインバータ７２２を含む。
　また、ワードラインＷＬ０３については、ＮＭＯＳトランジスタ７３０Ｒ、７３０Ｗ、ＰＭＯＳトランジスタ７３１Ｒ、７３１Ｗ、及びインバータ７３２を含む。
　なお、上述のように、ＮＭＯＳトランジスタ７５０Ｒ、７５０Ｗは、ワードラインＷＬ００～ＷＬ０３で共通である。
　ここで、データを読み出す際に、サブアレイ５１１ＡのワードラインＷＬ００を選択する場合の動作を説明する。この場合は、図５に示す読み出し用のサブアレイ選択データＲ＿ＳＡＳがＨレベルになり、かつ、読み出し用のロウ選択データＲ＿ＲＯＷ００がＨレベルになる。
　読み出し用のサブアレイ選択データＲ＿ＳＡＳがＨレベルになると、ＰＭＯＳトランジスタ７０１Ｒがオフになり、ＮＭＯＳトランジスタ７５０Ｒがオンになる。また、読み出し用のロウ選択データＲ＿ＲＯＷ００がＨレベルになると、ＮＭＯＳトランジスタ７００Ｒがオンになる。
　これにより、ＮＭＯＳトランジスタ７５０Ｒ及び７００Ｒを通じて、インバータ７０２にはＬレベルが入力され、このＬレベルはインバータ７０２で反転されてＨレベルが出力される。これにより、ワードラインＷＬ００がＨレベルになる。
　次に、データを書き込む際に、サブアレイ５１１ＡのワードラインＷＬ００を選択する場合の動作を説明する。この場合は、図５に示す書き込み用のサブアレイ選択データＷ＿ＳＡＳがＨレベルになり、かつ、書き込み用のロウ選択データＷ＿ＲＯＷ００がＨレベルになる。
　書き込み用のサブアレイ選択データＷ＿ＳＡＳがＨレベルになると、ＰＭＯＳトランジスタ７０１Ｗがオフになり、ＮＭＯＳトランジスタ７５０Ｗがオンになる。また、書き込み用のロウ選択データＷ＿ＲＯＷ００がＨレベルになると、ＮＭＯＳトランジスタ７００Ｗがオンになる。
　これにより、ＮＭＯＳトランジスタ７５０Ｗ及び７００Ｗを通じて、インバータ７０２にはＬレベルが入力され、このＬレベルはインバータ７０２で反転されてＨレベルが出力される。これにより、ワードラインＷＬ００がＨレベルになる。
　以上がワードラインＷＬ００を選択する場合の動作であるが、ワードラインドライバ５１２Ａは、ワードラインＷＬ０１、ＷＬ０２、ＷＬ０３についても同一構造の回路を含むため、読み出し時と書き込み時の動作は、ワードラインＷＬ００の場合と同一である。このため、ワードラインＷＬ０１、ＷＬ０２、ＷＬ０３についての動作説明は省略する。
　以上により、ワードラインドライバ５１２Ａは、データを読み出す際に、読み出し用のサブアレイ選択データＲ＿ＳＡＳと、読み出し用のロウ選択データＲ＿ＲＯＷで選択されたワードラインＷＬをＨレベルにすることができる。また、ワードラインドライバ５１２Ａは、データを書き込む際に、書き込み用のサブアレイ選択データＷ＿ＳＡＳと、書き込み用のロウ選択データＷ＿ＲＯＷで選択されたワードラインＷＬをＨレベルにすることができる。
　すなわち、ワードラインドライバ５１２Ａは、読み出し用のサブアレイ選択データＲ＿ＳＡＳ、読み出し用のロウ選択データＲ＿ＲＯＷ、書き込み用のサブアレイ選択データＷ＿ＳＡＳ、書き込み用のロウ選択データＷ＿ＲＯＷに基づいて、データの読み出し又は書き込みを行う際に、任意のワードラインＷＬをＨレベルにすることができる。
　また、上述のように、ワードラインドライバ５１２Ｂの回路は、入力される選択信号のライン番号と、接続されるワードラインのライン番号が異なるだけで、回路構成と動作はワードラインドライバ５１２Ａと同一である。また、各サブブロック５１０（図３Ｂ参照）に設けられるワードラインドライバ５１２Ａ、５１２Ｂの回路は、すべて同一である。このため、ワードラインドライバ５１２Ｂ、他のサブブロック５１０に含まれるワードラインドライバ５１２Ａ、５１２Ｂについての説明は省略する。
　次に、図６を用いて、実施の形態１のＳＲＡＭ５００においてデータの読み出しと書き込みを同時に行う際の動作について説明する。
　図６は、実施の形態１のＳＲＡＭ５００のデータの読み出し動作と書き込み動作を表すタイミングチャートである。
　ここでは、一例として、図６に示すサブアレイ５１１Ａに含まれるビットセル６０１からデータの読み出しを行い、サブアレイ５１１Ｂに含まれるビットセル６０１にデータの書き込みを行う際の動作を説明する。このため、図６（Ａ）に読み出し動作を示し、図６（Ｂ）に書き込み動作を示す。
　また、ここでは、図６に示す読み出し用のロウデコーダ６１１、サブアレイデコーダ６１２、カラムデコーダ６１３には、読み出し命令がすべてのサイクルにおいて入力されており、そのうちのサブアレイ５１１Ａに関する動作について説明することとする。
　同様に、書き込み用のロウデコーダ６２１、サブアレイデコーダ６２２、カラムデコーダ６２３には、書き込み命令がすべてのサイクルにおいて入力されており、そのうちのサブアレイ５１１Ｂに関する動作について説明することとする。
　図６（Ａ）は、読み出し命令の読み出し先を示す入力アドレス（Read Address）、ロウ選択データＲ＿ＲＯＷ００～Ｒ＿ＲＯＷ０３、サブアレイ選択データＲ＿ＳＡＳ０、ワードラインＷＬ００～ＷＬ０３の信号レベル（ＷＬ００～ＷＬ０３）、ビットラインＢＬ００～ＢＬ０３の信号レベル（ＢＬ００～ＢＬ０３）、カラム選択データＲ＿ＣＯＬ００～Ｒ＿ＣＯＬ０３、読み出しデータ（Read Data）を示す。
　ここで、図６（Ａ）に示すすべての信号は、ワードラインドライバ５１２Ａに入力される信号である。実際には、ワードラインドライバ５１２Ａには、書き込み用のデコーダであるロウデコーダ６２１、サブアレイデコーダ６２２、及びカラムデコーダ６２３からロウ選択データＷ＿ＲＯＷ、サブアレイ選択データＷ＿ＳＡＳ、及びカラム選択データＷ＿ＣＯＬが入力される場合もある。しかしながら、ここでは、図６（Ａ）で読み出し動作を示すため、書き込み動作に関する信号は省略する。
　図６（Ｂ）は、書き込み命令の書き込み先を示す入力アドレス（Write Address）、ロウ選択データＷ＿ＲＯＷ１０～Ｗ＿ＲＯＷ１３、サブアレイ選択データＷ＿ＳＡＳ１、ワードラインＷＬ１０～ＷＬ１３の信号レベル（ＷＬ１０～ＷＬ１３）、カラム選択データＷ＿ＣＯＬ１０～Ｗ＿ＣＯＬ１３、ビットラインＢＬ１０～ＢＬ１３の信号レベル（ＢＬ１０～ＢＬ１３）、書き込みデータ（Write Data）を示す。
　ここで、図６（Ｂ）に示すすべての信号は、ワードラインドライバ５１２Ｂに入力される信号である。実際には、ワードラインドライバ５１２Ｂには、読み出し用のデコーダであるロウデコーダ６１１、サブアレイデコーダ６１２、及びカラムデコーダ６１３からロウ選択データＲ＿ＲＯＷ、サブアレイ選択データＲ＿ＳＡＳ、及びカラム選択データＲ＿ＣＯＬが入力される場合もある。しかしながら、ここでは、図６（Ｂ）で書き込み動作を示すため、読み出し動作に関する信号は省略する。
　また、ビットラインＢＬＢ００～ＢＬＢ０３の信号レベルは、ビットラインＢＬ００～ＢＬ０３の信号レベルＢＬ００～ＢＬ０３の逆であるため、図６（Ａ）、（Ｂ）では省略する。
　図６（Ａ）に示す読み出し用のロウ選択データＲ＿ＲＯＷ００～Ｒ＿ＲＯＷ０３は、それぞれ、ワードラインＷＬ００～ＷＬ０３を選択するロウ選択データである。また、図６（Ｂ）に示す読み出し用のロウ選択データＲ＿ＲＯＷ１０～Ｒ＿ＲＯＷ１３は、それぞれ、ワードラインＷＬ１０～ＷＬ１３を選択するロウ選択データである。
　また、図６（Ａ）に示すサブアレイ選択データＲ＿ＳＡＳ０は、読み出しのためにサブアレイ５１１Ａ（Sub Array 0）を選択するサブアレイ選択データであり、図６（Ｂ）に示すサブアレイ選択データＷ＿ＳＡＳ１は、書き込みのためにサブアレイ５１１Ｂ（Sub Array 1）を選択するサブアレイ選択データである。
　また、図６（Ａ）に示す読み出し用のカラム選択データＲ＿ＣＯＬ００～Ｒ＿ＣＯＬ０３は、それぞれ、ビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３の対を選択するカラム選択データである。図６（Ｂ）に示す書き込み用のカラム選択データＷ＿ＣＯＬ１０～Ｗ＿ＣＯＬ１３は、それぞれ、ビットラインＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３の対を選択するカラム選択データである。
　なお、クロックは、図６（Ａ）の一番上に示す通りであり、サイクル１～４を示す。クロックは、図６（Ａ）、（Ｂ）で共通である。
　まず、サイクル１では、図６（Ａ）に示すように、読み出し命令の読み出し先を示す入力アドレス（Read Address）により、ロウ選択データＲ＿ＲＯＷ０３、サブアレイ選択データＲ＿ＳＡＳ０、カラム選択データＲ＿ＣＯＬ０３がＨレベルになる。
　サブアレイ選択データＲ＿ＳＡＳ０がＨレベルになることによってサブアレイ５１１Ａ（図４Ａ参照）が読み出し用に選択される。ロウ選択データＲ＿ＲＯＷ０３がＨレベルになると、ワードラインＷＬ０３の信号レベルがＨになる。カラム選択データＲ＿ＣＯＬ０３がＨレベルになると、ビットラインＢＬ０３、ＢＬＢ０３が選択される。
　これにより、ワードラインＷＬ０３とビットラインＢＬ０３、ＢＬＢ０３との交差部にあるビットセル６０１（図４Ａ参照）のデータが読み出され、読み出しデータＲＤ（Read Data）１が得られる。
　次に、サイクル３では、サブアレイ５１１Ａのビットセル６０１に対してサイクル１と同様の選択が行われることによってデータの読み出しが行われることに加えて、サブアレイ５１１Ｂのビットセル６０１に対してデータの書き込みが行われる。サイクル３でのサブアレイ５１１Ａのビットセル６０１に対するデータの読み出しは、サイクル１での読み出し動作と同一であるため省略し、サブアレイ５１１Ｂのビットセル６０１に対する書き込み動作について説明する。
　図６（Ｂ）に示すように、書き込み命令の書き込み先を示す入力アドレス（Write Address）により、ロウ選択データＷ＿ＲＯＷ１３、サブアレイ選択データＷ＿ＳＡＳ１、カラム選択データＷ＿ＣＯＬ１３がＨレベルになる。
　サブアレイ選択データＷ＿ＳＡＳ１がＨレベルになることによってサブアレイ５１１Ｂ（図４Ａ参照）が書き込み用に選択される。ロウ選択データＷ＿ＲＯＷ１３がＨレベルになると、ワードラインＷＬ１３の信号レベルがＨになる。カラム選択データＷ＿ＣＯＬ１３がＨレベルになると、ビットラインＢＬ１３、ＢＬＢ１３が選択される。
　これにより、ワードラインＷＬ１３とビットラインＢＬ１３、ＢＬＢ１３との交差部にあるビットセル６０１（図４Ａ参照）の記憶ノードＮ１、Ｎ２に書き込みデータＷＤ（Write Data）１が書き込まれる。
　以上のように、サイクル３では、サブアレイ５１１Ａへの読み出しと、サブアレイ５１１Ｂへの書き込みを同時に行うことができる。
　なお、図６（Ａ）には、サブアレイ５１１Ａ内のワードライン０３とビットラインＢＬ０３、ＢＬＢ０３によって特定されるビットセル６０１（図４Ａ参照）からデータを読み出す動作例を示した。このため、ロウ選択データＲ＿ＲＯＷ００、Ｒ＿ＲＯＷ０１、Ｒ＿ＲＯＷ０２の信号レベル、及び、ワードラインＷＬ００、ＷＬ０１、ＷＬ０２の信号レベルは、サイクル１～４を通じてＬレベルである。同様に、カラム選択データＲ＿ＣＯＬ００、Ｒ＿ＣＯＬ０１、Ｒ＿ＣＯＬ０２の信号レベルは、サイクル１～４を通じてＬレベルである。また、ビットラインＢＬ００、ＢＬ０１、ＢＬ０２の信号レベルは、サイクル１～４を通じてＨレベルである。
　また、図６（Ｂ）には、サブアレイ５１１Ｂ内のワードライン１３とビットラインＢＬ１３、ＢＬＢ１３によって特定されるビットセル６０１（図４Ａ参照）にデータを書き込む動作例を示した。このため、ロウ選択データＲ＿ＲＯＷ１０、Ｒ＿ＲＯＷ１１、Ｒ＿ＲＯＷ１２の信号レベル、及び、ワードラインＷＬ１０、ＷＬ１１、ＷＬ１２の信号レベルは、サイクル１～４を通じてＬレベルである。同様に、カラム選択データＲ＿ＣＯＬ１０、Ｒ＿ＣＯＬ１１、Ｒ＿ＣＯＬ１２の信号レベルは、サイクル１～４を通じてＬレベルである。また、ビットラインＢＬ１０、ＢＬ１１、ＢＬ１２の信号レベルは、サイクル１～４を通じてＨレベルである。
　また、図６では、サブアレイ５１１ＡのワードラインＷＬ０３とビットラインＢＬ０３、ＢＬＢ０３の交差部のビットセル６０１と、サブアレイ５１１ＢのワードラインＷＬ１３とビットラインＢＬ１３、ＢＬＢ１３の交差部のビットセル６０１とを選択して読み書きを同時に行う動作例について説明した。
　しかしながら、サブアレイ５１１Ａと５１１Ｂ内でのビットセル６０１の選択は、任意の組み合わせで行うことができるものである。
　また、サブアレイ５１１Ａと５１１Ｂは、同一の構造であるため、サブアレイ５１１Ａに書き込みを行うと同時に、サブアレイ５１１Ｂから読み出しを行うこともできる。この場合は、書き込み用のデコーダであるロウデコーダ６２１、サブアレイデコーダ６２２、及びカラムデコーダ６２３でサブアレイ５１１Ａに対して書き込みを行い、読み出し用のデコーダであるロウデコーダ６１１、サブアレイデコーダ６１２、及びカラムデコーダ６１３でサブアレイ５１１Ｂから読み出しを行えばよい。
　以上のように、実施の形態１によれば、６トランジスタ型のビットセル６０１（図４Ｂ参照）を用いたＳＲＡＭ５００（半導体記憶装置）において、同一のサイクル内で、異なるサブアレイ５１１Ａ、５１１Ｂに対して、読み出しと書き込みを行うことができる。
　このように、同一サイクル内でデータを読み出すメモリセルのアドレスと、データを書き込むメモリセルのアドレスとについて、互いに異なるサブアレイに含まれるメモリセルのアドレスを用いるという制限を設けることにより、実装面積や配線密度の点で有利な６トランジスタ型のシングルポート型のＳＲＡＭ５００において、同一のサイクル内での読み書きを実現することができる。
　従来は、図２に一例として示した８トランジスタ型のビットセルのように、読み出しと書き込みに用いるトランジスタを二対有し、読み出し用と書き込み用のビットラインに接続されるビットセルを含む半導体記憶装置でなければ読み出しと書き込みを同時に行うことはできなかった。
　これに対して、実施の形態１では、６トランジスタ型のビットセルのように、読み出しと書き込みに用いる一対のトランジスタを有するビットセルを含む半導体記憶装置で読み出しと書き込みを同時に行うことができるので、読み書き処理の速度向上と小型化を両立できる。このため、半導体記憶装置の読み書き処理の速度を担保しつつ、小型化（小面積化）、高密度化、大容量化、あるいは省電力化を実現することができる。
　また、ビットセルの小型化により、８トランジスタ型のビットセルのようにトランジスタ数の多いビットセルを含む半導体記憶装置よりもワードラインとビットラインを短くできるため、半導体記憶装置の動作周波数を向上させることが可能となり、読み書き処理の速度を向上させることができる。
　また、従来の８トランジスタ型のビットセルのように、読み出しと書き込みに用いるトランジスタを二対有するビットセルを含む半導体記憶装置では、読み出し用と書き込み用で別々のビットラインを設け、かつ、ワードラインも読み出し用と書き込み用で別々に設ける必要があった。
　これに対して、実施の形態１の半導体記憶装置は、読み出し用と書き込み用とでワードラインを共通化でき、ビットラインも読み出し用と書き込み用とで共通化できるので、半導体記憶装置の小型化、高密度化、大容量化、あるいは省電力化に好適である。
　また、従来の８トランジスタ型のビットセルのよりもトランジスタ数を少なくできるため、ビットライン又はワードラインの配線間隔を狭めなくても小型化を図れるので、配線間隔を狭めることによる配線間の容量増加が生じず、読み書き処理の速度の低下を抑制することができる。
　また、実施の形態１の半導体記憶装置は、グローバルビットラインを用いてメモリ領域を階層化したことによっても、読み書き処理の速度の向上を図ることができる。
　なお、６トランジスタ型のビットセル６０１（図４Ｂ参照）を用いたＳＲＡＭ５００（半導体記憶装置）について説明したが、メモリセルとしてのビットセルに含まれるトランジスタの数は、６個に限定されるものではない。信号の読み出しと書き込みに用いるトランジスタが一対で足り、ビットラインも一対で足りるメモリセルであれば、ビットセル６０１（図４Ｂ参照）の代わりに用いることができ、半導体記憶装置の小型化、高密度化、大容量化、あるいは省電力化を同様に実現することができる。
　また、上記に記載したＳＲＡＭ５００のメモリ領域がサブブロック５１０に分けられ、サブブロック５１０に２つのサブアレイ５１１が含まれる形態について説明した。しかしながら、サブブロック５１０とサブアレイ５１１は、メモリ領域の分割の仕方の一例に過ぎない。実施の形態１の半導体記憶装置は、メモリ領域が２つ以上に分割されていれば、一方の領域に対して読み出しを行い、他方の領域に対して書き込みを行うことができるため、様々な分割の仕方をした半導体記憶装置に適用することができる。
　また、以上では、グローバルビットラインを用いて複数のサブブロック５１０を階層化した半導体記憶装置について説明したが、必ずしもグローバルビットラインでサブブロック同士が接続されている必要はない。
　また、以上では、実施の形態１の半導体記憶装置であるＳＲＡＭ５００をＬＳＩ１０１のＬ１データキャッシュ１１３として用いる形態について説明したが、ＳＲＡＭ５００は、Ｌ１データキャッシュ１１３以外のＬ２キャッシュメモリ等のキャッシュメモリとしても用いることが可能であり、また、キャッシュメモリ以外の種類の記憶装置としても用いることができる。
　また、以上では、実施の形態１の半導体記憶装置であるＳＲＡＭ５００を情報処理装置としてのサーバ１００に適用した形態について説明したが、情報処理装置はサーバに限られず、パーソナルコンピュータ、タブレット型のコンピュータ等の種々の情報処理装置に適用することができる。
　＜実施の形態２＞
　実施の形態２の半導体記憶装置は、１つのビットセルに対してワードラインを２本含み、データの読み出し時は片方のワードラインだけを選択する点が実施の形態１の半導体記憶装置（ＳＲＡＭ５００）と異なる。ワードラインが２本に増えることによってビットセルの接続とワードラインドライバの回路等が実施の形態１とは異なるが、その他は実施の形態１の半導体記憶装置と同一である。このため、同一の要素には同一符号を付し、その説明を省略する。以下、相違点を中心に説明する。
　図７Ａは、実施の形態２のＳＲＡＭ９００の一部分を示す図であり、図７ＢはＳＲＡＭ９００に含まれるビットセルを示す図である。
　図７Ａに示すＳＲＡＭ９００の一部分は、実施の形態１のＳＲＡＭ５００の一つのサブブロック５１０に対応する部分である。
　実施の形態２のＳＲＡＭ９００は、各ビットセルについてワードラインを２本含み、データを書き込むときは２本のワードラインを活性化させ、データを読み出すときは１本のワードラインを活性化させる。
　このような動作を実現するために、実施の形態２のＳＲＡＭ９００は、ワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３に加えて、書き込み用ワードラインＷＷＬ００～ＷＷＬ０３、ＷＷＬ１０～ＷＷＬ１３を含む。また、ワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３を駆動するワードラインドライバ５１２Ａ、５１２Ｂに加えて、書き込み用ワードラインＷＷＬ００～ＷＷＬ０３、ＷＷＬ１０～ＷＷＬ１３を駆動する書き込み用ワードラインドライバ９１２Ａ、９１２Ｂを含む。
　データを読み出すときはワードラインドライバ５１２Ａ、５１２ＢでワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３だけを活性化させて、ビットセルの片方の記憶ノードのデータを読み出す。
　また、データを書き込むときはワードラインドライバ５１２Ａ、５１２ＢでワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３を活性化させるとともに、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂで書き込み用ワードラインＷＷＬ００～ＷＷＬ０３、ＷＷＬ１０～ＷＷＬ１３を活性化させる。
　デコーダ５２０については、ワードラインドライバ５１２Ａ、５１２Ｂと、ロウデコーダ６１１、サブアレイデコーダ６１２、カラムデコーダ６１３、ロウデコーダ６２１、サブアレイデコーダ６２２、及びカラムデコーダ６２３との接続関係は、実施の形態１と同一である。
　しかしながら、ロウデコーダ６２１とサブアレイデコーダ６２２は、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂにも接続されている点が実施の形態１と異なる。
　なお、実施の形態１と同様に、実際には、サブブロック５１０は階層化されているため、ロウデコーダ６２１とサブアレイデコーダ６２２は、すべてのサブブロック５１０のワードラインドライバ５１２Ａ、５１２Ｂと、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂに接続されている。
　また、読み出し時と書き込み時とでワードラインの選択の仕方が実施の形態１と異なることにより、ビットラインの選択の仕方も実施の形態１とは異なる。これは、カラム選択／読み書き回路９１３によって実現される。カラム選択／読み書き回路９１３については後述する。
　ここで、実施の形態２のＳＲＡＭ９００で用いるビットセル９０１について説明する。
　図７Ｂに示すように、ビットセル９０１は、ビットラインＢＬＢに接続されたＮＭＯＳトランジスタ６０５のゲートが書き込み用ワードラインＷＷＬに接続されている点が実施の形態１のビットセル６０１と異なる。
　実施の形態２のＳＲＡＭ９００は、データを読み出す際は、ワードラインＷＬだけをＨレベルにするとともに、ビットラインＢＬのみを選択してビットセル９０１の記憶ノードＮ２のデータを読み出す。
　また、データを書き込む際は、ワードラインＷＬと書き込み用ワードラインＷＷＬをともにＨレベルにするとともに、ビットラインＢＬ、ＢＬＢを選択して、ビットセル９０１の記憶ノードＮ１、Ｎ２にデータを書き込む。
　このように、実施の形態２のＳＲＡＭ９００は、データを読み出す際には、ビットセル９０１のＮＭＯＳトランジスタ６０４だけをオンにする点が実施の形態１のＳＲＡＭ５００と異なる。
　実施の形態２のＳＲＡＭ９００は、データの読み出し時には、ロウデコーダ６１１、サブアレイデコーダ６１２、カラムデコーダ６１３でロウ選択、サブアレイ選択、カラム選択を行う。
　ロウデコーダ６１１は、読み出し命令の入力アドレスに含まれるロウ選択データＲ＿ＲＯＷを用いてロウ選択を行う。ロウ選択データＲ＿ＲＯＷは、ワードラインドライバ５１２Ａ、５１２Ｂに入力され、ワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３のいずれかが選択される。図７Ａには２つのサブアレイ５１１Ａ、５１１Ｂを示すが、実際には多数存在するため、ロウデコーダ６１１によるロウ選択は、すべてのサブアレイの中から行われる。
　サブアレイデコーダ６１２は、読み出し命令の入力アドレスに含まれるサブアレイ選択データＲ＿ＳＡＳ（Ｒｅａｄ　Ｓｕｂ　Ａｒｒａｙ　Ｓｅｌｅｃｔ）を用いてロウ選択を行う。サブアレイ選択データＲ＿ＳＡＳは、ワードラインドライバ５１２Ａ、５１２Ｂに入力され、サブアレイ５１１Ａ又は５１１Ｂが選択される。図７Ａには２つのサブアレイ５１１Ａ、５１１Ｂを示すが、実際には多数存在するため、サブアレイデコーダ６１２によるサブアレイ選択は、すべてのサブアレイの中から行われる。
　カラムデコーダ６１３は、読み出し命令の入力アドレスに含まれるカラム選択データＲ＿ＣＯＬ（Ｒｅａｄ　ＣＯＬｕｍｎ）を用いてカラム選択を行う。カラム選択データＲ＿ＣＯＬは、カラム選択／読み書き回路９１３に入力され、ビットラインＢＬ００～ＢＬ０３、ＢＬ１０～ＢＬ１３のいずれかが選択される。図７Ａには２つのサブアレイ５１１Ａ、５１１Ｂを示すが、実際には多数存在するため、カラムデコーダ６１３によるカラム選択は、すべてのサブアレイの中から行われる。
　ロウデコーダ６２１は、書き込み命令の入力アドレスに含まれるロウ選択データＷ＿ＲＯＷ（Ｗｒｉｔｅ　ＲＯＷ）を用いてロウ選択を行う。ロウ選択データＷ＿ＲＯＷは、ワードラインドライバ５１２Ａ、５１２Ｂと、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂとに入力され、データの書き込み時には、ライン番号（００～０３）が同一のワードラインＷＬと書き込み用ワードラインＷＷＬが対になって選択される。
　図７Ａに示すサブアレイ５１１Ａには、４本のワードラインＷＬ００～ＷＬ０３と４本の書き込み用ワードラインＷＷＬ００～ＷＷＬ０３とがあるため、ＷＬ００～ＷＬ０３とＷＷＬ００～ＷＷＬ０３は、ライン番号（００～０３）が同一のもの同士で対として選択される。なお、これは、サブアレイ５１１Ｂについても同様であり、図７Ａに図示しないその他のサブアレイについても同様である。
　サブアレイデコーダ６２２は、書き込み命令の入力アドレスに含まれるサブアレイ選択データＷ＿ＳＡＳを用いてロウ選択を行う。サブアレイ選択データＷ＿ＳＡＳは、ワードラインドライバ５１２Ａ、５１２Ｂと、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂとに入力され、データの書き込み時に、サブアレイ５１１Ａ又は５１１Ｂが選択される。
　図７Ａには２つのサブアレイ５１１Ａ、５１１Ｂを示すが、実際には多数存在するため、サブアレイデコーダ６２２によるサブアレイの選択は、すべてのサブアレイの中から行われる。
　カラムデコーダ６２３は、書き込み命令の入力アドレスに含まれるカラム選択データＷ＿ＣＯＬを用いてカラム選択を行う。カラム選択データＷ＿ＣＯＬは、カラム選択／読み書き回路９１３に入力され、ビットラインＢＬ００～ＢＬ０３、ＢＬＢ００～ＢＬＢ０３、ＢＬ１０～ＢＬ１３、ＢＬＢ１０～ＢＬＢ１３のうちのいずれかの対が選択される。図７Ａには２つのサブアレイ５１１Ａ、５１１Ｂのみを示すが、実際には多数のサブアレイが存在し、カラムデコーダ６２３によるカラム選択は、すべてのサブアレイの中から行われる。
　次に、カラム選択／読み書き回路９１３について説明する。
　カラム選択／読み書き回路９１３は、ビットラインＢＬ、ＢＬＢの選択、読み出し／書き込みの切り替え、読み出しデータ／書き込みデータの受け渡しを行える回路であればよい。
　ビットラインＢＬ、ＢＬＢの選択は、カラムデコーダ６１３、６２３から伝送されるカラム選択データに基づいて行われる。
　カラム選択／読み書き回路９１３は、データを読み出すために、カラムデコーダ６１３からカラム選択データを受け取ると、ビットラインＢＬを選択する。
　カラム選択／読み書き回路９１３は、データを書き込むために、カラムデコーダ６２３からカラム選択データを受け取ると、ビットラインＢＬとＢＬＢを選択する。
　また、カラム選択／読み書き回路９１３には、読み出したデータを入出力ポート（I/O）５３０（図３Ｂ参照）に伝送するグローバルビットライン５１４が接続されている。グローバルビットライン５１４は、ビットラインＢＬを通じて読み出したデータを出力するラインである。
　また、カラム選択／読み書き回路９１３のうち、ビットラインの選択を行う回路は、カラムデコーダ６１３、６２３から伝送されるカラム選択データに基づいて、サブアレイ５１１Ａ、５１１Ｂに含まれるビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３、ＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３を選択できれば、その形式は問わない。
　また、カラム選択／読み書き回路９１３のうち、読み出しデータ及び書き込みデータの受け渡しを行う回路は、ライトイネーブル信号ＷＥの信号レベルに応じて読み出し処理と書き込み処理を切り替えることができ、入出力ポート５３０（図３Ｂ参照）に接続されたグローバルビットライン５１４との間で、データの受け渡しができる回路であれば、その形式は問わない。
　次に、図１０を用いて、ワードラインドライバ５１２Ａ、５１２Ｂと、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂの回路について説明する。上述のように、ワードラインドライバ５１２Ａ、５１２Ｂは、同一の構造を有するため、ここでは、ワードラインドライバ５１２Ａについて説明を行う。また、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂは、同一の構造を有するため、ここでは、書き込み用ワードラインドライバ９１２Ａについて説明を行う。
　図８Ａは、実施の形態２のＳＲＡＭ９００のワードラインドライバ５１２Ａの回路図であり、図８Ｂは、書き込み用ワードラインドライバ９１２Ａの回路図である。
　図８Ａに示すワードラインドライバ５１２Ａの回路は、実施の形態１のワードラインドライバ５１２Ａ（図５参照）と同一である。
　ワードラインドライバ５１２Ａは、読み出し用のロウ選択データＲ＿ＲＯＷ、読み出し用のサブアレイ選択データＲ＿ＳＡＳ、書き込み用のロウ選択データＷ＿ＲＯＷ、書き込み用のサブアレイ選択データＷ＿ＳＡＳに基づき、ワードラインＷＬ００～ＷＬ０３の選択を行う。
　次に、書き込み用ワードラインドライバ９１２Ａについて説明する。
　図８Ｂに示すように、書き込み用ワードラインドライバ９１２Ａのロウ選択データＷ＿ＲＯＷ００が入力される信号線には、ＮＭＯＳトランジスタ１０００Ｗのゲートが接続されている。ＮＭＯＳトランジスタ１０００Ｗのソースは、ＮＭＯＳトランジスタ１０５０Ｗのドレインに接続されている。
　ここで、ＮＭＯＳトランジスタ１０５０Ｗのゲートには、書き込み用のサブアレイ選択データＷ＿ＳＡＳが入力され、ソースは接地されている。
　また、ＮＭＯＳトランジスタ１０００Ｗのドレインは、インバータ１００２に接続されるとともに、ＰＭＯＳトランジスタ１００１Ｗのドレインに接続されている。ＰＭＯＳトランジスタ１００１Ｗのソースは、所定電圧の電源に接続されている。
　ＰＭＯＳトランジスタ１００１Ｗのゲートには、書き込み用のサブアレイ選択データＷ＿ＳＡＳが入力されるように接続されている。
　なお、インバータ１００２の出力側は、書き込み用ワードラインＷＷＬ００に接続されている。
　書き込み用ワードラインドライバ９１２Ａは、書き込み用ワードラインＷＷＬ０１、ＷＷＬ０２、ＷＷＬ０３についても、書き込み用ワードラインＷＷＬ００と同一の回路を含んでいる。なお、ＮＭＯＳトランジスタ１０５０Ｗは、書き込み用ワードラインＷＷＬ００～ＷＷＬ０３で共通である。
　書き込み用ワードラインドライバ９１２Ａは、書き込み用ワードラインＷＷＬ０１については、ＮＭＯＳトランジスタ１０１０Ｗ、ＰＭＯＳトランジスタ１０１１Ｗ、及びインバータ１０１２を含む。
　また、書き込み用ワードラインＷＷＬ０２については、ＮＭＯＳトランジスタ１０２０Ｗ、ＰＭＯＳトランジスタ１０２１Ｗ、及びインバータ１０２２を含む。
　また、書き込み用ワードラインＷＷＬ０３については、ＮＭＯＳトランジスタ１０３０Ｗ、ＰＭＯＳトランジスタ１０３１Ｗ、及びインバータ１０３２を含む。
　なお、上述のように、ＮＭＯＳトランジスタ１０５０Ｗは、書き込み用ワードラインＷＷＬ００～ＷＷＬ０３で共通である。
　ここで、データを書き込む際に、サブアレイ５１１Ａの書き込み用ワードラインＷＷＬ００を選択する場合の動作を説明する。この場合は、図８Ｂに示す書き込み用のサブアレイ選択データＷ＿ＳＡＳがＨレベルになり、かつ、書き込み用のロウ選択データＷ＿ＲＯＷ００がＨレベルになる。
　書き込み用のサブアレイ選択データＷ＿ＳＡＳがＨレベルになると、ＰＭＯＳトランジスタ１００１Ｗがオフになり、ＮＭＯＳトランジスタ１０５０Ｗがオンになる。また、書き込み用のロウ選択データＷ＿ＲＯＷ００がＨレベルになると、ＮＭＯＳトランジスタ１０００Ｗがオンになる。
　これにより、ＮＭＯＳトランジスタ１０５０Ｗ及び１０００Ｗを通じて、インバータ１００２の入力はＬレベルになり、このＬレベルはインバータ１００２で反転されてＨレベルが出力される。これにより、書き込み用ワードラインＷＷＬ００がＨレベルになる。
　また、書き込み用のロウ選択データＷ＿ＲＯＷ００がＨレベルになると、図８Ａに示すワードラインＷＬ００もＨレベルになる。このため、書き込み用のロウ選択データＷ＿ＲＯＷ００がＨレベルになると、ライン番号の等しいワードラインＷＬ００と書き込み用ワードラインＷＷＬ００がともにＨレベルになることになる。
　なお、ここでは、書き込み用ワードラインＷＷＬ００を選択する場合の動作について説明したが、書き込み用ワードラインドライバ９１２Ａは、書き込み用ワードラインＷＷＬ０１、ＷＷＬ０２、ＷＷＬ０３についても同一構造の回路を含むため、書き込み時の動作は、書き込み用ワードラインＷＷＬ００の場合と同一である。
　このため、書き込み用のロウ選択データＷ＿ＲＯＷ０１～Ｗ＿ＲＯＷ０３の各々がＨレベルになると、ライン番号の等しいワードラインＷＬ０１～ＷＬ０３と書き込み用ワードラインＷＷＬ００～ＷＷＬ０３とが対としてそれぞれＨレベルになることになる。
　なお、ワードラインドライバ５１２Ｂと書き込み用ワードラインドライバ９１２Ｂは、それぞれ、入力される選択信号のライン番号と、接続されるワードラインのライン番号が異なるだけで、回路構成と動作はワードラインドライバ５１２Ａと書き込み用ワードラインドライバ９１２Ａと同一である。また、各サブブロック５１０（図３Ｂ参照）に設けられるワードラインドライバ５１２Ａ、５１２Ｂの回路は、すべて同一である。
　次に、図９を用いて、実施の形態２のＳＲＡＭ９００においてデータの読み出しと書き込みを同時に行う際の動作について説明する。
　図９は、実施の形態２のＳＲＡＭ９００のデータの読み出し動作と書き込み動作を表すタイミングチャートである。
　ここでは、一例として、図９に示すサブアレイ５１１Ａに含まれるビットセル６０１からデータの読み出しを行い、サブアレイ５１１Ｂに含まれるビットセル６０１にデータの書き込みを行う際の動作を説明する。このため、図９（Ａ）に読み出し動作を示し、図９（Ｂ）に書き込み動作を示す。
　なお、ここでは、読み出し用のロウデコーダ６１１、サブアレイデコーダ６１２、カラムデコーダ６１３には、読み出し命令がすべてのサイクルにおいて入力されており、そのうちのサブアレイ５１１Ａに関する動作について説明することとする。
　同様に、書き込み用のロウデコーダ６２１、サブアレイデコーダ６２２、カラムデコーダ６２３には、書き込み命令がすべてのサイクルにおいて入力されており、そのうちのサブアレイ５１１Ｂに関する動作について説明することとする。
　図９（Ａ）は、読み出し命令の入力アドレス（Read Address）、ロウ選択データＲ＿ＲＯＷ００～Ｒ＿ＲＯＷ０３、サブアレイ選択データＲ＿ＳＡＳ０、ワードラインＷＬ００～ＷＬ０３の信号レベル（ＷＬ００～ＷＬ０３）、ビットラインＢＬ００～ＢＬ０３の信号レベル（ＢＬ００～ＢＬ０３）、カラム選択データＲ＿ＣＯＬ００～Ｒ＿ＣＯＬ０３、読み出しデータ（Read Data）を示す。
　図９（Ｂ）は、書き込み命令の入力アドレス（Write Address）、ロウ選択データＷ＿ＲＯＷ１０～Ｗ＿ＲＯＷ１３、サブアレイ選択データＷ＿ＳＡＳ１、ワードラインＷＬ１０～ＷＬ１３の信号レベル（ＷＬ１０～ＷＬ１３）、書き込み用ワードラインＷＷＬ１０～ＷＷＬ１３の信号レベル（ＷＷＬ１０～ＷＷＬ１３）、カラム選択データＷ＿ＣＯＬ１０～Ｗ＿ＣＯＬ１３、ビットラインＢＬ１０～ＢＬ１３の信号レベル（ＢＬ１０～ＢＬ１３）、書き込みデータ（Write Data）を示す。
　なお、ワードラインドライバ５１２Ａ、５１２Ｂ、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂを用いて、サブアレイ５１１Ａ、５１１Ｂのいずれに対してもデータの読み出し又は書き込みを行うことができる。しかしながら、ここでは、サブアレイ５１１Ａからデータの読み出しを行い、サブアレイ５１１Ｂにデータを書き込む場合について説明するため、動作説明に直接関係のない信号は省略する。
　図９（Ａ）に示すように、読み出しの動作は、片方のワードラインＷＬと片方のビットラインＢＬだけを用いて行われるが、タイミングチャートは、実施の形態１で図６（Ａ）に示した動作と同一であり、サイクル１とサイクル３で読み出しデータRD1、RD3が得られる。読み出しの際は、図７Ｂに示すように、ワードラインＷＬに接続されたＮＭＯＳトランジスタ６０４だけがオンにされ、ビットラインＢＬを介して記憶ノードＮ２のデータが読み出される。
　次に、図９（Ｂ）を用いて、サイクル３でサブアレイ５１１Ｂのビットセルに対してデータの書き込みを行う際の動作について説明する。
　図９（Ｂ）に示すように、サイクル３において、書き込み命令の入力アドレス（Write Address）により、ロウ選択データＷ＿ＲＯＷ１３、サブアレイ選択データＷ＿ＳＡＳ１、カラム選択データＷ＿ＣＯＬ１３がＨレベルにされる。
　サブアレイ選択データＷ＿ＳＡＳ１がＨレベルになることによってサブアレイ５１１Ｂ（図７Ａ参照）が書き込み用に選択される。ロウ選択データＷ＿ＲＯＷ１３がＨレベルになると、ワードラインＷＬ１３と書き込み用ワードラインＷＷＬ１３の信号レベルがともにＨになる。カラム選択データＷ＿ＣＯＬ１３がＨレベルになると、ビットラインＢＬ１３、ＢＬＢ１３が選択される。
　これにより、ワードラインＷＬ１３及び書き込み用ワードラインＷＷＬ１３と、ビットラインＢＬ１３、ＢＬＢ１３との交差部にあるビットセル６０１（図７Ａ参照）の記憶ノードＮ１、Ｎ２に書き込みデータ（Write Data）が書き込まれる。
　このように、サイクル３では、サブアレイ５１１Ａからのデータの読み出しと、サブアレイ５１１Ｂへのデータの書き込みを同時に行うことができる。
　なお、図９では、サブアレイ５１１ＡのワードラインＷＬ０３とビットラインＢＬ０３、ＢＬＢ０３の交差部のビットセル６０１と、サブアレイ５１１ＢのワードラインＷＬ１３及び書き込み用ワードラインＷＷＬ１３と、ビットラインＢＬ１３、ＢＬＢ１３との交差部のビットセル６０１とを選択して読み書きを同時に行う動作例について説明した。しかしながら、サブアレイ５１１Ａと５１１Ｂ内でのビットセル６０１の選択は、任意の組み合わせで行うことができるものであり、また、サブアレイ５１１Ａに書き込みを行うと同時に、サブアレイ５１１Ｂから読み出しを行うこともできる。
　以上のように、実施の形態２によれば、６トランジスタ型のビットセル（図７Ｂ参照）を用いたＳＲＡＭ９００（半導体記憶装置）において、同一のサイクル内で、異なるサブアレイ５１１Ａ、５１１Ｂに対して、読み出しと書き込みを行うことができる。
　このように、同一サイクル内でデータを読み出すメモリセルのアドレスと、データを書き込むメモリセルのアドレスとについて、互いに異なるサブアレイに含まれるメモリセルのアドレスを用いるという制限を設けることにより、実装面積や配線密度の点で有利な６トランジスタ型のシングルポート型のＳＲＡＭ９００において、同一のサイクル内での読み書きを実現することができる。
　また、読み出し時には、ビットセル９０１の片方のポート（ここでは、ＮＭＯＳトランジスタ６０４）だけをオンにするだけでよいので、読み出し時におけるＳＲＡＭ９００の電力消費を抑制することができる。
　従来は、図２に一例として示した８トランジスタ型のビットセルのように、読み出しと書き込みに用いるトランジスタを二対有し、読み出し用と書き込み用のビットラインに接続されるビットセルを含む半導体記憶装置でなければ読み出しと書き込みを同時に行うことはできなかった。
　これに対して、実施の形態２では、６トランジスタ型のビットセルのように、読み出しと書き込みに用いる一対のトランジスタを有するビットセルを含む半導体記憶装置で読み出しと書き込みを同時に行うことができるので、読み書き処理の速度向上と小型化を両立できる。このため、半導体記憶装置の読み書き処理の速度を担保しつつ、小型化（小面積化）、高密度化、大容量化、あるいは省電力化を実現することができる。
　また、実施の形態２の半導体記憶装置は、ワードラインＷＬに加えて書き込み用ワードラインＷＷＬを含むが、従来の８トランジスタ型の半導体記憶装置（図２参照）は、ビットラインが二対（４本）必要なので、トランジスタの数だけでなく、ビットラインの数も少なくて済む。
　このため、半導体記憶装置の小型化を実施の形態１の半導体記憶装置と略同一のレベルで達成することができる。
　このため、読み書き処理の速度の向上、半導体記憶装置の小型化、高密度化、大容量化、あるいは省電力化を図ることができる。
　また、実施の形態２の半導体記憶装置は、各サブアレイ５１１に対してワードラインドライバを２つ含むが、書き込み用ワードラインドライバ９１２Ａ、９１２Ｂは、ワードラインドライバ５１２Ａ、５１２Ｂに比べて簡易な回路で実現できる。このため、実施の形態１の半導体記憶装置に比べて、スペース的にもコスト的にも最小限の追加で実現が可能である。
　なお、以上では、６トランジスタ型のビットセル９０１（図７Ｂ参照）を用いたＳＲＡＭ９００（半導体記憶装置）について説明したが、メモリセルとしてのビットセルに含まれるトランジスタの数は、６個に限定されるものではない。信号の読み出しと書き込みに用いるトランジスタが一対で足り、ビットラインも一対で足りるメモリセルであれば、ビットセル９０１（図７Ｂ参照）の代わりに用いることができ、半導体記憶装置の小型化、高密度化、大容量化、あるいは省電力化を同様に実現することができる。
　＜実施の形態３＞
　実施の形態３の半導体記憶装置は、１つのビットセルに対してワードラインを２本含む点は実施の形態２と同一であるが、どちらのワードラインを選択することによってもデータを読み出せる点が実施の形態２の半導体記憶装置と異なる。
　実施の形態３の半導体記憶装置は、読み出しと書き込みを異なるサブアレイで同時にできることに加えて、互いに異なるサブアレイに含まれるビットセルから同時にデータの読み出しを行うことができる。
　図１０Ａは、実施の形態３のＳＲＡＭ１２００の一部分を示す図であり、図１０ＢはＳＲＡＭ１２００に含まれるビットセルを示す図である。
　図１０Ａに示すＳＲＡＭ１２００の一部分は、実施の形態１のＳＲＡＭ５００の一つのサブブロック５１０に対応する部分である。
　図１０Ａに示すように、実施の形態３のＳＲＡＭ１２００のサブアレイ５１１Ａは、各ビットセルにワードラインが２本ずつ配線されている。ワードラインＷＬＡ（Ｗｏｒｄ　Ｌｉｎｅ　ｐｏｒｔ　Ａ）００～ＷＬＡ０３は、実施の形態２のワードラインＷＬ００～ＷＬ０３に対応する。また、ワードラインＷＬＢ（Ｗｏｒｄ　Ｌｉｎｅ　ｐｏｒｔ　Ｂ）００～ＷＬＢ０３は、実施の形態２の書き込み用ワードラインＷＷＬＷＷＬ００～ＷＷＬ０３に対応する。
　同様に、サブアレイ５１１Ｂは、各ビットセルにワードラインが２本ずつ配線されている。ワードラインＷＬＡ１０～ＷＬＡ１３は、実施の形態２のワードラインＷＬ１０～ＷＬ１３に対応する。また、ワードラインＷＬＢ１０～ＷＬＢ１３は、実施の形態２の書き込み用ワードラインＷＷＬ１０～ＷＷＬ１３に対応する。
　実施の形態３のＳＲＡＭ１２００は、ロウ選択、サブアレイ選択、及びカラム選択を行うデコーダがＡポートとＢポートに分かれている。Ａポートは、実施の形態２における読み出し用のデコーダ（図９の６１１、６１２、６１３参照）に相当する。Ｂポートは、実施の形態２における書き込み用のデコーダ（図９の６２１、６２２、６２３参照）に相当する。
　デコーダ１５２０のうちのＡポートは、ロウデコーダ１６１１、サブアレイデコーダ１６１２、及びカラムデコーダ１６１３を含み、読み出し用のデコーダとして用いられる。また、デコーダ１５２０のうちのＢポートは、ロウデコーダ１６２１、サブアレイデコーダ１６２２、及びカラムデコーダ１６２３を含み、読み出しと書き込みの両用のデコーダとして用いられる。
　なお、ロウデコーダ１６１１、サブアレイデコーダ１６１２、カラムデコーダ１６１３、ロウデコーダ１６２１、サブアレイデコーダ１６２２、及びカラムデコーダ１６２３は、一つのＳＲＡＭに対して、一つずつ配設される。
　Ａポートのロウデコーダ１６１１とサブアレイデコーダ１６１２は、信号線を介して、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂに接続されている。実際には、サブブロック５１０（図３Ｂ参照）は階層化されているため、ロウデコーダ１６１１とサブアレイデコーダ１６１２は、すべてのサブブロック５１０のＡポートワードラインドライバ１５１２Ａ、１５１２Ｂに接続されている。
　Ａポートのカラムデコーダ１６１３は、信号線Ａ＿ＣＯＬ（ｐｏｒｔ　Ａ　ＣＯＬｕｍｎ）を介して、カラム選択／読み書き回路１５１３に接続されている。実際には、サブブロック５１０（図３Ｂ参照）は階層化されているため、カラムデコーダ１６１３は、すべてのサブブロック５１０のカラム選択／読み書き回路１５１３に接続されている。
　Ｂポートのロウデコーダ１６２１は、信号線Ｂ＿ＲＯＷを介し、サブアレイデコーダ１６２２は、信号線Ｂ＿ＳＡＳを介して、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂにそれぞれ接続されるとともに、Ｂポートワードラインドライバ１９１２Ａ、１９１２Ｂにそれぞれ接続されている。実施の形態１と同様に、実際には、サブブロック５１０は階層化されているため、ロウデコーダ１６２１とサブアレイデコーダ１６２２は、すべてのサブブロック５１０のＡポートワードラインドライバ１５１２Ａ、１５１２Ｂと、Ｂポートワードラインドライバ１９１２Ａ、１９１２Ｂに接続されている。
　Ｂポートのカラムデコーダ１６２３は、信号線Ｂ＿ＣＯＬ（ｐｏｒｔ　Ｂ　ＣＯＬｕｍｎ）を介して、カラム選択／読み書き回路１５１３に接続されている。実際には、サブブロック５１０（図３Ｂ参照）は階層化されているため、カラムデコーダ１６２３は、すべてのサブブロック５１０のカラム選択／読み書き回路１５１３に接続されている。
　ここで、実施の形態３のＳＲＡＭ１２００で用いるビットセル１２０１について説明する。
　図１０Ｂに示すように、１つのビットセル１２０１に対して２本のワードラインＷＬＡとワードラインＷＬＢが配線されている。ＮＭＯＳトランジスタ６０４のゲートは、ワードラインＷＬＡに接続され、ＮＭＯＳトランジスタ６０５のゲートは、ワードラインＷＬＢに接続されている。
　また、図１０Ｂに示すように、１つのビットセル１２０１に対して一対のビットラインＢＬＡ、ＢＬＢが接続されており、ビットラインＢＬＡ、ＢＬＢの選択は、カラム選択／読み書き回路１５１３によって行われる。
　このように、ワードラインとビットラインの名称が異なるが、２本のワードラインＷＬＡ、ＷＬＢ、一対のビットラインＢＬＡ、ＢＬＢ、及びＮＭＯＳトランジスタ６０４、６０５の接続関係は、実施の形態２のビットセル９０１と同一である。また、インバータ６０２、６０３の接続関係も実施の形態２のビットセル９０１と同一である。
　実施の形態３のＳＲＡＭ１２００は、Ａポートのロウデコーダ１６１１、サブアレイデコーダ１６１２、及びカラムデコーダ１６１３で選択したビットセル１２０１からデータを読み出す際は、ワードラインＷＬＡだけをＨレベルにして、ビットラインＢＬＡを通じて記憶ノードＮ２のデータを読み出す。
　また、Ｂポートのロウデコーダ１６２１、サブアレイデコーダ１６２２、及びカラムデコーダ１６２３で選択したビットセル１２０１からデータを読み出す際は、ワードラインＷＬＢだけをＨレベルにして、ビットラインＢＬＢを通じて記憶ノードＮ１のデータを読み出す。
　また、データを書き込む際は、Ｂポートのサブアレイデコーダ１６２２、及びカラムデコーダ１６２３でビットセル１２０１を選択し、ワードラインＷＬＡ、ＷＬＢをともにＨレベルにして、ビットラインＢＬＡ、ＢＬＢを通じて記憶ノードＮ１、Ｎ２にデータを書き込む。
　次に、実施の形態３のＳＲＡＭ１２００で用いるカラム選択／読み書き回路１５１３について説明する。
　カラム選択／読み書き回路１５１３は、ビットラインＢＬＡ、ＢＬＢの選択、読み出し／書き込みの切り替え、読み出しデータ／書き込みデータの受け渡しを行える回路であればよいが、読み出し用のグローバルビットライン１５１４を２本有する点が実施の形態２と異なる。
　ビットラインＢＬＡ、ＢＬＢの選択は、カラムデコーダ１６１３、１６２３から伝送されるカラム選択データに基づいて行われる。
　カラム選択／読み書き回路１５１３は、データを読み出すために、Ａポートのカラムデコーダ１６１３からカラム選択データを受け取ると、ビットラインＢＬＡを選択する。
　カラム選択／読み書き回路１５１３は、データを読み出すために、Ｂポートのカラムデコーダ１６２３からカラム選択データを受け取ると、ビットラインＢＬＢを選択する。
　カラム選択／読み書き回路１５１３は、データを書き込むために、Ｂポートのカラムデコーダ１６２３からカラム選択データを受け取ると、ビットラインＢＬＡとＢＬＢを選択する。
　なお、カラム選択／読み書き回路１５１３に接続される２本のグローバルビットライン１５１４のうちの一方は、ビットラインＢＬＡを通じて読み出したデータを出力するＡポート用のラインである。他方は、ビットラインＢＬＢを通じて読み出したデータを出力するＢポート用のラインである。
　また、カラム選択／読み書き回路１５１３のうち、ビットラインの選択を行う回路は、カラムデコーダ１６１３、１６２３から伝送されるカラム選択データに基づいて、２つのサブアレイ５１１Ａ、５１１Ｂにそれぞれ四対含まれるビットラインＢＬＡ００、ＢＬＢ００～ＢＬＡ０３、ＢＬＢ０３、ＢＬＡ１０、ＢＬＢ１０～ＢＬＡ１３、ＢＬＢ１３を選択できれば、その形式は問わない。
　また、カラム選択／読み書き回路１５１３のうち、読み出しデータ及び書き込みデータの受け渡しを行う回路は、読み出し命令又は書き込み命令に含まれるライトイネーブル信号ＷＥの信号レベルに応じて読み出し処理と書き込み処理を切り替えることができ、入出力ポート５３０（図３Ｂ参照）に接続されたグローバルビットライン１５１４との間で、データの受け渡しができる回路であれば、その形式は問わない。
　次に、ロウデコーダ１６１１、１６２１によるロウ選択、サブアレイデコーダ１６１２、１６２２によるサブアレイ選択、カラムデコーダ１６１３、１６２３によるカラム選択について説明する。
　ロウデコーダ１６１１は、読み出し命令の入力アドレス（A-Port Address）に含まれるロウ選択データＡ＿ＲＯＷを用いてロウ選択を行う。ロウ選択データＡ＿ＲＯＷは、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂに入力される。なお、図１０Ａに図示しないその他のサブアレイについても同様であり、ロウ選択データＡ＿ＲＯＷは、図示しないサブアレイのＡポートワードラインドライバ１５１２Ａ、１５１２Ｂにも入力される。
　サブアレイデコーダ１６１２は、読み出し命令の入力アドレス（A-Port Address）に含まれるサブアレイ選択データＡ＿ＳＡＳを用いてロウ選択を行う。サブアレイ選択データＡ＿ＳＡＳは、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂに入力される。なお、図１０Ａに図示しないその他のサブアレイについても同様であり、サブアレイ選択データＡ＿ＳＡＳは、図示しないサブアレイのＡポートワードラインドライバ１５１２Ａ、１５１２Ｂに入力される。
　カラムデコーダ１６１３は、読み出し命令の入力アドレス（A-Port Address）に含まれるカラム選択データＡ＿ＣＯＬを用いてカラム選択を行う。カラム選択データＡ＿ＣＯＬは、カラム選択／読み書き回路１５１３に入力される。なお、図１０Ａに図示しないその他のサブブロック５１０についても同様である。
　ロウデコーダ１６２１は、読み出し命令又は書き込み命令の入力アドレス（B-Port Address）に含まれるロウ選択データＢ＿ＲＯＷを用いてロウ選択を行う。ロウ選択データＢ＿ＲＯＷは、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂと、Ｂポートワードラインドライバ１９１２Ａ、１９１２Ｂとに入力される。なお、図１０Ａに図示しないその他のサブアレイについても同様である。
　サブアレイデコーダ１６２２は、読み出し命令又は書き込み命令の入力アドレス（B-Port Address）に含まれるサブアレイ選択データＢ＿ＳＡＳを用いてロウ選択を行う。サブアレイ選択データＢ＿ＳＡＳは、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂと、Ｂポートワードラインドライバ１９１２Ａ、１９１２Ｂとに入力される。なお、図１０Ａに図示しないその他のサブアレイについても同様である。
　カラムデコーダ１６２３は、読み出し命令又は書き込み命令の入力アドレス（B-Port Address）に含まれるカラム選択データＢ＿ＣＯＬを用いてカラム選択を行う。カラム選択データＢ＿ＣＯＬは、カラム選択／読み書き回路１５１３に入力される。なお、図１０Ａに図示しないその他のサブブロック５１０についても同様である。
　次に、図１３を用いて、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂと、Ｂポートワードラインドライバ１９１２Ａ、１９１２Ｂの回路について説明する。上述のように、Ａポートワードラインドライバ１５１２Ａ、１５１２Ｂは、同一の構造を有するため、ここでは、Ａポートワードラインドライバ１５１２Ａについて説明を行う。また、Ｂポートワードラインドライバ１９１２Ａ、１９１２Ｂは、同一の構造を有するため、ここでは、Ｂポートワードラインドライバ１９１２Ａについて説明を行う。
　図１１Ａは、実施の形態３のＳＲＡＭ１２００のＡポートワードラインドライバ１５１２Ａの回路図であり、図１１Ｂは、Ｂポートワードラインドライバ１９１２Ａの回路図である。
　図１１Ａに示すＡポートワードラインドライバ１５１２Ａは、入出力信号の符号が異なるだけで、回路自体は実施の形態１のワードラインドライバ５１２Ａ（図５参照）と同一であるため、各素子には同一符号を付し、動作説明を省略する。
　Ａポートワードラインドライバ１５１２Ａは、読み出し用のロウ選択データＡ＿ＲＯＷ００～Ａ＿ＲＯＷ０３、読み出し用のサブアレイ選択データＡ＿ＳＡＳ、読み出し用又は書き込み用のロウ選択データＢ＿ＲＯＷ００～Ｂ＿ＲＯＷ０３、読み出し用又は書き込み用のサブアレイ選択データＢ＿ＳＡＳに基づき、ワードラインＷＬＡ００～ＷＬＡ０３の選択を行う。
　Ａポートワードラインドライバ１５１２ＡによってワードラインＷＬＡ００～ＷＬＡ０３が選択されるのは、ビットセル１２０１の記憶ノードＮ２（図１０Ｂ参照）のデータを読み出す場合と、データを書き込む場合である。データを書き込む場合は、Ｂポートワードラインドライバ１９１２Ａとともに同一のライン番号のワードラインＷＬＢ００～ＷＬＢ０３が選択される。
　次に、Ｂポートワードラインドライバ１９１２Ａについて説明する。
　図１１Ｂに示すＢポートワードラインドライバ１９１２Ａは、入出力信号の符号が異なるだけで、回路自体は実施の形態２の書き込み用ワードラインドライバ９１２Ａ（図８Ｂ参照）と同一であるため、各素子には同一符号を付し、動作説明を省略する。
　Ｂポートワードラインドライバ１９１２Ａは、読み出し用又は書き込み用のロウ選択データＢ＿ＲＯＷ００～Ｂ＿ＲＯＷ０３、読み出し用又は書き込み用のサブアレイ選択データＢ＿ＳＡＳに基づき、ワードラインＷＬＢ００～ＷＬＢ０３の選択を行う。
　Ｂポートワードラインドライバ１９１２ＡによってワードラインＷＬＢ００～ＷＬＢ０３が選択されるのは、ビットセル１２０１の記憶ノードＮ１（図１０Ｂ参照）のデータを読み出す場合と、データを書き込む場合である。データを書き込む場合は、Ａポートワードラインドライバ１５１２Ａとともに同一のライン番号のワードラインＷＬＡ００～ＷＬＡ０３が選択される。
　なお、Ａポートワードラインドライバ１５１２Ｂ、Ｂポートワードラインドライバ１９１２Ｂは、入力される選択信号のライン番号と、接続されるワードラインのライン番号が異なるだけで、回路構成と動作はＡポートワードラインドライバ１５１２Ａ、Ｂポートワードラインドライバ１９１２Ａと同一である。
　次に、図１２を用いて、実施の形態３のＳＲＡＭ１２００においてデータの読み出しと書き込みを同時に行う際の動作について説明する。
　図１２は、実施の形態３のＳＲＡＭ１２００のデータの読み出し動作と書き込み動作を表すタイミングチャートである。
　ここでは、一例として、サイクル１で図１２に示すサブアレイ５１１Ａ、５１１Ｂにそれぞれ含まれるビットセル６０１から同時にデータの読み出しを行い、サイクル３でサブアレイ５１１Ａに含まれるビットセル６０１からデータを読み出すとともに、サブアレイ５１１Ｂに含まれるビットセル６０１にデータの書き込みを行う際の動作を説明する。
　図１２（Ａ）は、Ａポートの入力アドレス（A Address）、ロウ選択データＡ＿ＲＯＷ００～Ａ＿ＲＯＷ０３、サブアレイ選択データＡ＿ＳＡＳ０、ワードラインＷＬＡ００～ＷＬＡ０３の信号レベル（ＷＬＡ００～ＷＬＡ０３）、ビットラインＢＬＡ００～ＢＬＡ０３の信号レベル（ＢＬＡ００～ＢＬＡ０３）、カラム選択データＡ＿ＣＯＬ００～Ａ＿ＣＯＬ０３、データ（A Data）を示す。
　図１２（Ｂ）は、Ｂポートの入力アドレス（B Address）、ロウ選択データＢ＿ＲＯＷ１０～Ｂ＿ＲＯＷ１３、サブアレイ選択データＢ＿ＳＡＳ１、ワードラインＷＬＡ１０～ＷＬＡ１３の信号レベル（ＷＬＡ１０～ＷＬＡ１３）、ワードラインＷＬＢ１０～ＷＬＢ１３の信号レベル（ＷＬＢ１０～ＷＬＢ１３）、カラム選択データＢ＿ＣＯＬ１０～Ｂ＿ＣＯＬ１３、ビットラインＢＬＡ１０～ＢＬＡ１３の信号レベル（ＢＬＡ１０～ＢＬＡ１３）、ＷＥ信号、データ（B Data）を示す。
　なお、Ａポートは、読み出し用のポートであるため、図１２（Ａ）のタイミングチャートには、書き込み制御信号であるＷＥ信号を示さない。また、図１２（Ａ）、（Ｂ）では、動作説明に直接関係のない信号は省略する。
　図１２（Ａ）のサイクル１とサイクル３に示す読み出しの動作は、片方のワードラインと片方のビットラインだけを用いて行われるが、タイミングチャートは、実施の形態１で図６（Ａ）に示した動作と同一である。すなわち、Ａポートワードラインドライバ１５１２Ａによって選択されたワードラインＷＬＡ０３と、カラム選択／読み書き回路１５１３によって選択されたビットラインＢＬＡ０３、ＢＬＢ０３との交差部のビットセル１２０１からサイクル１、サイクル３で読み出しデータRDA1、RDA3が得られる。
　次に、図１２（Ｂ）を用いて、サイクル１でサブアレイ５１１Ｂのビットセルからデータを読み出し、サイクル３でサブアレイ５１１Ｂのビットセルに対してデータの書き込みを行う際の動作について説明する。
　図１２（Ｂ）のサイクル１では、ロウ選択データＢ＿ＲＯＷ１３、サブアレイ選択データＢ＿ＳＡＳ１、カラム選択データＢ＿ＣＯＬ１３がＨレベルにされ、ＷＥ信号がＬレベルにされる。
　これにより、サブアレイ５１１Ｂが選択され、Ｂポートワードラインドライバ１９１２ＢによってワードラインＷＬＢ１３がＨレベルになり、カラム選択／読み書き回路１５１３によってビットラインＢＬＢ１３が選択される。
　この結果、ワードラインＷＬＢ１３とビットラインＢＬＢ１３の交差部にあるＮＭＯＳトランジスタ６０５がオンになり、記憶ノードＮ１のデータ（RDB1）がカラム選択／読み書き回路１５１３によってビットラインＢＬＢ１３を通じて読み出される。
　また、図１２（Ｂ）のサイクル３では、ロウ選択データＢ＿ＲＯＷ１３、サブアレイ選択データＢ＿ＳＡＳ１、カラム選択データＢ＿ＣＯＬ１３がＨレベルにされ、ＷＥ信号がＨレベルにされる。
　これにより、サブアレイ５１１Ｂが選択され、Ａポートワードラインドライバ１５１２ＢによってワードラインＷＬＡ１３が選択され、Ｂポートワードラインドライバ１９１２ＢによってワードラインＷＬＢ１３が選択され、カラム選択／読み書き回路１５１３によってビットラインＢＬＡ１３、ＢＬＢ１３が選択される。
　この結果、ワードラインＷＬＡ１３、ＷＬＢ１３と、ビットラインＢＬＡ１３、ＢＬＢ１３の交差部にあるビットセル１２０１が選択され、記憶ノードＮ１、Ｎ２にデータ（WDB3）がカラム選択／読み書き回路１５１３によってビットラインＢＬＡ１３、ＢＬＢ１３を通じて書き込まれる。
　以上のように、実施の形態３の半導体記憶装置であるＳＲＡＭ１２００によれば、読み出しと書き込みを異なるサブアレイで同時にできることに加えて、互いに異なるサブアレイに含まれるビットセルから同時にデータの読み出しを行うことができる。
　すなわち、６トランジスタのビットセルを用いつつ、１つのビットセルに対するワードラインを２本有することにより、異なるサブアレイでの読み出しと書き込みを同時に可能にするとともに、記憶ノードＮ１、Ｎ２のどちらからでもデータを読み出すことのできる半導体記憶装置を提供することができる。
　このように、同一サイクル内でデータを読み出すメモリセルのアドレスと、データを書き込むメモリセルのアドレスとについて、互いに異なるサブアレイに含まれるメモリセルのアドレスを用いるという制限を設けることにより、実装面積や配線密度の点で有利な６トランジスタ型のシングルポート型のＳＲＡＭ５００において、同一のサイクル内での読み書きを実現することができる。また、１つのビットセルに対するワードラインを２本有し、２本のワードラインのうちのどちらか一方を選択すれば、選択したワードラインからデータを読み出すことができる。このため、記憶ノードＮ１、Ｎ２のどちらからでもデータを読み出すことができる。
　なお、以上では、６トランジスタ型のビットセル１２０１（図１０Ｂ参照）を用いたＳＲＡＭ１２００（半導体記憶装置）について説明したが、メモリセルとしてのビットセルに含まれるトランジスタの数は、６個に限定されるものではない。信号の読み出しと書き込みに用いるトランジスタが一対で足り、ビットラインも一対で足りるメモリセルであれば、ビットセル１２０１（図１０Ｂ参照）の代わりに用いることができ、半導体記憶装置の小型化（小面積化）、高密度化、大容量化、あるいは省電力化を同様に実現することができる。
　以上、本発明の例示的な実施の形態の半導体記憶装置及び半導体記憶装置の制御方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
　１００　サーバ
　１０１　ＬＳＩ
　１０２　主記憶装置
　１０３　補助記憶装置
　１１１　プロセッサコア
　１１２　Ｌ１インストラクションキャッシュ
　１１３　Ｌ１データキャッシュ
　１１４　Ｌ２キャッシュ
　１１５　メモリコントローラ
　５００、５００Ａ、５００Ｂ、５００Ｘ、９００、１２００　ＳＲＡＭ
　５１０　サブブロック
　５１１、５１１Ａ、５１１Ｂ　サブアレイ
　５１２、５１２Ａ、５１２Ｂ　ワードラインドライバ
　５１３　カラム選択／読み書き回路
　５１４　グローバルビットライン
　５１５Ａ、５１５Ｂ　切替回路
　５２０　デコーダ
　５３０　入出力ポート
　５４０　タイマ
　６０１、９０１　ビットセル
　６０２、６０３　インバータ
　６０４、６０５　ＮＭＯＳトランジスタ
　６１１　ロウデコーダ
　６１２　サブアレイデコーダ
　６１３　カラムデコーダ
　６２１　ロウデコーダ
　６２２　サブアレイデコーダ
　６２３　カラムデコーダ
　ＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３　ワードライン
　ＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３、ＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３　ビットライン
　７００Ｒ、７００Ｗ、７２０Ｒ、７２０Ｗ、７３０Ｒ、７３０Ｗ、７５０Ｒ、１０００Ｗ、１０５０Ｗ、１０２０Ｗ　ＮＭＯＳトランジスタ
　７０２、７１２、７２２、７３２、１００２、１０１２、１０２２、１０３２　インバータ
　７０１Ｗ、７０１Ｒ、７１１Ｗ、７１１Ｒ、７２１Ｒ、７２１Ｗ、７３１Ｒ、７３１Ｗ、１００１Ｗ、１０１１Ｗ、１０２１Ｗ、１０３１Ｗ　ＰＭＯＳトランジスタ
　１６１１、１６２１　ロウデコーダ
　１６１２、１６２２　サブアレイデコーダ
　１６１３、１６２３　カラムデコーダ
　１５１２Ａ、１５１２Ｂ　Ａポートワードラインドライバ
　１９１２Ａ、１９１２Ｂ　Ｂポートワードラインドライバ

Claims (5)

  1. 　データを保持するメモリセルをそれぞれ有する複数のメモリブロックと、
    　第１のアドレスをデコードし、前記複数のメモリブロックのうち第１のメモリブロックに含まれる第１のメモリセルを特定する第１デコーダと、
    　第２のアドレスをデコードし、前記複数のメモリブロックのうち前記第１のメモリブロックとは異なる第２のメモリブロックに含まれる第２のメモリセルを特定する第２デコーダと、
    　前記第１のデコーダが特定した前記第１のメモリセルが保持するデータの読み出しと、前記第２のデコーダが特定した前記第２のメモリセルに対するデータの書き込みとを同時に実行する読み書き制御部を有することを特徴とする半導体記憶装置。
  2. 　前記半導体記憶装置において、
    　前記メモリセルは、
    　第１のインバータと、
    　前記第１のインバータの出力端子に接続された入力端子と、前記第１のインバータの入力端子に接続された出力端子を有する第２のインバータと、
    　ワード線に制御端子が接続されるとともに、前記第１のインバータの入力端子に第１の入出力端子が接続されるとともに、第１のビット線に第２の入出力端子が接続される第１のトランジスタと、
    　前記ワード線に制御端子が接続されるとともに、前記第１のインバータの出力端子に第１の入出力端子が接続されるとともに、第２のビット線に第２の入出力端子が接続される第２のトランジスタとを有し、
    　前記半導体記憶装置はさらに、
    　前記第１デコーダによる前記第１のアドレスのデコード結果に基づいて、前記第１のメモリブロックに含まれる第１のメモリセルのワード線を駆動する第１のワード線駆動部と、
    　前記第２デコーダによる前記第２のアドレスのデコード結果に基づいて、前記第２のメモリブロックに含まれる第２のメモリセルのワード線を駆動する第２のワード線駆動部とを有することを特徴とする請求項１記載の半導体記憶装置。
  3. 　前記半導体記憶装置において、
    　前記メモリセルは、
    　第１のインバータと、
    　前記第１のインバータの出力端子に接続された入力端子と、前記第１のインバータの入力端子に接続された出力端子を有する第２のインバータと、
    　第１のワード線に制御端子が接続されるとともに、前記第１のインバータの入力端子に第１の入出力端子が接続されるとともに、第１のビット線に第２の入出力端子が接続される第１のトランジスタと、
    　第２のワード線に制御端子が接続されるとともに、前記第１のインバータの出力端子に第１の入出力端子が接続されるとともに、第２のビット線に第２の入出力端子が接続される第２のトランジスタとを有し、
    　前記半導体記憶装置はさらに、
    　前記第１デコーダによる前記第１のアドレスのデコード結果に基づいて、前記第１のメモリブロックに含まれる第１のメモリセルの第１のワード線を、前記第１のメモリセルが保持するデータの読み出し時及び前記第１のメモリセルに対するデータの書き込み時に駆動する第１のワード線駆動部と、
    　前記第１デコーダによる前記第１のアドレスのデコード結果に基づいて、前記第１のメモリブロックに含まれる第１のメモリセルの第２のワード線を、前記第１のメモリセルに対するデータの書き込み時に駆動する第２のワード線駆動部と、
    　前記第２デコーダによる前記第２のアドレスのデコード結果に基づいて、前記第２のメモリブロックに含まれる第２のメモリセルの第１のワード線を、前記第２のメモリセルが保持するデータの読み出し時及び前記第２のメモリセルに対するデータの書き込み時に駆動する第３のワード線駆動部と、
    　前記第２デコーダによる前記第２のアドレスのデコード結果に基づいて、前記第２のメモリブロックに含まれる第２のメモリセルの第２のワード線を、前記第２のメモリセルに対するデータの書き込み時に駆動する第４のワード線駆動部とを有し、
    　前記読み書き制御部は、前記第１のデコーダが特定した前記第１のメモリセルが保持するデータの読み出し又は前記第１のメモリセルに対するデータの書き込みと、前記第２のデコーダが特定した前記第２のメモリセルが保持するデータの読み出し又は前記第２のメモリセルに対するデータの書き込みとを同時に実行することを特徴とする請求項１記載の半導体記憶装置。
  4. 　前記半導体記憶装置において、
    　前記前記第１アドレス及び前記第２アドレスは、カラムアドレスとロウアドレスとメモリブロック特定アドレスをそれぞれ含み、
    　前記第１デコーダ及び前記第２デコーダは、それぞれ、
    　前記第１アドレス及び前記第２アドレスが含むロウアドレスをデコードし、前記第１又は第２のメモリブロックに含まれるメモリセルが有するワードラインを選択するワードラインデコーダと、
    　前記第１アドレス及び前記第２アドレスが含むカラムアドレスをデコードし、前記第１又は第２のメモリブロックに含まれるメモリセルが有するビットラインを選択するカラムデコーダと、
    　前記第１アドレス及び前記第２アドレスが含むメモリブロック特定アドレスをデコードし、前記第１又は第２のメモリブロックを選択するメモリブロックデコーダとを有することを特徴とする請求項１記載の半導体記憶装置。
  5. 　データを保持するメモリセルをそれぞれ有する複数のメモリブロックを有する半導体記憶装置の制御方法において、
    　前記半導体記憶装置が有する第１デコーダが、第１のアドレスをデコードし、前記複数のメモリブロックのうち第１のメモリブロックに含まれる第１のメモリセルを特定するステップと、
    　前記半導体記憶装置が有する第２デコーダが、第２のアドレスをデコードし、前記複数のメモリブロックのうち前記第１のメモリブロックとは異なる第２のメモリブロックに含まれる第２のメモリセルを特定するステップと、
    　前記半導体記憶装置が有する読み書き制御部が、前記第１のデコーダが特定した前記第１のメモリセルが保持するデータの読み出しと、前記第２のデコーダが特定した前記第２のメモリセルに対するデータの書き込みとを同時に実行するステップを有することを特徴とする半導体記憶装置の制御方法。
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