JP6115059B2 - 半導体記憶装置、及び、情報処理装置 - Google Patents

Description

本発明は、半導体記憶装置、及び、情報処理装置に関する。

従来より、読出しポートと、書込みポートと、複数のメモリセルをアレイ状に配列したメモリセルアレイと読出し／書込み制御回路とを備えたマルチポートメモリがある。このマルチポートメモリは、書込みイネーブル信号とチップイネーブル信号の両方が有効なとき、書込みポートのメモリセル選択用サブワード線を活性化するサブワード制御手段を含む（例えば、特許文献１参照）。

特開平０７−２９６５８５号公報

ところで、従来のマルチポートメモリをシングルポートのメモリとして動作させると、データを読み出す際にも一対のワードラインの両方を活性化させるため、シングルポート動作用に作製されたシングルポートメモリで読み出し動作を行う場合に比べて、消費電力が増大するという課題がある。

そこで、消費電力の低減を図った半導体記憶装置を提供することを目的とする。

本発明の実施の形態の半導体記憶装置は、複数の擬似マルチポートセルを含む複数のメモリブロックと、前記メモリブロックに含まれる前記擬似マルチポートセルを特定するアドレスをデコードして出力するアドレスデコーダと、前記アドレスデコーダから出力されるアドレスに含まれるロウアドレスに基づき、前記メモリブロックに含まれる前記擬似マルチポートセルのワードラインを選択するワードライン選択信号を出力する第１ワードラインドライバと、前記第１ワードラインドライバから出力されるワードライン選択信号を前記メモリブロックに含まれる前記擬似マルチポートセルの一対のワードラインのうちの一方に出力する出力部と、前記ワードライン選択信号と、前記擬似マルチポートセルへの書き込み又は読み出しを選択する読み書き選択信号との否定論理和を前記一対のワードラインのうちの他方に出力する否定論理和演算部とを有し、当該擬似マルチポートセルへのデータの書き込み時に前記一対のワードラインをともに活性化し、データの読み出し時に前記一方のワードラインのみを活性化する第２ワードラインドライバと、前記アドレスに含まれる、前記メモリブロックを指定するブロックアドレスに基づき、前記メモリブロックを選択するメモリブロック選択信号を出力するブロック選択部と、前記メモリブロックに含まれる前記擬似マルチポートセルへのデータの書き込みの可否を表すライトイネーブル信号と、前記ブロック選択部から出力される前記メモリブロック選択信号との論理積を演算する論理積演算部を有し、前記擬似マルチポートセルへのデータの書き込み時にＬレベルの前記読み書き選択信号を出力し、データの読み出し時にＨレベルの前記読み書き選択信号を出力する制御部とを含む。

消費電力の低減を図った半導体記憶装置、及び、情報処理装置を提供することができる。

ＳＲＡＭに用いられるシングルポート型のビットセルの構造を概略的に示す図である。 図１のビットセルの構造を詳細に示す図である。 １０トランジスタ型のマルチポートビットセルを示す図である。 擬似マルチポート型のビットセル３０を示す図である。 比較例の擬似マルチポート型のビットセル３０を含むＳＲＡＭ４０を示す図である。 比較例の擬似マルチポート型のビットセル３０を含むＳＲＡＭ５０を示す図である。 比較例のＳＲＡＭ５０の動作を示すタイミングチャートである。 比較例のＳＲＡＭ６０を示す図である。 比較例のＳＲＡＭ６０の動作を示すタイミングチャートである。 実施の形態の半導体記憶装置を含む情報処理装置を示す図である。 実施の形態のＳＲＡＭ１００を示す図である。 実施の形態のＳＲＡＭ１００を示す図（その１）である。 実施の形態のＳＲＡＭ１００を示す図（その２）である。 実施の形態のＳＲＡＭ１００を示す図（その３）である。

以下、本発明の半導体記憶装置、及び、情報処理装置を適用した実施の形態について説明する。

ここでは、実施の形態の半導体記憶装置について説明する前に、比較例の半導体記憶装置とその問題点について説明する。

＜比較例＞
図１は、ＳＲＡＭ（Static Random Access Memory）に用いられるシングルポート型のビットセルの構造を概略的に示す図であり、図２は図１のビットセルの構造を詳細に示す図である。

図１に示すように、ビットセル１０は、一対の否定回路であるインバータ１１、１２と一対のＮＭＯＳ（N-type Metal Oxide Semiconductor：Ｎ型金属酸化膜半導体）トランジスタ１３、１４を含む。

インバータ１１、１２は、ループを形成するように接続されている。ＮＭＯＳトランジスタ１３、１４のゲートは、ともにワードラインＷＬ（Ｗｏｒｄ Ｌｉｎｅ）に接続されており、ＮＭＯＳトランジスタ１３のドレインは正極性のビットラインＢＬに接続され、ＮＭＯＳトランジスタ１４のドレインは負極性のビットラインＢＬＢ（ＢＬバー）に接続されている。

また、ＮＭＯＳトランジスタ１３、１４のソースは、ループ状に接続されるインバータ１１、１２の接続部Ｎ１、Ｎ２に接続されている。

図２に示すように、インバータ１１は、ＰＭＯＳ（P-type Metal Oxide Semiconductor：Ｐ型金属酸化膜半導体）トランジスタ１１ＡとＮＭＯＳトランジスタ１１Ｂとを有するＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）型のインバータである。同様に、インバータ１２は、ＰＭＯＳトランジスタ１２ＡとＮＭＯＳトランジスタ１２Ｂとを有するＣＭＯＳ型のインバータである。すなわち、図１、図２に示すビットセルは、６つのＭＯＳトランジスタを含む。

ＭＯＳトランジスタ１１Ａ、１１Ｂの入出力端子と、ＭＯＳトランジスタ１２Ａ、１２Ｂの入出力端子とは、交差して接続されており、ビットセル１０は、インバータ１１、１２を含むラッチ回路として実現される。

ＭＯＳトランジスタ１１Ａ、１１Ｂのドレイン同士の接続部Ｎ１は、図１に示す接続部Ｎ１に相当し、記憶ノードＮ１として機能する。また、ＭＯＳトランジスタ１２Ａ、１２Ｂのドレイン同士の接続部Ｎ２は図１に示す接続部Ｎ２に相当し、記憶ノードＮ２として機能する。

記憶ノードＮ１、Ｎ２に、"１"、"０"又は"０"、"１"の相補データを保持させ、ワードラインＷＬと一対のビットラインＢＬ、ＢＬＢでビットセル１０を選択することにより、記憶ノードＮ１、Ｎ２のデータの読み出し、及び書き込みを行う。

データの読み出す際は、一対のビットラインＢＬ、ＢＬＢをＨ（High）レベルにして、ワードラインＷＬを駆動すると、ビットラインＢＬ、ＢＬＢのいずれか一方が記憶ノードＮ１又はＮ２によりＬ（Low）レベルにされ、読み出しデータとして出力される。

一方、データを書き込む際は、一対のビットラインＢＬ、ＢＬＢのいずれか一方をＨレベル、他方をＬレベルにした状態で、ワードラインＷＬを駆動し、記憶ノードＮ１、Ｎ２に書き込みを行う。

図１、図２に示すような６トランジスタ型のビットセル１０は、１つのビットセル１０においてデータの読み出しと書き込みを同時に行うことはできず、読み出しと書き込みは異なるサイクルで行われる。

図３は、１０トランジスタ型のマルチポートビットセルを示す図である。図３に示すマルチポートビットセル２０は、２つのインバータ１１、１２と、トランジスタ１３、１４、２１、２２、２３、２４を含む。

２つのインバータ自体は、図１に示したシングルポート型のビットセル１０に含まれるインバータ１１、１２と同一であり、それぞれが２つのトランジスタを含むため（図２参照）、ここでは同一符号を用い、その説明を省略する。

図３に示すマルチポート型のビットセル２０は、ワードラインが３本あり、書き込み用ワードラインＷＷＬ（Ｗｒｉｔｅ Ｗｏｒｄ Ｌｉｎｅ）Ａ、ＷＷＬＢと、読み出し用ワードラインＲＷＬ（Ｒｅａｄ Ｗｏｒｄ Ｌｉｎｅ）とを含む。また、ビットラインは二対あり、正極性の書き込み用ビットラインＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）、負極性の書き込み用ビットラインＷＢＬＢ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ Ｂａｒ）、及び正極性の読み出し用ビットラインＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）、負極性の読み出し用ビットラインＲＢＬＢ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ Ｂａｒ）を含む。

読み出し用ワードラインＲＷＬには、ＮＭＯＳトランジスタ１３、１４のゲートがそれぞれ接続されている。ＮＭＯＳトランジスタ１３のドレインは読み出し用ビットラインＲＢＬに接続され、ソースは記憶ノードＮ２に接続されている。また、ＮＭＯＳトランジスタ１４のドレインは読み出し用ビットラインＲＢＬＢに接続され、ソースは記憶ノードＮ１に接続されている。

書き込み用ワードラインＷＷＬＡには、ＮＭＯＳトランジスタ２１のゲートが接続されている。ＮＭＯＳトランジスタ２１のドレインは書き込み用ビットラインＷＢＬに接続され、ソースはＮＭＯＳトランジスタ２２のドレインに接続されている。また、ＮＭＯＳトランジスタ２２のドレインはＮＭＯＳトランジスタ２１のソースに接続され、ソースは接地され、ゲートは記憶ノードＮ２に接続されている。

書き込み用ワードラインＷＷＬＢには、ＮＭＯＳトランジスタ２３のゲートが接続されている。ＮＭＯＳトランジスタ２３のドレインは書き込み用ビットラインＷＢＬＢに接続され、ソースはＮＭＯＳトランジスタ２４のドレインに接続されている。

また、ＮＭＯＳトランジスタ２４のドレインはＮＭＯＳトランジスタ２３のソースに接続され、ソースは接地され、ゲートは記憶ノードＮ１に接続されている。

データを読み出す際は、読み出し用ワードラインＲＷＬと、読み出し用ビットラインＲＢＬ、ＲＢＬＢとでビットセル２０を選択する。

データを書き込む際は、書き込み用ワードラインＷＷＬＡ、ＷＷＬＢと、書き込み用ビットラインＷＢＬ、ＷＢＬＢとでビットセル２０を選択する。

ビットセル２０は、読み出しに用いるトランジスタ１３、１４と、書き込みに用いるトランジスタ２１、２２、２３、２４を含み、読み出しと書き込みで別々のワードライン及びビットラインを用いるため、同時に読み書きを行うことができる。

図４は、擬似マルチポート型のビットセル３０を示す図である。

図４に示すように、ビットセル３０は、ビットラインＢＬに接続されたＮＭＯＳトランジスタ１３のゲートがワードラインＷＬＡ＿Ｌに接続され、ビットラインＢＬＢに接続されたＮＭＯＳトランジスタ１４のゲートがワードラインＷＬＢ＿Ｌに接続されている。その他の構成は、図１に示すビットセル１０と同様である。

ビットセル３０では、データを読み出す際は、一対のワードラインＷＬＡ＿Ｌ、ＷＬＢ＿ＬをともにＨレベルにするとともに、一対のビットラインＢＬ、ＢＬＢを選択してビットセル３０の記憶ノードＮ１、Ｎ２のデータを読み出す。

また、データを書き込む際は、ワードラインＷＬＡ＿Ｌ、ＷＬＢ＿ＬをともにＨレベルにするとともに、ビットラインＢＬ、ＢＬＢを選択して、ビットセル３０の記憶ノードＮ１、Ｎ２にデータを書き込む。

このように、擬似マルチポート型のビットセル３０は、記憶ノードＮ１、Ｎ２で保持されている２つのデータを同時に読み出すことができるとともに、記憶ノードＮ１、Ｎ２にデータを書き込むことができる。擬似マルチポート型のビットセル３０は、所謂２リード・１ライト（２Ｒ１Ｗ）型のＳＲＡＭを構築することができる。

次に、図５を用いて、比較例の擬似マルチポート型のビットセル３０を含むＳＲＡＭ４０について説明する。

図５は、比較例の擬似マルチポート型のビットセル３０を含むＳＲＡＭ４０を示す図である。

ＳＲＡＭ４０は、主な構成要素として、サブアレイ４１、４２、ワードラインドライバ４３、及びファイナルワードラインドライバ４４を含む。

サブアレイ（sub array）４１、４２は、複数の擬似マルチポート型のビットセル３０を含む。図５には、説明の便宜上、サブアレイ４１の内部にワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌを１本ずつ示し、サブアレイ４２の内部にワードラインＷＬＡ＿Ｒ、ＷＬＢ＿Ｒを１本ずつ示す。

サブアレイ４１の内部に示すワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌは、図４に示すワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌに対応する。ワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌの添え字"＿Ｌ"は、図５において、サブアレイ４１がファイナルワードラインドライバ４４の左側に位置することを示す。

また、サブアレイ４２の内部に示すワードラインＷＬＡ＿Ｒ、ＷＬＢ＿Ｒは、図４に示すワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌと同様の一対のワードラインである。図５では、サブアレイ４２がファイナルワードラインドライバ４４の右側に位置するため、添え字"＿Ｒ"を付す。

このように、図５には、サブアレイ４１の内部にワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌを１本ずつ示し、サブアレイ４２の内部にワードラインＷＬＡ＿Ｒ、ＷＬＢ＿Ｒを１本ずつ示す。

しかしながら、実際には、サブアレイ４１の内部には、ワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌの対が複数あり、擬似マルチポート型のビットセル３０が行方向（図５中の縦方向）に複数配列される。同様に、サブアレイ４２の内部には、ワードラインＷＬＡ＿Ｒ、ＷＬＢ＿Ｒの対が複数あり、擬似マルチポート型のビットセル３０が行方向（図５中の縦方向）に複数配列される。

また、図５では図示を省くが、サブアレイ４１、４２の内部には、複数対のビットラインが配列され、複数のマルチポート型のビットセル３０が接続されている。また、図５では、ビットラインを駆動するドライバ等を省略する。

以上のようにして、サブアレイ４１、４２の内部には、それぞれ、複数の擬似マルチポート型のビットセル３０がマトリクス状に配列される。

ワードラインドライバ４３は、サブアレイ４１の隣に配設される。ワードラインドライバ４３は、ＮＡＮＤ演算部４３Ａ、４３Ｂを含む。ＮＡＮＤ演算部４３Ａには、ワードライン選択信号ＷＬＡと、イネーブル信号ＥＮＡ＿Ａが入力される。ＮＡＮＤ演算部４３Ｂには、ワードライン選択信号ＷＬＢと、イネーブル信号ＥＮＡ＿Ｂが入力される。

図５には、Ａワードライン（ＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ）とＢワードライン（ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒ）との対を一つ示すが、上述のように、実際には、マトリクス状に配列されるビットセル３０に対応して、Ａワードライン（ＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ）とＢワードライン（ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒ）の対は、複数対配列される。

このため、ＮＡＮＤ演算部４３Ａ、４３Ｂは、実際には、複数対のＡワードライン（ＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ）とＢワードライン（ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒ）に対応して、複数配設される。

ワードライン選択信号ＷＬＡは、複数本あるワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒのうちの特定のワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒを選択するための選択信号である。イネーブル信号ＥＮＡ＿Ａは、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒを活性化することを有効な状態にする信号である。

ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒは、ＮＡＮＤ演算部４３Ａに入力されるワードライン選択信号ＷＬＡとイネーブル信号ＥＮＡ＿ＡがともにＨレベルのときに、活性化されてＨレベルになる。

ワードライン選択信号ＷＬＢは、複数本あるワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒのうちの特定のワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒを選択するための選択信号である。イネーブル信号ＥＮＡ＿Ｂは、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒを活性化することを有効な状態にする信号である。

ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒは、ＮＡＮＤ演算部４３Ｂに入力されるワードライン選択信号ＷＬＢとイネーブル信号ＥＮＡ＿ＢがともにＨレベルのときに、活性化されてＨレベルになる。

ファイナルワードラインドライバ４４は、サブアレイ４１と４２の間に配設される。ファイナルワードラインドライバ４４は、インバータ４４ＡＬ、４４ＡＲ、４４ＢＬ、４４ＢＲを含む。

インバータ４４ＡＬ及び４４ＡＲの入力端子は、ワードラインドライバ４３のＮＡＮＤ演算部４３Ａの出力端子に接続される。インバータ４４ＡＬの出力端子は、サブアレイ４１のワードラインＷＬＡ＿Ｌに接続され、インバータ４４ＡＲの出力端子は、サブアレイ４２のワードラインＷＬＡ＿Ｒに接続される。

インバータ４４ＡＬ及び４４ＡＲは、ＮＡＮＤ演算部４３Ａから出力される選択信号ＸＷＬＡを反転して、それぞれ、ワードラインＷＬＡ＿Ｌ及びＷＬＡ＿Ｒに出力する。選択信号ＸＷＬＡは、ワードライン選択信号ＷＬＡを反転させた信号である。

このため、イネーブル信号ＥＮＡ＿ＡがＨレベルのときには、選択信号ＷＬＡと、インバータ４４ＡＬ、４４ＡＲの出力は等しくなる。すなわち、ワードラインＷＬＡ＿Ｌ及びＷＬＡ＿Ｒには、選択信号ＷＬＡと信号レベルの等しい信号が出力される。

インバータ４４ＢＬ及び４４ＢＲの入力端子は、ワードラインドライバ４３のＮＡＮＤ演算部４３Ｂの出力端子に接続される。インバータ４４ＢＬの出力端子は、サブアレイ４１のワードラインＷＬＢ＿Ｌに接続され、インバータ４４ＢＲの出力端子は、サブアレイ４２のワードラインＷＬＢ＿Ｒに接続される。

インバータ４４ＢＬ及び４４ＢＲは、ＮＡＮＤ演算部４３Ｂから出力される選択信号ＸＷＬＢを反転して、それぞれ、ワードラインＷＬＢ＿Ｌ及びＷＬＢ＿Ｒに出力する。選択信号ＸＷＬＢは、ワードライン選択信号ＷＬＢを反転させた信号である。

このため、イネーブル信号ＥＮＡ＿ＢがＨレベルのときには、選択信号ＷＬＢと、インバータ４４ＢＬ、４４ＢＲの出力は等しくなる。すなわち、ワードラインＷＬＢ＿Ｌ及びＷＬＢ＿Ｒには、選択信号ＷＬＢと信号レベルの等しい信号が出力される。

以上のように、サブアレイ４１に含まれる擬似マルチポート型のビットセル３０（図４参照）をマルチポートとして動作させてデータを読み出す場合とデータを書き込む場合には、ワードラインドライバ４３で２本のワードラインＷＬＡ＿Ｌ及びＷＬＢ＿Ｌを個別に制御する必要がある。

同様に、サブアレイ４２に含まれる擬似マルチポート型のビットセル３０（図４参照）をマルチポートとして動作させてデータを読み出す場合とデータを書き込む場合には、ワードラインドライバ４３で２本のワードラインＷＬＡ＿Ｒ及びＷＬＢ＿Ｒを個別に制御する必要がある。

このように、サブアレイ４１、４２に含まれる擬似マルチポート型のビットセル３０（図４参照）をマルチポートとして動作させてデータを読み出す場合とデータを書き込む場合には、Ａワードライン（ＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ）とＢワードライン（ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒ）を個別に制御する必要がある。

次に、図６を用いて、擬似マルチポート型のビットセル３０（図４参照）をシングルポートのビットセルとして動作させるＳＲＡＭ５０について説明する。

図６は、比較例の擬似マルチポート型のビットセル３０を含むＳＲＡＭ５０を示す図である。

ＳＲＡＭ５０は、主な構成要素として、サブアレイ５１、５２、ワードラインドライバ５３、及びファイナルワードラインドライバ５４を含む。

サブアレイ（sub array）５１、５２は、図５に示すＳＲＡＭ４０のサブアレイ４１、４２と同様に、マトリクス状に配列される複数の擬似マルチポート型のビットセル３０（図４参照）を含むが、各擬似マルチポート型のビットセル３０がシングルポートのビットセルとして動作される点が異なる。

なお、図６では図示を省くが、サブアレイ５１、５２の内部には、複数対のビットラインが配列され、複数のマルチポート型のビットセル３０が接続されている。また、図６では、ビットラインを駆動するドライバ等を省略する。

ここで、シングルポートのビットセルとしての動作とは、一対のワードラインのうちの一方のみを用いてデータの読み出しを行うことをいう。例えば、マルチポートのビットセルをシングルポートのビットセルとしても用いることができれば、１つのＬＳＩ（Large Scale Integrated circuit：半導体集積回路）の中に作製したマルチポートのビットセルの一部をシングルポートのビットセルとして動作させることができる。

このようなことができれば、ＬＳＩで作製するメモリ等の低コスト化が図れるとともに、マルチポートセルのビットセルとして動作するビットセルと、シングルポートのビットセルとして動作するビットセルとの製造上のばらつきを相殺することができ、動作特性を向上させることができる。

このため、ここでは、擬似マルチポート型のビットセル３０をシングルポートのビットセルとして動作することについて検討する。

各擬似マルチポート型のビットセル３０をシングルポートのビットセルとして動作させるため、サブアレイ５１、５２は、Ａワードライン（ＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ）とＢワードライン（ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒ）が共通の制御信号で活性化される。

ワードラインドライバ５３は、サブアレイ５１の隣に配設され、ＮＡＮＤ演算部５３Ａを含む。ＮＡＮＤ演算部５３Ａには、ワードライン選択信号ＷＬＡと、イネーブル信号ＥＮＡ＿Ａが入力される。ワードライン選択信号ＷＬＡと、イネーブル信号ＥＮＡ＿Ａは、図５に示すＳＲＡＭ４０のワードライン選択信号ＷＬＡと、イネーブル信号ＥＮＡ＿Ａと同様の制御信号である。

図６には、ＡワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒを１本ずつ示すが、実際には、マトリクス状に配列されるビットセル３０に対応して、ＡワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒは複数ずつ配列される。このため、ＮＡＮＤ演算部５３Ａは、実際には、各ＡワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒに対応して、複数配設される。

ＮＡＮＤ演算部５３Ａの出力端子は、サブアレイ５１、５２の間に配設されるファイナルワードラインドライバ５４のインバータ５４ＡＬ、５４ＡＲ、５４ＢＬ、５４ＢＲの入力端子に接続される。

ファイナルワードラインドライバ５４は、インバータ５４ＡＬ、５４ＡＲ、５４ＢＬ、５４ＢＲを含む。インバータ５４ＡＬ、５４ＡＲ、５４ＢＬ、５４ＢＲの入力端子は、ワードラインドライバ５３のＮＡＮＤ演算部５３Ａの出力端子に接続されている。

このため、インバータ５４ＡＬ、５４ＡＲ、５４ＢＬ、５４ＢＲには、ワードラインドライバ５３のＮＡＮＤ演算部５３Ａから、共通の制御信号として、選択信号ＸＷＬＡが入力される。これは、ＳＲＡＭ５０に含まれる各擬似マルチポート型のビットセル３０（図４参照）をシングルポートのビットセルとして動作させるためである。

図６に示すＳＲＡＭ５０では、各擬似マルチポート型のビットセル３０がシングルポートのメモリとして駆動されるため、Ａワードライン（ＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ）とＢワードライン（ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒ）に入力される駆動信号は図７に示すような動作波形になる。

図７は、比較例のＳＲＡＭ５０の動作を示すタイミングチャートである。図７では、Ａワードライン（ＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ）をＷＬＡ＿Ｌ／Ｒと示し、Ｂワードライン（ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒ）をＷＬＢ＿Ｌ／Ｒと示す。

Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）とＢワードライン（ＷＬＢ＿Ｌ／Ｒ）に入力される駆動信号は、ワードラインドライバ５３のＮＡＮＤ演算部５３Ａが出力する選択信号ＸＷＬＡがインバータ５４ＡＬ、５４ＡＲ、５４ＢＬ、５４ＢＲで反転された信号である。

すなわち、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）とＢワードライン（ＷＬＢ＿Ｌ／Ｒ）に入力される駆動信号は、図７に示すように、ＮＡＮＤ演算部５３Ａに入力されるイネーブル信号ＥＮＡ＿ＡがＨレベルの状態で、ワードライン選択信号ＷＬＡのＨレベル／Ｌレベルを反映した信号になる。

ここで、ＳＲＡＭ５０にデータを書き込むとき（ＷＲＩＴＥ動作時）は、図４に示すビットセルの記憶ノードＮ１、Ｎ２の両方にデータを書き込む必要がある。

このため、データを書き込むとき（ＷＲＩＴＥ動作時）は、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）とＢワードライン（ＷＬＢ＿Ｌ／Ｒ）をともに活性化する必要がある。

一方、ＳＲＡＭ５０からデータを読み出すとき（ＲＥＡＤ動作時）は、図４に示すビットセル３０の記憶ノードＮ１、Ｎ２のいずれか一方からデータを読み出すことができれば足り、記憶ノードＮ１、Ｎ２の両方からデータを読み出す必要はない。記憶ノードＮ１、Ｎ２のいずれか一方のデータを読み出せば、ビットセル３０に保持されたデータを把握することができるからである。

このため、データを読み出すとき（ＲＥＡＤ動作時）は、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）とＢワードライン（ＷＬＢ＿Ｌ／Ｒ）のいずれか一方を活性化すれば十分である。従って、例えば、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）を活性化してＳＲＡＭ５０からデータを読み出す場合は、Ｂワードライン（ＷＬＢ＿Ｌ／Ｒ）を活性化する必要はない。

しかしながら、図６に示す比較例のＳＲＡＭ５０では、データを読み出すとき（ＲＥＡＤ動作時）にも図７に破線の楕円で示すようにＢワードライン（ＷＬＢ＿Ｌ／Ｒ）が活性化されるため、本来必要のない余分な電力消費が生じるという問題がある。

この問題を解決するには、データを書き込むときは、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）とＢワードライン（ＷＬＢ＿Ｌ／Ｒ）をともに活性化し、データを読み出すときは、Ａワードライン又はＢワードラインのいずれか一方のみを活性化することにより、消費電力の低減を図ることのできる回路が必要である。

ここで、図８を用いて、データを読み出すときは、Ａワードライン又はＢワードラインのいずれか一方のみを活性化する回路について検討する。

図８は、比較例のＳＲＡＭ６０を示す図である。

ＳＲＡＭ６０は、主な構成要素として、サブアレイ５１、５２、ワードラインドライバ５３、及びファイナルワードラインドライバ６４を含む。ＳＲＡＭ６０は、図６に示すＳＲＡＭ５０のファイナルワードラインドライバ５４の構成を変形したものである。

このため、サブアレイ（sub array）５１、５２とワードラインドライバ５３は、図６に示すＳＲＡＭ５０と同様のものであり、ここでは重複説明を省略する。

なお、図８では、図６と同様に、サブアレイ５１、５２の内部に配設されるビットラインとビットラインを駆動するドライバ等を省略する。

ファイナルワードラインドライバ６４は、インバータ５４ＡＬ、５４ＡＲ、ＮＯＲ演算部６４Ｌ、６４Ｒを含む。インバータ５４ＡＬ、５４ＡＲは、図６に示すファイナルワードラインドライバ５４のインバータ５４ＡＬ、５４ＡＲと同様である。

ファイナルワードラインドライバ６４には、インバータ６５から切替信号Ｒ／Ｗが入力される。インバータ６５は、ＳＲＡＭ６０のローカルコントロールブロック（図６では図示を省略）に含まれ、ライトイネーブル（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号を反転させた切替信号Ｒ／Ｗを出力する。

ここでは、ライトイネーブル信号のＬレベルは、書き込み（ＷＲＩＴＥ）動作を有効にする信号レベル）であり、Ｈレベルは、書き込み（ＷＲＩＴＥ）動作を無効にする信号レベルである。すなわち、ライトイネーブル信号のＨレベルは、読み出し（ＲＥＡＤ）動作を可能にする信号レベルである。

切替信号Ｒ／Ｗは、ライトイネーブル信号がＬレベルの時にＬレベルであり、ライトイネーブル信号がＨレベルのときにＨレベルになる。ここでは、一例として、切替信号Ｒ／ＷのＬレベルは、書き込み（ＷＲＩＴＥ）動作を行う際の信号レベルであり、切替信号Ｒ／ＷのＨレベルは、読み出し（ＲＥＡＤ）動作を行う際の信号レベルであることとする。

ＮＯＲ演算部６４Ｌ、６４Ｒの一方の入力端子（図８中の下側の入力端子）には、ワードラインドライバ５３のＮＡＮＤ演算部５３Ａの出力端子が接続される。ＮＯＲ演算部６４Ｌ、６４Ｒの他方の入力端子（図８中の上側の入力端子）には、インバータ６５の出力端子が接続される。

ここで、図９を用いて、ＳＲＡＭ６０の動作について説明する。

図９は、比較例のＳＲＡＭ６０の動作を示すタイミングチャートである。

書き込み（ＷＲＩＴＥ）動作を行うときには、インバータ６５が出力する切替信号Ｒ／ＷがＬレベルであり、ＮＯＲ演算部６４Ｌ、６４Ｒの出力は、インバータ５４ＡＬ、５４ＡＲと同一の信号レベルになる。

従って、書き込み（ＷＲＩＴＥ）動作時には、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）とＢワードライン（ＷＬＢ＿Ｌ／Ｒ）の両方に、図９に示すように、ワードライン選択信号ＷＬＡの信号レベルを反映した駆動信号が入力される。

一方、読み出し（ＲＥＡＤ）動作を行うときには、インバータ６５が出力する切替信号Ｒ／ＷがＨレベルであり、ＮＯＲ演算部６４Ｌ、６４Ｒの出力は、選択信号ＸＷＬＡの信号レベルに関わらず、Ｌレベルに保持される。

従って、読み出し（ＲＥＡＤ）動作時には、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）には、図９に示すように、ワードライン選択信号ＷＬＡの信号レベルを反映した駆動信号が入力される。また、このとき、Ｂワードライン（ＷＬＢ＿Ｌ／Ｒ）に入力される駆動信号は、図９に示すように、Ｌレベルに保持される。すなわち、読み出し時には、Ｂワードライン（ＷＬＢ＿Ｌ／Ｒ）は活性化されない。

このように、読み出し時にＢワードラインを活性化せずに済むため、シングルポートのメモリとしての動作を行う際に、図７に破線で示したような本来必要のない余分な電力消費が生じることが無くなる。

ところで、図８に示すＳＲＡＭ６０のファイナルワードラインドライバ６４は、ＮＯＲ演算部６４Ｌ、６４Ｒを含む。

一般に、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）でＮＯＲ回路とインバータを作製する場合、ＮＯＲ回路は、インバータの２倍以上のサイズ（面積）が必要であり、消費電力も略サイズ（面積）の比率に応じて増大する。

また、インバータ６５については、２つのＮＯＲ演算部６４Ｌ、６４ＲがＢワードライン（ＷＬＢ＿Ｌ／Ｒ）に十分な信号レベルの駆動信号を出力できるようにするために、ＮＯＲ演算部６４Ｌ、６４Ｒの約８倍程度のサイズ（面積）が必要になり、消費電力も略サイズ（面積）の比率に応じて増大する。

以上より、図８に示すＳＲＡＭ６０では、ファイナルワードラインドライバ６４での消費電力が増大するため、読み出し時にＢワードラインを活性化せずに済んでも、トータルでは消費電力を低減できないという問題がある。

以上のように、擬似マルチポートセル型のビットセル３０を含む比較例のＳＲＡＭ５０、６０には、シングルポートのメモリとして動作させた場合に、消費電力の低減を達成できないという問題がある。

擬似マルチポート型のビットセル３０は、シングルポートのメモリとしても動作させることができるため、ＬＳＩの中に作製したマルチポートのビットセルの一部をシングルポートのビットセルとして動作させることができれば、メモリ等の低コスト化が図れる。また、これに加えて、マルチポートセルのビットセルとして動作するビットセルと、シングルポートのビットセルとして動作するビットセルとの製造上のばらつきを相殺することができ、動作特性を向上させることができる。

このため、以下で説明する実施の形態では、消費電力の低減を図った半導体記憶装置を提供することを目的とする。

＜実施の形態＞
図１０は、実施の形態の半導体記憶装置を含む情報処理装置を示す図である。

実施の形態では、一例として情報処理装置がサーバ８０の実施形態について説明する。

図１０に示すように、サーバ８０は、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）８１、主記憶装置８２、及び補助記憶装置８３を含む。ＬＳＩ８１と主記憶装置８２の間、及び主記憶装置８２と補助記憶装置８３の間は、例えば、それぞれ専用のバスで接続されている。

ＬＳＩ８１は、プロセッサコア９１、Ｌ１（Ｌｅｖｅｌ−１：一次）インストラクションキャッシュ９２、Ｌ１データキャッシュ９３、Ｌ２（Ｌｅｖｅｌ−２：二次）キャッシュ９４、及びメモリコントローラ９５を有する。

プロセッサコア９１は、例えば、ＣＰＵ（Central Processing Unit：中央演算処理装置）コア（Core）であり、情報処理装置としてのサーバ８０の演算処理を行う演算処理装置である。ここで、プロセッサコア９１、Ｌ１インストラクションキャッシュ９２、及びＬ１データキャッシュ９３は、ＣＰＵとして一体化されていてもよい。プロセッサコア９１は、複数あってもよく、その場合は、各プロセッサコア９１にＬ１インストラクションキャッシュ９２とＬ１データキャッシュ９３が一つずつ接続されていてもよい。

Ｌ１インストラクションキャッシュ９２は、プロセッサコア９１の演算処理に必要なプログラムを一時的に記憶する一次命令キャッシュである。Ｌ１インストラクションキャッシュは、例えば、ＳＲＡＭが用いられる。

Ｌ１データキャッシュ９３は、プロセッサコア９１が演算処理に必要なデータ、又は演算処理で生成されたデータを一時的に記憶する一次データキャッシュである。実施の形態では、Ｌ１データキャッシュ９３に、実施の形態の半導体記憶装置としてのＳＲＡＭを用いる形態について説明する。なお、詳細な構造については、後述する。

Ｌ２キャッシュ９４は、メモリ階層構造において主記憶装置８２に近いという意味で、Ｌ１インストラクションキャッシュ９２及びＬ１データキャッシュ９３よりも下位のキャッシュであり、典型的には、Ｌ１インストラクションキャッシュ９２及びＬ１データキャッシュ９３よりも処理速度は低いが、容量の大きいキャッシュである。Ｌ２キャッシュ９４は、例えば、ＳＲＡＭで実現される。

メモリコントローラ９５は、ＬＳＩ８１が主記憶装置８２との間でデータの読み書きを行う際の制御を行う制御装置であり、例えば、ＬＳＩで実現される。

主記憶装置８２は、例えば、ＤＲＡＭ（Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ）又はＲＯＭ（Read Only Memory：読み出し専用メモリ）であり、補助記憶装置８３は、例えば、ハードディスクである。

なお、サーバ８０は、外部装置との通信を行うデータ入出力インタフェース等を含んでいてもよい。

図１１は、実施の形態のＳＲＡＭ１００を示す図である。図１１は、ＳＲＡＭ１００の物理的な配置ではなく、各構成要素の接続関係をブロック図として表す図である。

実施の形態のＳＲＡＭ１００は、半導体記憶装置の一例である。ＳＲＡＭ１００は、例えば、図１０に示すＬ１データキャッシュ９３として用いられる。

ＳＲＡＭ１００は、サブアレイ１１０、アドレスデコーダ１２０、ロウ選択部（row選択部）１３０Ａ、サブアレイ選択部（sub array選択部）１３０Ｂ、及びカラム選択部（column選択部）１３０Ｃを含む。

ＳＲＡＭ１００は、さらに、ワードラインドライバ（WL driver）１４０、ファイナルワードラインドライバ（Final WL driver）１５０、及びグローバル選択部（Global-R/W select）１６０を含む。

ＳＲＡＭ１００は、さらに、ローカル制御部（Local-R/W select & WL control）１７０、ローカルブロック（Local-R/W block）１８０、及びグローバルブロック（Global-R/W block）１９０を含む。

サブアレイ１１０は、マトリクス状に配列される複数の擬似マルチポート型のビットセル３０を含む。擬似マルチポート型のビットセル３０は、擬似マルチポートセルの一例である。
サブアレイ１１０は、メモリブロックの一例である。ビットセル３０は、比較例のＳＲＡＭ５０、６０のビットセル３０と同様であり、図４に示す回路構成を有する。このため、ビットセル３０の回路構成についての説明は省略する。

図１１には、説明の便宜上、カラム方向（図１１中の横方向）に３列、かつ、ロウ方向（図１１中の縦方向）に２行に配列される６つのビットセル３０を示すが、実際には、カラム方向及びロウ方向にさらに多くのビットセル３０が配列される。

サブアレイ１１０には、２対のワードラインＷＬＡ００、ＷＬＢ００、ＷＬＡ０１、ＷＬＢ０１を示すとともに、３対のビットラインＢＬ００、ＢＬＢ００、ＢＬ０１、ＢＬＢ０１、ＢＬ０２、ＢＬＢ０２を示す。

しかしながら、上述のように、実際にはさらに多くのビットセル３０がサブアレイ１１０に含まれるため、さらに多くのワードライン及びビットラインがサブアレイ１１０に含まれる。

なお、ここでは、ＡワードラインＷＬＡ００及びＷＬＡ０１と、ＢワードラインＷＬＢ００及びＷＬＢ０１とに分けて説明する場合がある。

各ビットセル３０、ワードラインＷＬＡ００、ＷＬＢ００、ＷＬＡ０１、ＷＬＢ０１、及びビットラインＢＬ００、ＢＬＢ００、ＢＬ０１、ＢＬＢ０１、ＢＬ０２、ＢＬＢ０２の接続関係は、図４に示すビットセル３０、ワードラインＷＬＡ＿Ｌ、ＷＬＢ＿Ｌ、及びビットラインＢＬ、ＢＬＢと同様である。

アドレスデコーダ１２０には、読み出し命令又は書き込み命令に含まれる入力アドレスが入力される。アドレスデコーダ１２０の出力端子は、矢印で示す信号線１０１Ａ、１０１Ｂ、１０１Ｃを介して、それぞれ、ロウ選択部１３０Ａ、サブアレイ選択部１３０Ｂ、及びカラム選択部１３０Ｃの各入力端子に接続されている。

入力アドレスは、ＳＲＡＭ１００を含むサーバ８０のプロセッサコア１１１（図１０参照）からアドレスデコーダ１２０に入力される。入力アドレスは、ロウを特定するためのロウアドレス、サブアレイを特定するためのサブアレイアドレス、及びカラムを特定するためのカラムアドレスを含む。

アドレスデコーダ１２０は、入力アドレスに含まれるロウアドレス、サブアレイアドレス、及びカラムアドレスをデコードし、ロウ選択データ、サブアレイ選択データ、及びカラム選択データを生成する。

アドレスデコーダ１２０は、ロウ選択データ、サブアレイ選択データ、及びカラム選択データを、それぞれ、ロウ選択部１３０Ａ、サブアレイ選択部１３０Ｂ、及びカラム選択部１３０Ｃに出力する。

ロウ選択部（row選択部）１３０Ａの入力端子は、矢印で示す信号線１０１Ａを介してアドレスデコーダ１２０に接続されており、出力端子は、矢印で示す信号線１０２Ａを介してワードラインドライバ１４０に接続されている。

ロウ選択部１３０Ａは、アドレスデコーダ１２０から入力されるロウ選択データをワードラインドライバ１４０に伝送する。なお、ロウ選択部１３０Ａは、入力アドレスのうちロウ選択データに関する一部のデータをデコードする機能を有していてもよい。

サブアレイ選択部（sub array選択部）１３０Ｂの入力端子は、矢印で示す信号線１０１Ｂを介してアドレスデコーダ１２０に接続されており、出力端子は、矢印で示す信号線１０２Ｂ、１０２Ｃを介してワードラインドライバ１４０及びローカル制御部１７０に接続されている。

サブアレイ選択部１３０Ｂは、アドレスデコーダ１２０から入力されるサブアレイ選択データをワードラインドライバ１４０及びローカル制御部１７０に伝送する。サブアレイ選択部１３０Ｂは、メモリブロックの一例であるサブアレイ１１０Ａを選択するブロック選択部の一例である。

なお、サブアレイ選択部１３０Ｂは、入力アドレスのうちサブアレイ選択データに関する一部のデータをデコードする機能を有していてもよい。

カラム選択部（column選択部）１３０Ｃの入力端子は、矢印で示す信号線１０１Ｃを介してアドレスデコーダ１２０に接続されており、出力端子は、矢印で示す信号線１０２Ｄを介してローカルブロック１８０に接続されている。

カラム選択部１３０Ｃは、アドレスデコーダ１２０から入力されるカラム選択データをローカル制御部１７０に伝送する。なお、カラム選択部１３０Ｃは、入力アドレスのうちカラム選択データに関する一部のデータをデコードする機能を有していてもよい。

ワードラインドライバ（WL driver）１４０は、第１ワードラインドライバの一例である。ワードラインドライバ１４０の入力端子は、矢印で示す信号線１０２Ａ及び１０２Ｂを介してロウ選択部１３０Ａ及びサブアレイ選択部１３０Ｂにそれぞれ接続されている。ワードラインドライバ１４０の出力端子は、矢印で示す信号線１０３Ａを介してファイナルワードラインドライバ１５０に接続されている。

ワードラインドライバ１４０は、ロウ選択部１３０Ａから入力されるロウ選択データと、サブアレイ選択部１３０Ｂから入力されるサブアレイ選択データとに基づき、ワードライン選択信号ＷＬＡを生成する。ワードラインドライバ１４０は、ワードライン選択信号ＷＬＡをファイナルワードラインドライバ１５０に入力する。

ファイナルワードラインドライバ（Final WL driver）１５０は、ワードラインドライバ１４０から入力されるワードライン選択信号ＷＬＡと、ローカル制御部１７０から入力される切替信号Ｒ／Ｗとに基づいて、ロウの選択（ワードラインの選択）を行う。

グローバル選択部（Global-R/W select）１６０は、ＳＲＡＭ１００を含むサーバ８０のプロセッサコア１１１（図１０参照）からライトイネーブル（Wright Enable）信号ＷＥが入力される。

グローバル選択部１６０の出力端子は、矢印で示す信号線１０４を介して、ローカル制御部１７０に接続されている。説明の便宜上、図１１にはローカル制御部１７０を１つのみ示すが、実際にはローカル制御部１７０は複数ある。グローバル選択部１６０は、ライトイネーブル信号ＷＥを複数のローカル制御部１７０に分配する。

ローカル制御部（Local-R/W select & WL control）１７０の入力端子は、矢印で示す信号線１０２Ｂ及び１０４を介して、サブアレイ選択部１３０Ｂ及びグローバル選択部１６０の出力端子にそれぞれ接続される。ローカル制御部１７０の出力端子は、矢印で示す信号線１０３Ｂ及び１０５を介して、ファイナルワードラインドライバ１５０及びローカルブロック１８０にそれぞれ接続されている。

ローカル制御部１７０は、サブアレイ選択部１３０Ｂから入力されるサブアレイ選択データと、グローバル選択部１６０から入力されるライトイネーブル信号ＷＥとに基づき、切替信号Ｒ／Ｗを生成する。ローカル制御部１７０は、切替信号Ｒ／Ｗをファイナルワードラインドライバ１５０に出力する。

また、ローカル制御部１７０は、グローバル選択部１６０から入力されるライトイネーブル信号ＷＥに基づき、読み書き制御信号を生成する。ローカル制御部１７０は、読み書き制御信号を、矢印で示す信号線１０５を介して、ローカルブロック１８０に出力する。

なお、ローカル制御部１７０は、制御部の一例である。

ローカルブロック（Local-R/W block）１８０の入力端子は、矢印で示す信号線１０２Ｄ及び１０５を介して、カラム選択部１３０Ｃ及びローカル制御部１７０にそれぞれ接続されている。また、ローカルブロック１８０のデータ入力端子は、グローバルビットライン１９１を介して、グローバルブロック１９０に接続されており、データ出力端子は、グローバルビットライン１９２を介して、グローバルブロック１９０に接続されている。

また、ローカルブロック１８０は、ビットラインＢＬ００、ＢＬＢ００、ＢＬ０１、ＢＬＢ０１、ＢＬ０２、ＢＬＢ０２を介して、サブアレイ１１０のビットセル３０に接続されている。

ローカルブロック１８０は、カラム選択部１３０Ｃから入力されるカラム選択データと、ローカル制御部１７０から入力される読み書き制御信号とに基づいて、サブアレイ１１０のビットセル３０に対してデータの読み出し又は書き込みを行う。

グローバルブロック（Global-R/W block）１９０は、ローカルブロック１８０と、サーバ８０（図１０参照）のプロセッサコア９１及びＬ２キャッシュ９４との間で、データの授受を行う。

次に、図１２を用いて、ＳＲＡＭ１００の物理的な配置と接続関係について説明する。

図１２は、実施の形態のＳＲＡＭ１００を示す図（その１）である。なお、図１２では、図１１に示す構成要素と同様の構成要素には同一符号を付し、その説明を省略又は簡略化する。

図１２には、ＳＲＡＭ１００のサブアレイ１１０Ａ、１１０Ｂ、ワードラインドライバ１４０、及びファイナルワードラインドライバ１５０の物理的な配置と接続関係を示す。

サブアレイ１１０Ａ、１１０Ｂは、図１１に示すサブアレイ１１０と同様のものである。図１２には、説明の便宜上、２つのサブアレイ１１０Ａ、１１０Ｂを示すが、ＳＲＡＭ１００の内部には、実際にはさらに多くのサブアレイが配置される。

ワードラインドライバ１４０は、ＮＡＮＤ演算部１４０Ａを含む。ＮＡＮＤ演算部１４０Ａには、ワードライン選択信号ＷＬＡと、イネーブル信号ＥＮＡ＿Ａが入力される。ワードライン選択信号ＷＬＡは、複数本あるワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒのうちの特定のワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒを選択するための選択信号である。イネーブル信号ＥＮＡ＿Ａは、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒを活性化することを有効な状態にする信号である。

なお、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒは、図１１に示すワードラインＷＬＡ００、ＷＬＡ０１に対応する。

ファイナルワードラインドライバ１５０は、インバータ１５１ＡＬ、１５１ＡＲ、ＮＯＲ演算部１５２、及びインバータ１５３、１５４Ｌ、１５４Ｒを含む。ファイナルワードラインドライバ１５０は、第２ワードラインドライバの一例である。

インバータ１５１ＡＬ及び１５１ＡＲの入力端子と、ＮＯＲ演算部１５２の一方の入力端子（図１２中の左側の入力端子）とは、ワードラインドライバ１４０のＮＡＮＤ演算部１４０Ａの出力端子に接続される。

インバータ１５１ＡＬ及び１５１ＡＲの出力端子は、それぞれ、サブアレイ１１０Ａ、１１０ＢのワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒに接続されている。

なお、インバータ１５１ＡＬ及び１５１ＡＲは、ワードラインドライバ１４０から出力されるワードライン選択信号ＷＬＡをサブアレイ１１０Ａ、１１０Ｂに含まれるビットセル３０の一対のワードライン（Ａワードライン、Ｂワートライン）のうちの一方（Ａワードライン）に出力する出力部の一例である。

ＮＯＲ演算部１５２の一方の入力端子（図１２中の左側の入力端子）は、ワードラインドライバ１４０のＮＡＮＤ演算部１４０Ａの出力端子に接続され、他方の入力端子（図１２中の右側の入力端子）は、インバータ１７０Ａの出力端子に接続されている。

なお、ＮＯＲ演算部１５２は、ワードライン選択信号ＷＬＡと、切替信号Ｒ／Ｗとの否定論理和を一対のワードライン（Ａワードライン、Ｂワートライン）のうちの他方（Ｂワードライン）に出力する否定論理和演算部の一例である。

インバータ１７０Ａは、図１１に示すローカル制御部１７０に含まれるインバータであり、切替信号Ｒ／ＷをＮＯＲ演算部１５２の他方の入力端子に出力する。なお、インバータ１７０Ａの入力側の接続関係等については後述する。切替信号Ｒ／Ｗは、ビットセル３０への書き込み又は読み出しを選択する読み書き選択信号の一例である。

ＮＯＲ演算部１５２の出力端子は、インバータ１５３の入力端子に接続されている。

インバータ１５３の出力端子は、インバータ１５４Ｌ及び１５４Ｒの入力端子に接続されている。インバータ１５４Ｌ及び１５４Ｒの出力端子は、それぞれ、サブアレイ１１０Ａ、１１０Ｂのワ―ドラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒに接続されている。

なお、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒは、図１１に示すワードラインＷＬＢ００、ＷＬＢ０１に対応する。

次に、ＳＲＡＭ１００のサブアレイ１１０、ロウ選択部１３０Ａ、サブアレイ選択部１３０Ｂ、カラム選択部１３０Ｃ、ワードラインドライバ１４０、ファイナルワードラインドライバ１５０、ローカル制御部１７０、及びローカルブロック１８０の物理的な配置と接続関係について説明する。

図１３は、実施の形態のＳＲＡＭ１００を示す図（その２）である。なお、図１３では、図１１及び図１２に示す構成要素と同様の構成要素には同一符号を付し、その説明を省略又は簡略化する。

図１３には、サブアレイ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、選択部１３０、ワードラインドライバ１４０Ａ、１４０Ｂ、及びファイナルワードラインドライバ１５０Ａ、１５０Ｂを示す。

また、図１３には、さらに、ローカル制御部１７０、及びローカルブロック１８０Ａ、１８０Ｂを示す。

図１２には、４つのサブアレイ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄを示すが、すべて図１１に示すサブアレイ１１０と同様である。ここでは、１６個のサブアレイ（sub array 0 〜 sub array 15）が図１３中の縦方向に配列されている形態を示す。サブアレイ１１０Ｃ、１１０Ａは、それぞれ、１５個目と１６個目のサブアレイ（sub array 14, sub array 15）である。同様に、サブアレイ１１０Ｄ、１１０Ｂは、それぞれ、１５個目と１６個目のサブアレイ（sub array 14, sub array 15）である。

なお、図１２に示すサブアレイ１１０Ａ、１１０Ｂは、図１２に示すサブアレイ１１０Ａ、１１０Ｂに対応する。

選択部１３０は、図１１に示すロウ選択部１３０Ａ、サブアレイ選択部１３０Ｂ、及びカラム選択部１３０Ｃを１つのブロックとして表したものである。ロウ選択部１３０Ａ、サブアレイ選択部１３０Ｂ、及びカラム選択部１３０Ｃは、実際のＬＳＩの内部では、一つのブロックとして実現することができる。

なお、ここでは、選択部１３０としてロウ選択部１３０Ａ、サブアレイ選択部１３０Ｂ、及びカラム選択部１３０Ｃを一つに纏める形態を示すが、ロウ選択部１３０Ａ、サブアレイ選択部１３０Ｂ、カラム選択部１３０Ｃは、別々のブロックとして実現されてもよいし、図１１に示すアドレスデコーダ１２０の内部に組み込まれてもよい。

図１３には、選択部１３０の構成要素のうち、インバータ１３１Ａ、１３１Ｂ、１３２Ａ、１３２Ｂ、１３３Ａ、１３３Ｂのみを示す。１３１Ａ、１３１Ｂ、１３２Ａ、１３２Ｂ、１３３Ａ、１３３Ｂは、図１１に示すサブアレイ選択部１３０Ｂに含まれる。

インバータ１３１Ａ、１３１Ｂには、図１１に示すアドレスデコーダ１２０からサブアレイ選択データ（sub array select 14, 15）が入力される。インバータ１３１Ａの出力端子と１３１Ｂの出力端子とは、それぞれ、インバータ１３２Ａ及び１３３Ａの入力端子と、インバータ１３２Ｂ及び１３３Ｂの入力端子とに接続されている。

インバータ１３２Ａの出力端子は、ローカル制御部１７０のＮＡＮＤ演算部１７１Ａの一方の入力端子（図１３中の上側の入力端子）に接続されている。また、インバータ１３２Ｂの出力端子は、ローカル制御部１７０のＮＡＮＤ演算部１７１Ｂの一方の入力端子（図１３中の上側の入力端子）に接続されている。

インバータ１３３Ａ、１３３Ｂは、実際には図１３の選択部１３０の左側に存在するローカル制御部（図１３に示すローカル制御部１７０と同様のローカル制御部）に接続されている。

ワードラインドライバ１４０Ａ、１４０Ｂは、図１１に示すワードラインドライバ１４０と同様である。図１３には、２つのワードラインドライバ１４０Ａ、１４０Ｂを示す。

なお、ワードラインドライバ１４０Ａは、図１２に示すワードラインドライバ１４０に対応する。

ファイナルワードラインドライバ１５０Ａ、１５０Ｂは、図１１に示すファイナルワードラインドライバ１５０と同様である。図１３に示す２つのファイナルワードラインドライバ１５０Ａ、１５０Ｂのうちのファイナルワードラインドライバ１５０Ａは、図１２に示すファイナルワードラインドライバ１５０に対応する。

ローカル制御部１７０は、インバータ１７０Ａ１、１７０Ａ２、ＮＡＮＤ演算部１７１Ａ、１７１Ｂ、インバータ１７２、１７３、１７４、１７５を含む。

インバータ１７０Ａ１、１７０Ａ２の入力端子は、それぞれ、ＮＡＮＤ演算部１７１Ａ、１７１Ｂの出力端子に接続されている。インバータ１７０Ａ１の出力端子は、ファイナルワードラインドライバ１５０ＡのＮＯＲ演算部１５２の他方の入力端子（図１２中の左側の入力端子）に接続されている。インバータ１７０Ａ１は、図１２に示すインバータ１７０Ａに対応する。

同様に、インバータ１７０Ａ２の出力端子は、ファイナルワードラインドライバ１５０ＢのＮＯＲ演算部の他方の入力端子に接続されている。

インバータ１７０Ａ１、１７０Ａ２は、それぞれ、切替信号Ｒ／Ｗをファイナルワードラインドライバ１５０Ａ、１５０ＢのＮＯＲ演算部１５２の他方の入力端子に出力する。

ＮＡＮＤ演算部１７１Ａ、１７１Ｂの一方の入力端子（図１３中の上側の入力端子）は、それぞれ、選択部１３０のインバータ１３２Ａ、１３２Ｂの出力端子に接続されている。ＮＡＮＤ演算部１７１Ａ、１７１Ｂの他方の入力端子（図１３中の下側の入力端子）は、ともにインバータ１７４の出力端子に接続されている。

なお、インバータ１７０Ａ１とＮＡＮＤ演算部１７１Ａとの組み合わせ、及び、インバータ１７０Ａ２とＮＡＮＤ演算部１７１Ｂとの組み合わせは、それぞれ、論理積演算部の一例である。

インバータ１７２は、図１１に示すグローバル選択部１６０の内部で分配されたライトイネーブル信号ＷＥが入力される。インバータ１７２の出力端子は、インバータ１７２及び１７４の入力端子に接続される。

インバータ１７３の入力端子は、インバータ１７２の出力端子に接続され、出力端子はローカルブロック１８０Ａに接続される。インバータ１７３は、読み書き制御信号のうちのＲＥＡＤ信号をローカルブロック１８０Ａに出力する。

インバータ１７４の入力端子は、インバータ１７２の出力端子に接続され、出力端子は、インバータ１７５の入力端子と、ＮＡＮＤ演算部１７１Ａ及び１７１Ｂの他方の入力端子（図１３中の下側の入力端子）に接続される。

インバータ１７５の入力端子は、インバータ１７４の出力端子に接続され、出力端子は、ローカルブロック１８０Ａに接続される。インバータ１７５は、読み書き制御信号のうちのＷＲＩＴＥ信号をローカルブロック１８０Ａに出力する。

なお、図１３には、説明の便宜上、ローカル制御部１７０のインバータ１７３、１７５から、それぞれ、読み書き制御信号のＲＥＡＤ信号、ＷＲＩＴＥ信号をローカルブロック１８０Ａに出力する部分の回路構成を示す。しかしながら、ローカル制御部１７０は、ローカルブロック１８０Ｂにも読み書き制御信号のＲＥＡＤ信号、ＷＲＩＴＥ信号を出力する。

ローカルブロック１８０Ａ、１８０Ｂは、図１１に示すローカルブロック１８０と同様である。ローカルブロック１８０Ａ、１８０Ｂのうち、ローカルブロック１８０Ａは、図１１に示すローカルブロック１８０に対応する。

次に、図１４を用いて、図１１に示すアドレスデコーダ１２０、グローバル選択部１６０、及びグローバルブロック１９０を含めたＳＲＡＭ１００の構成について説明する。

図１４は、実施の形態のＳＲＡＭ１００を示す図（その３）である。なお、図１４では、図１１乃至図１３に示す構成要素と同様の構成要素には同一符号を付し、その説明を省略又は簡略化する。

図１４には、サブアレイ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、アドレスデコーダ１２０、選択部１３０、ワードラインドライバ１４０Ａ、１４０Ｂ、及びファイナルワードラインドライバ１５０Ａ、１５０Ｂを示す。

また、図１４には、さらに、グローバル選択部１６０、ローカル制御部１７０、ローカルブロック１８０Ａ、１８０Ｂ、及びグローバルブロック１９０Ａ、１９０Ｂを示す。

サブアレイ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄは、図１３に示すサブアレイ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄと同様であるが、サブアレイ１１０Ａ、１１０Ｂについては、図１２と同様に、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ、ＷＬＢ＿Ｌ、ＷＬＢ＿Ｒを示す。

アドレスデコーダ１２０は、入力アドレスに含まれるロウアドレス、サブアレイアドレス、及びカラムアドレスをデコードし、ロウ選択データ、サブアレイ選択データ、及びカラム選択データを生成する。図１４では、サブアレイ選択データ（sub array select）のみを示す。サブアレイ選択データは、メモリブロック選択信号が表すデータの一例である。

選択部１３０は、インバータ１３１Ａ、１３２Ａ、１３３Ａのみを示し、図１３に示すインバータ１３１Ｂ、１３２Ｂ、１３３Ｂは、省略する。

ワードラインドライバ１４０Ａ、１４０Ｂは、図１３に示すワードラインドライバ１４０Ａ、１４０Ｂと同様であるが、ワードラインドライバ１４０Ａについては、図１１に示すワードラインドライバ１４０と同様のサイズで示す。

ファイナルワードラインドライバ１５０Ａ、１５０Ｂは、図１３に示すファイナルワードラインドライバ１５０Ａ、１５０Ｂと同様である。ファイナルワードラインドライバ１５０Ａについては、図１１に示すファイナルワードラインドライバ１５０と同様に内部回路（インバータ１５１ＡＬ、１５１ＡＲ、ＮＯＲ演算部１５２、及びインバータ１５３、１５４Ｌ、１５４Ｒ）を示す。

グローバル選択部１６０は、グローバルブロック１９０Ａと１９０Ｂの間に配設されている。グローバル選択部１６０は、インバータ１６１、１６２Ａ、１６２Ｂを含む。

インバータ１６１には、ＳＲＡＭ１００を含むサーバ８０のプロセッサコア１１１（図１０参照）からライトイネーブル信号ＷＥが入力される。インバータ１６１の出力端子は、インバータ１６２Ａ及び１６２Ｂの入力端子に接続される。

インバータ１６２Ａの入力端子は、インバータ１６１の出力端子に接続され、出力端子は、ローカル制御部１７０のインバータ１７２の入力端子に接続される。

インバータ１６１に入力されるライトイネーブル信号ＷＥは、インバータ１６１の出力側でインバータ１６２Ａと１６２Ｂに分配され、グローバル選択部１６０から出力される。

インバータ１６２Ａの出力は、ライトイネーブル信号ＷＥと同相であるため、ローカル制御部１７０のインバータ１７２には、グローバル選択部１６０の内部で分配されたライトイネーブル信号ＷＥが入力される。

ローカル制御部１７０は、図１３に示すローカル制御部１７０と同様であるが、図１４には、インバータ１７０Ａ１、ＮＡＮＤ演算部１７１Ａ、インバータ１７２、１７３、１７４、１７５のみを示し、図１３に示すインバータ１７０Ａ２、ＮＡＮＤ演算部１７１Ｂを省略する。

ローカルブロック１８０Ａ、１８０Ｂは、図１３に示すローカルブロック１８０Ａ、１８０Ｂと同様である。

グローバルブロック１９０Ａ、１９０Ｂは、図１１に示すグローバルブロック１９０と同様である。グローバルブロック１９０Ａ、１９０Ｂは、グローバル選択部１６０の両脇に配置されている。

グローバルブロック１９０Ａは、ローカルブロック１８０Ａと、サーバ８０（図１０参照）のプロセッサコア９１及びＬ２キャッシュ９４との間で、データの授受を行う。同様に、グローバルブロック１９０Ｂは、ローカルブロック１８０Ｂと、サーバ８０（図１０参照）のプロセッサコア９１及びＬ２キャッシュ９４との間で、データの授受を行う。

次に、実施の形態のＳＲＡＭ１００におけるデータの書き込みと読み出しの動作について説明する。

ＳＲＡＭ１００にデータの書き込み（ＷＲＩＴＥ）を行う際には、Ｌレベルのライトイネーブル信号ＷＥがグローバル選択部１６０のインバータ１６１に入力される。これにより、グローバル選択部１６０で分配されるライトイネーブル信号ＷＥは、Ｌレベルになる。

Ｌレベルのライトイネーブル信号ＷＥがローカル制御部１７０のインバータ１７２に入力されると、インバータ１７３が出力する読み書き制御信号のＲＥＡＤ信号はＬレベルになり、インバータ１７５が出力する読み書き制御信号のＷＲＩＴＥ信号はＨレベルになる。

また、このとき、インバータ１７４の出力はＬレベルであるため、ＮＡＮＤ演算部１７１Ａの他方の入力端子（図１３中の右側の入力端子）の入力レベルはＬレベルになる。また、このとき、サブアレイ１１０Ａ、１１０Ｂは選択されているため、アドレスデコーダ１２０から選択部１３０に入力されるサブアレイ選択データ（sub array select 15）はＨレベルである。

このため、ＮＡＮＤ演算部１７１Ａの出力は、Ｈレベルになる。これは、ＮＡＮＤ演算部１７１Ａが、サブアレイ選択データ（sub array select 15）と、ライトイネーブル信号ＷＥに基づくインバータ１７４の出力との否定論理積を演算するからである。

この結果、ローカル制御部１７０のインバータ１７０Ａ１が出力する切替信号Ｒ／ＷはＬレベルになる。

ローカル制御部１７０のインバータ１７０Ａ１から出力されるＬレベルの切替信号Ｒ／Ｗは、ファイナルワードラインドライバ１５０ＡのＮＯＲ演算部１５２の他方の入力端子（図１４中の右側の入力端子）に入力される。

ＮＯＲ演算部１５２の他方の入力端子（図１４中の右側の入力端子）にＬレベルの切替信号Ｒ／Ｗが入力されると、ＮＯＲ演算部１５２の出力は、ＮＯＲ演算部１５２の一方の入力端子（図１４中の左側の入力端子）に入力される選択信号ＸＷＬＡの信号レベルを反転させた信号レベルになる。

ここで、選択信号ＸＷＬＡの信号レベルは、ワードライン選択信号ＷＬＡの信号レベルを反転させたものであるため、ＳＲＡＭ１００にデータの書き込み（ＷＲＩＴＥ）を行う際には、ＮＯＲ演算部１５２の出力は、ワードライン選択信号ＷＬＡの信号レベルに等しくなる。すなわち、ＮＯＲ演算部１５２の出力は、ワードライン選択信号ＷＬＡの信号レベルに合わせて、ＨレベルとＬレベルの間で遷移する。

ＮＯＲ演算部１５２の出力は、インバータ１５３とインバータ１５４Ｌ、１５４Ｒで二回反転されてワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒに出力される。すなわち、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒには、ワードライン選択信号ＷＬＡの信号レベルと同一の制御信号は出力される。

この結果、ＳＲＡＭ１００にデータの書き込み（ＷＲＩＴＥ）を行う際には、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒは、ワードライン選択信号ＷＬＡの信号レベルがＨレベルの時に活性化され、Ｌレベルのときに不活性化される。

なお、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒには、選択信号ＸＷＬＡがインバータ１５１ＡＬ、１５１ＡＲで反転されて出力されるため、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒは、ワードライン選択信号ＷＬＡの信号レベルがＨレベルの時に活性化され、Ｌレベルのときに不活性化される。

以上より、ＳＲＡＭ１００にデータの書き込み（ＷＲＩＴＥ）を行う際には、ワードライン選択信号ＷＬＡの信号レベルがＨレベルの時に、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒ、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒが活性化される。

従って、擬似マルチポート型のサブアレイ３０の記憶ノードＮ１、Ｎ２（図４参照）にデータを書き込みことができる。

次に、ＳＲＡＭ１００からデータの読み出し（ＲＥＡＤ）を行う際の動作について説明する。

ＳＲＡＭ１００からデータの読み出し（ＲＥＡＤ）を行う際には、Ｈレベルのライトイネーブル信号ＷＥがグローバル選択部１６０のインバータ１６１に入力される。これにより、グローバル選択部１６０で分配されるライトイネーブル信号ＷＥは、Ｈレベルになる。

Ｈレベルのライトイネーブル信号ＷＥがローカル制御部１７０のインバータ１７２に入力されると、インバータ１７３が出力する読み書き制御信号のＲＥＡＤ信号はＨレベルになり、インバータ１７５が出力する読み書き制御信号のＷＲＩＴＥ信号はＬレベルになる。

また、このとき、インバータ１７４の出力はＨレベルであるため、ＮＡＮＤ演算部１７１Ａの他方の入力端子（図１３中の右側の入力端子）の入力レベルはＨレベルになる。また、このとき、サブアレイ１１０Ａ、１１０Ｂは選択されているため、アドレスデコーダ１２０から選択部１３０に入力されるサブアレイ選択データ（sub array select 15）はＨレベルである。

このため、ＮＡＮＤ演算部１７１Ａの出力は、Ｌレベルになる。この結果、ローカル制御部１７０のインバータ１７０Ａ１が出力する切替信号Ｒ／ＷはＨレベルになる。

ローカル制御部１７０のインバータ１７０Ａ１から出力されるＨレベルの切替信号Ｒ／Ｗは、ファイナルワードラインドライバ１５０ＡのＮＯＲ演算部１５２の他方の入力端子（図１４中の右側の入力端子）に入力される。

ＮＯＲ演算部１５２の他方の入力端子（図１４中の右側の入力端子）にＨレベルの切替信号Ｒ／Ｗが入力されると、ＮＯＲ演算部１５２の出力は、ＮＯＲ演算部１５２の一方の入力端子（図１４中の左側の入力端子）に入力される選択信号ＸＷＬＡの信号レベルに関わらず、Ｌレベルになる。

ＮＯＲ演算部１５２の出力は、インバータ１５３とインバータ１５４Ｌ、１５４Ｒで二回反転されてワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒに出力される。すなわち、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒには、常にＬレベルの制御信号が出力される。

この結果、ＳＲＡＭ１００からデータの読み出し（ＲＥＡＤ）を行う際には、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒは、常にＬレベルに保持され、不活性化される。

なお、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒには、選択信号ＸＷＬＡがインバータ１５１ＡＬ、１５１ＡＲで反転されて出力されるため、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒは、ワードライン選択信号ＷＬＡの信号レベルがＨレベルの時に活性化され、Ｌレベルのときに不活性化される。

以上より、ＳＲＡＭ１００からデータの読み出し（ＲＥＡＤ）を行う際には、ワードライン選択信号ＷＬＡの信号レベルがＨレベルの時に、ワードラインＷＬＡ＿Ｌ、ＷＬＡ＿Ｒが活性化される。また、このとき、ワードラインＷＬＢ＿Ｌ、ＷＬＢ＿Ｒは、常にＬレベルに保持され、不活性化される。

従って、擬似マルチポート型のサブアレイ３０の記憶ノードＮ２（図４参照）に保持されるデータを読み出すことができる。

以上のように、実施の形態のＳＲＡＭ１００によれば、データの書き込みは、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）及びＢワードライン（ＷＬＢ＿Ｌ／Ｒ）をともに活性化させることにより、擬似マルチポート型のサブアレイ３０の記憶ノードＮ１、Ｎ２（図４参照）にデータを書き込みことができる。

一方、データを読み出す際は、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）を活性化させて、Ｂワードライン（ＷＬＢ＿Ｌ／Ｒ）を活性化させずに、擬似マルチポート型のサブアレイ３０の記憶ノードＮ２（図４参照）に保持されるデータを読み出すことができる。

すなわち、擬似マルチポート型のビットセル３０を用いたＳＲＡＭ１００をシングルポートのメモリとして動作させることができる。

このようなＳＲＡＭ１００におけるデータの書き込み（ＷＲＩＴＥ）と読み出し（ＲＥＡＤ）の動作は、比較例のＳＲＡＭ６０（図８参照）のデータの書き込み（ＷＲＩＴＥ）と読み出し（ＲＥＡＤ）の動作（図９）と同様である。

また、実施の形態のＳＲＡＭ１００は、以下の理由により、消費電力の低減を図ることができる。

ファイナルワードラインドライバ１５０Ａは、図６に示す比較例のＳＲＡＭ５０のファイナルワードラインドライバ５４に、ＮＯＲ演算部１５２とインバータ１５３を追加した構成を有する。

ここで、ファイナルワードラインドライバ１５０Ａは、ＮＯＲ演算部１５２の出力側にインバータ１５３を有する。また、インバータ１５３の出力側には、インバータ１５４Ｌ、１５４Ｒが接続されている。

インバータ１５３の出力側にインバータ１５４Ｌ、１５４Ｒを接続すると、いわゆるＦＯ４（Fan Out of Four）の効果により、インバータ１５３のサイズをインバータ１５４Ｌと１５４Ｒの合計のサイズの１／４にすることができる。

また、ＮＯＲ演算部１５２の出力側にインバータ１５３を接続することにより、ＮＯＲ演算部１５２のサイズをインバータ１５３の１／４にすることができる。

また、Ａワードライン（ＷＬＡ＿Ｌ／Ｒ）とＢワードライン（ＷＬＢ＿Ｌ／Ｒ）は、サブアレイ１１０Ａ、１１０Ｂの中で、１６対ずつ設けられている。すなわち、１つのファイナルワードラインドライバ１５０Ａの中に、ＮＯＲ演算部１５２は１６個あることになる。１６個のＮＯＲ演算部１５２の他方の入力端子（図１４中の右側の入力端子）には、共通の（１つの）インバータ１７０Ａ１が接続されている。

従って、インバータ１７０Ａ１は、いわゆるＦＯ４（Fan Out of Four）の効果により、１６個のＮＡＮＤ演算部１７０Ａ１のサイズの１／４にすることができる。

また、インバータ１７１の出力側にインバータ１７０Ａ１が接続されているため、いわゆるＦＯ４（Fan Out of Four）の効果により、インバータ１７１のサイズは、インバータ１７０Ａ１のサイズの１／４にすることができる。

ここで、例えば、インバータ１５１ＡＬ、１５１ＡＲ、１５４Ｌ、１５４Ｒのサイズがすべて'８'であるとする。インバータ１５３は、インバータ１５４Ｌ、１５４Ｒに制御信号を供給するため、ＦＯ４の効果により、インバータ１５３のサイズは'４'（＝（'８'＋'８'）／４）で足り、ＮＯＲ演算部１５２のサイズは'１'で足りることになる。

また、この場合に、サイズが'１'のＮＯＲ演算部１５２が１６個有り、インバータ１７０Ａ１のサイズは、１６個のＮＯＲ演算部１５２の１／４である。このため、インバータ１７０Ａ１のサイズは'４'である。

また、インバータ１７１Ａのサイズは、インバータ１７０Ａ１のサイズの１／４であるため、'１'である。

ここで、図８に示すＳＲＡＭ６０のファイナルワードラインドライバ６４のＮＯＲ演算部６４Ｌ、６４Ｒのサイズは、ともに'８'であるため、図８に示すインバータ６５のサイズは'６４'であることが必要になる。

このように、実施の形態のＳＲＡＭ１００では、ファイナルワードラインドライバ１５０ＡのＮＯＲ演算部１５２とインバータ１５３のサイズが小さくて済むので、図８に示す比較例のＳＲＡＭ６０のファイナルワードラインドライバ６４に比べると、省電力化を図ることができる。なお、このように省電力化を図ることができるのは、ファイナルワードラインドライバ１５０Ｂについても同様である。

また、ローカル制御部１７０のインバータ１７０Ａ１のサイズ（'４'）は、図８に示すＳＲＡＭ６０で対応するインバータ６５のサイズ（'６４'）の１／１６で済むので、このことによっても省電力化を図ることができる。

以上より、擬似マルチポート型のビットセル３０を用いたＳＲＡＭ１００をシングルポートのメモリとして動作させつつ、消費電力の低減を実現することができる。

また、実施の形態のＳＲＡＭ１００では、データの読み出しを行う際には、ファイナルワードラインドライバ１５０Ａのインバータ１５１ＡＬ及び１５１ＡＲを介してＡワードライン（ＷＬＡ＿Ｌ／Ｒ）を活性化する。これは、図６に示す比較例のＳＲＡＭ５０と図８に示す比較例のＳＲＡＭ６０と同様である。このため、データの読み出しの速度は、図６及び図８に示す比較例のＳＲＡＭ５０及び６０と同等である。

一方、実施の形態のＳＲＡＭ１００において、データの書き込みを行う際には、Ｂワードライン（ＷＬＢ＿Ｌ／Ｒ）については、ファイナルワードラインドライバ１５０ＡのＮＯＲ演算部１５２及びインバ―タ１５２とインバータ１５４Ｌ、１５４Ｒを介して、活性化を行うことになる。

これは、図６に示すＳＲＡＭ５０に比べると、Ｂワードライン（ＷＬＢ＿Ｌ／Ｒ）については、ＮＯＲ演算部１５２とインバータ１５３による遅延が生じることを意味する。

しかしながら、一般的に、データの読み書きの速度が速いＳＲＡＭにおいても、データの書き込みの速度は、データの読み出しの速度に比べて問題になりにくい。

従って、ＮＯＲ演算部１５２とインバータ１５３を含むことによるデータの書き込み時の速度への影響は最小限であり、特に問題になることはないと考えられる。

また、上述のように、擬似マルチポート型のビットセル３０を含むＳＲＡＭ１００は、省電力化を図りつつ、シングルポートのメモリとして動作させることができるメモリである。

このため、１つのＬＳＩの中に、マルチポートの動作を行わせるメモリと、シングルポートの動作が可能なＳＲＡＭ１００とを作製すれば、メモリの低コスト化を図ることができる。

また、これに加えて、マルチポートセルのビットセルとして動作するビットセルと、シングルポートのビットセルとして動作するビットセルとの製造上のばらつきを相殺することができ、動作特性を向上させることができる。

以上、本発明の例示的な実施の形態の半導体記憶装置、及び、情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
複数の擬似マルチポートセルを含む複数のメモリブロックと、
前記メモリブロックに含まれる前記擬似マルチポートセルを特定するアドレスをデコードして出力するアドレスデコーダと、
前記アドレスデコーダから出力されるアドレスに含まれるロウアドレスに基づき、前記メモリブロックに含まれる前記擬似マルチポートセルのワードラインを選択するワードライン選択信号を出力する第１ワードラインドライバと、
前記第１ワードラインドライバから出力されるワードライン選択信号を前記メモリブロックに含まれる前記擬似マルチポートセルの一対のワードラインのうちの一方に出力する出力部と、前記ワードライン選択信号と、前記擬似マルチポートセルへの書き込み又は読み出しを選択する読み書き選択信号との否定論理和を前記一対のワードラインのうちの他方に出力する否定論理和演算部とを有し、当該擬似マルチポートセルへのデータの書き込み時に前記一対のワードラインをともに活性化し、データの読み出し時に前記一方のワードラインのみを活性化する第２ワードラインドライバと
を含む、半導体記憶装置。
（付記２）
前記アドレスに含まれる、前記メモリブロックを指定するブロックアドレスに基づき、前記メモリブロックを選択するメモリブロック選択信号を出力するブロック選択部と、
前記メモリブロックに含まれる前記擬似マルチポートセルへのデータの書き込みの可否を表すライトイネーブル信号と、前記ブロック選択部から出力される前記メモリブロック選択信号との論理積を演算する論理積演算部を有し、前記擬似マルチポートセルへのデータの書き込み時にＨレベルの前記読み書き選択信号を出力し、データの読み出し時にＬレベルの前記読み書き選択信号を出力する制御部と
をさらに含む、付記１記載の半導体記憶装置。
（付記３）
論理積演算部は、否定論理積演算部と、当該否定論理積演算部の出力側に接続されるインバータとを有する、付記２記載の半導体記憶装置。
（付記４）
第２ワードラインドライバは、前記否定論理和演算部の出力側に、前記否定論理和を前記一対のワードラインのうちの前記他方に出力する、偶数段の直列に接続されるインバータを含む、付記１乃至３のいずれか一項に記載の半導体記憶装置。
（付記５）
複数の擬似マルチポートセルを含む複数のメモリブロックと、
前記メモリブロックに含まれる前記擬似マルチポートセルを特定するアドレスをデコードして出力するアドレスデコーダと、
前記アドレスデコーダから出力されるアドレスに含まれるロウアドレスに基づき、前記メモリブロックに含まれる前記擬似マルチポートセルのワードラインを選択するワードライン選択信号を出力する第１ワードラインドライバと、
前記第１ワードラインドライバから出力されるワードライン選択信号を前記メモリブロックに含まれる前記擬似マルチポートセルの一対のワードラインのうちの一方に出力する出力部と、前記ワードライン選択信号と、前記擬似マルチポートセルへの書き込み又は読み出しを選択する読み書き選択信号との否定論理和を前記一対のワードラインのうちの他方に出力する否定論理和演算部とを有し、当該擬似マルチポートセルへのデータの書き込み時に前記一対のワードラインをともに活性化し、データの読み出し時に前記一方のワードラインのみを活性化する第２ワードラインドライバと
を含む、半導体記憶装置と、
前記半導体記憶装置の前記擬似マルチポートセルへのデータの書き込み、又は、前記半導体記憶装置の前記擬似マルチポートセルからのデータの読み出しを行う演算処理部と
を含む、情報処理装置。

１００ ＳＲＡＭ
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ サブアレイ
１２０ アドレスデコーダ
１３０Ａ ロウ選択部
１３０Ｂ サブアレイ選択部
１３０Ｃ カラム選択部
１４０、１４０Ａ、１４０Ｂ ワードラインドライバ
１５０、１５０Ａ、１５０Ｂ ファイナルワードラインドライバ
１６０ グローバル選択部
１７０ ローカル制御部
１８０、１８０Ａ、１８０Ｂ ローカルブロック
１９０、１９０Ａ、１９０Ｂ グローバルブロック

Claims (4)

1. 複数の擬似マルチポートセルを含む複数のメモリブロックと、
   前記メモリブロックに含まれる前記擬似マルチポートセルを特定するアドレスをデコードして出力するアドレスデコーダと、
   前記アドレスデコーダから出力されるアドレスに含まれるロウアドレスに基づき、前記メモリブロックに含まれる前記擬似マルチポートセルのワードラインを選択するワードライン選択信号を出力する第１ワードラインドライバと、
   前記第１ワードラインドライバから出力されるワードライン選択信号を前記メモリブロックに含まれる前記擬似マルチポートセルの一対のワードラインのうちの一方に出力する出力部と、前記ワードライン選択信号と、前記擬似マルチポートセルへの書き込み又は読み出しを選択する読み書き選択信号との否定論理和を前記一対のワードラインのうちの他方に出力する否定論理和演算部とを有し、当該擬似マルチポートセルへのデータの書き込み時に前記一対のワードラインをともに活性化し、データの読み出し時に前記一方のワードラインのみを活性化する第２ワードラインドライバと、
   前記アドレスに含まれる、前記メモリブロックを指定するブロックアドレスに基づき、前記メモリブロックを選択するメモリブロック選択信号を出力するブロック選択部と、
   前記メモリブロックに含まれる前記擬似マルチポートセルへのデータの書き込みの可否を表すライトイネーブル信号と、前記ブロック選択部から出力される前記メモリブロック選択信号との論理積を演算する論理積演算部を有し、前記擬似マルチポートセルへのデータの書き込み時にＬレベルの前記読み書き選択信号を出力し、データの読み出し時にＨレベルの前記読み書き選択信号を出力する制御部と
   を含む、半導体記憶装置。
2. 論理積演算部は、否定論理積演算部と、当該否定論理積演算部の出力側に接続されるインバータとを有する、請求項１記載の半導体記憶装置。
3. 前記第２ワードラインドライバは、前記否定論理和演算部の出力側に、前記否定論理和を前記一対のワードラインのうちの前記他方に出力する、偶数段の直列に接続されるインバータを含む、請求項１又は２記載の半導体記憶装置。
4. 複数の擬似マルチポートセルを含む複数のメモリブロックと、
   前記メモリブロックに含まれる前記擬似マルチポートセルを特定するアドレスをデコードして出力するアドレスデコーダと、
   前記アドレスデコーダから出力されるアドレスに含まれるロウアドレスに基づき、前記メモリブロックに含まれる前記擬似マルチポートセルのワードラインを選択するワードライン選択信号を出力する第１ワードラインドライバと、
   前記第１ワードラインドライバから出力されるワードライン選択信号を前記メモリブロックに含まれる前記擬似マルチポートセルの一対のワードラインのうちの一方に出力する出力部と、前記ワードライン選択信号と、前記擬似マルチポートセルへの書き込み又は読み出しを選択する読み書き選択信号との否定論理和を前記一対のワードラインのうちの他方に出力する否定論理和演算部とを有し、当該擬似マルチポートセルへのデータの書き込み時に前記一対のワードラインをともに活性化し、データの読み出し時に前記一方のワードラインのみを活性化する第２ワードラインドライバと、
   前記アドレスに含まれる、前記メモリブロックを指定するブロックアドレスに基づき、前記メモリブロックを選択するメモリブロック選択信号を出力するブロック選択部と、
   前記メモリブロックに含まれる前記擬似マルチポートセルへのデータの書き込みの可否を表すライトイネーブル信号と、前記ブロック選択部から出力される前記メモリブロック選択信号との論理積を演算する論理積演算部を有し、前記擬似マルチポートセルへのデータの書き込み時にＬレベルの前記読み書き選択信号を出力し、データの読み出し時にＨレベルの前記読み書き選択信号を出力する制御部と
   を含む、半導体記憶装置と、
   前記半導体記憶装置の前記擬似マルチポートセルへのデータの書き込み、又は、前記半導体記憶装置の前記擬似マルチポートセルからのデータの読み出しを行う演算処理部と
   を含む、情報処理装置。

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