JPS6276092A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は半導体記憶装置に関し、特に多ポート記憶セ
ルを有する半導体記憶装置に関づる。

Ｕ発明の技術的背槽とその問題点］ 最近の半導体技術の発展により、種々の機能を右する半
導体記憶装置が開発されている。例えば、１つの記憶セ
ルに対して複数本のワード線とデータ線とを接続した所
謂多ボー１〜方式の記憶セルを有し、複数の記憶セルに
夕・］シて独立してかつ並行に読み出しあるいは書き込
み動作を行なう記憶装置がある。

この多ボート方式の記憶装置は、例えば、広範囲な用途
に用いられ広く酋及しているマイクロコンピュータの記
憶装置として、このマイクロコンビ」−一タの多機能化
を向上さゼろ上で有用性が１でｈまりつつある。

第１１図は２ボート記Ｉ装置＋！の７ビツ１へ分の記憶
セル部を示す回路図である。この記憶セル部は、一対の
インバータ回路１０１，１０３から成る記憶セル１０５
、トランスフ１トランジスタ１０７〜１１３．２本のワ
ード線ＷＬ１．ＷＬ２、二対のデータ線Ｄ１．Ｄ１及び
Ｄ２．Ｄ２とから構成されており、それぞれのインバー
タ回路１０１゜１０３は２つの素子から構成されている
ために、この記憶セル部は８つの素子から構成されてい
る。

インバータ回路１０１及び１０３は、それぞれの入力端
子と出力端子が互いに接続されている。

さらに、インバータ回路１０１０入力端子は、ゲート端
子がワード線ＷＬ１に接続されたトランスファトランジ
スタ１０７を介してデータ線Ｄ１に接続されており、出
力端子は、ゲート端子がワード線Ｗ　Ｌ　１に接続され
たトランスファトランジスタ１０９を介してデータ線Ｄ
１に接続されている。

インバータ回路１０３の入力端子は、ゲート端子がワー
ド線ＷＬ２に接続されたトランスファトランジスタ１１
１を介してデータ線Ｄ２に接続されており、出力端子は
ゲート端子がワード線ＷＬ２に接続されたトランスファ
トランジスタ１１３を介してデータ線Ｄ２に接続されて
いる。

次に、この記憶セル部のデータの読み出し及び書き込み
動作を、第１２図を用いて説明する。

第１２図は第１１図で示した記憶セル部を用いた記憶装
置の読み出し及び書ぎ込み動作に関連する一部の構成ブ
ロック図であり、記憶装置の記憶セルアレイは、表示の
簡略化のために２行１列に配列された２つの記憶セル部
（第１の記憶セル部１１５、第２の記憶セル部１１７）
だけを示したものである。

第１の記憶セル部１１５は、このセル部１１５を構成す
るデータ線Ｄ１、Ｄｌに接続さ°れたトランスファトラ
ンジスタのゲート端子が、Ｎ本からなる第１のワード線
群のｉ番目のワード線ＷＬ１ｉ　　＜１≦ｉ≦Ｎ）に接
続されており、データ線Ｄ２、Ｄ２に接続されたトラン
スファトランジスタのゲート端子が、Ｎ本からなる第２
のワード線群のｉ番目ワード線Ｗし２１に接続されてい
る。

第２の記憶セル部１１７は、このセル部１１５を構成す
るデータ線ｏｉ、Ｄｉに接続されたトランスファトラン
ジスタのゲート端子が、Ｎ本からなる第１のワード線群
のｊ番目のワード線ＷＬ１ｊ　　（１≦ｊ≦Ｎ）に接続
されており、データ線Ｄ２、Ｄ２に接続されたトランス
ファトランジスタのゲート端子が、Ｎ本からなる第２の
ワード線群のｊ番目のワード線ＷＬ２ｊに接続されてい
る。

ワード線ＷＬ１ｉ及びＷＬｌｊは、それぞれ駆動回路１
１９．１２１を介して第１アドレスデコーダ１２３に接
続されており、ワード線ＷＬ２ｉ及びＷ　Ｌ　２　ｊは
、それぞれ駆動回路１２５．１２７を介して第２アドレ
スデコーダ１２９に接続されている。１対のデータ線Ｄ
Ｉ、ｏｉは読み出し／書き込み回路１３１に接続されて
おり、１対のデータ線Ｄ２，０２は、読み出し／書き込
み回路１３３に接続されている。

次に、このような構成における、データの読み出し動作
について説明する。

第１のアドレス信号が第１アドレスデコーダ１２３に与
えられると、この第１のアドレス信号に対応したワード
線、例えばワード線ＷＬ１ｉを選択するべく、駆動信号
が第１アドレスデコーダから駆動回路１１９に与えられ
、駆動回路１１９が活性化されて、ワード線ＷＬ１ｉが
選択される。

ワード線ＷＬ１ｉが選択されると、ワード線ＷＬ１１に
接続された記憶セル部１１５のトランスファトランジス
タが導通状態となり、記憶セルに記憶されている電圧情
報及びこの電圧情報の反転電圧情報が、それぞれデータ
線Ｄｌ、Ｄｉを介してセンスアンプを有する第１の読み
出し／書ぎ込み回路１３１へ供給されて、この読み出し
／書き込み回路１３１から第１のアドレス信号に対応す
る読み出しデータが出力されることになる。

さらに、上述した読み出し動作と並行して、第１のアド
レス信号とは異なる第２のアドレス信号が第２アドレス
デコーダ１２９に与えられると、この第２のアドレス信
号に対応したワード線、例えばワード線ＷＬ２ｊが上述
したと同じように選択されて、記憶セル部１１７の記憶
セルに記憶されていた電圧情報及びこの電圧情報の反転
電圧情報が、それぞれデータ線Ｄ２．Ｄ２を介してセン
スアンプを有づる第２の読み出し／古き込み回路１３３
へ供給されて、この読み出し／占き込み回路１３１から
、第２のアドレス信号に対応する読み出しデータが出ノ
〕されることになる。

次に、書き込み動作について説明する。

例えば第１のアドレス信号に対応プるワード線、例えば
ＷＬｌｉが選択されると、このワード線に接続されてい
る記憶セル部１１５のトランスファ［−ランジスタが導
通状態となり、外部から書き込みデータが読み出し／古
き込み回路１３１に与えら、れ、この読み出し／書き込
み回路１３１から、μｍき込み電圧情報及びこの古き込
み電圧情報の反転電圧情報が、それぞれデータ線Ｄ１．
Ｄ１を介して、記憶セル部１１５の記憶セルに差動的に
書き込まれる。

さらに、上）ホした書き込み動作と並行してかつ独立に
、書き込み動作が行なわれている記憶セル部以外で、第
２のアドレス信号により選択されるワード線、例えばＷ
Ｌ２ｊに接続された記憶セル部１１７に対して、データ
線Ｄ２．Ｄ２及び読み出し／書き込み回路１３３を用い
ることにより、データの読み出しあるいは書き込み動作
を行なうことが可能である。

すなわら、このように１つの記憶セル部に対して、それ
ぞれ異なる２つのアドレス信号により選択される２本の
ワード線と、それぞれのワード線にλｊ応ザる２対のデ
ータ線を設けることにより、２つのアドレス信号に対応
するそれぞれ異なる記憶セル部に対して、並行して独立
に読み出しあるいは書き込み動作を行なうことができる
。

しかしながら、このように多ポート、例えばＮポート記
憶セルを有する記憶装置においては、１つの記ａｔルに
対して１本のワード線と１対のデータ線を設けた１ポー
トの記憶セルを右する記憶装置に比べて、Ｎ本のワード
線とＮ対（２Ｎ本）のデータ線が必要となり、専有面積
が増大して高集積化の障害になっていた。

第１３図は２ボート記憶装置における、２本のワード線
ＷＬＷ、ＷＬＲと一対のデータ線ＤＷ。

ＤＲとを有する１ごツ１へ分の記憶セル部を示す回路図
である。この記憶セル部は、記憶セル１３５゜トランス
ファケート１３７．１３９から構成されており、記憶セ
ル１３５は、それぞれの入力端子と出力端子が互いに接
続されたインバータ回路１４１．１４３とから構成され
ている。

ワード線ＷＬＷ及びデータ線ＤＷは、データの４き込み
動作時においてのみ用いられ、データのｍぎ込み動作時
には、ワード線ＷＬＷが選択されて、データ線ＤＷから
古き込みデータが記憶セル１３５に供給される。ワード
Ｉ　Ｗ　Ｌ　Ｒ及びデータｆ’５ｉ１ＤＲは、データの
読み出し動作時においてのみ用いられ、データの読み出
し動作時には、ワード線Ｗ　Ｌ　Ｒが選択されて、記憶
セル１３５に記憶されたデータがデータ線ＤＲに出ツノ
される。

インバータ回路１４１の入力端子は、グー１一端子がツ
ー１−″線Ｗ　Ｌ　Ｗに接続されたトランスファトラン
ジスタ１３７を介してデータ線ＤＷに接続されており、
その出力端子はゲート端子がワード線ＷＬ　Ｒに接続さ
れたトランスファトランジスタ１３９を介してデータ￥
ＡＤＲに接続されている。

インバータ回路１４１とインバータ回路１４３とは、イ
ンバータ回路１４１を形成するトランジスタのサイズが
、インバータ回路１４３を形成ツるトランジスタのサイ
ズよりも大きくなるように形成することで、インバータ
回路１４１の駆動能力をインバータ回路１４３の駆動能
力よるも大ぎくしで、１木のデータ線ＤＷによるｔＢき
込み動作を確実に行なえるようにしている。

第１４図は第１３図で示した記憶ヒル部を用いた記憶装
置の読み出し及び古き込み動作に関連す゛る一部の構成
ブロック図である。

この記憶装置においては、読み出しアドレスが読み出し
用アドレスデコーダ１４５に与えられると、この読み出
し用アドレスデコーダ１４５に駆動回路を介し接続され
たＮ木の読み出し用ワード線群の中から、読み出しアド
レスに対応した例えば１番目のワード線Ｗ　Ｌ　Ｒｉが
選択される。この選択されたワード線ＷＬＲｉに接続さ
れた記憶セル部１４７の記憶セルに記憶された゛−６圧
情報が、読み出し用データ線ＤＲを介して、この読み出
し用データ線ＤＲに接続された読み出し回路１４９に供
給されて、この読み出し回路１４９から読み出しアドレ
スに対応した読み出しデータが出力されることになる。

さらに、上述した読み出し動作と並行して、書き込み用
アドレスデコーダ１５１に書き込みアドレスが与えられ
て、読み出し動作と同様に、例えばワード線ＷＬＲｊが
選択されると、書き込みデータがデータ線ＤＷを介して
書き込み回路から、ワード線ＷＬＲｊに接続されている
記憶セル部１５３の記憶セルに書き込まれる。したがっ
て、１つの記憶セル部にあって、ワード線ＷＬＷとデー
タ線ＤＷとからなる書き込み用ボートと、ワード線ＷＬ
Ｒとデータ線ＤＲとからなる読み出し用ボートをそれぞ
れ有しているので、データ線ＤＷ。

ＤＲに接続されたそれぞれ異なる記憶セル部に対し、並
行して独立に読み出し動作と書き込み動作を行なうこと
ができる。

しかしながら、このような構成においては、それぞれの
ポートは読み出しあるいは書き込みのどららか一方の機
能しか有していない。このために、通常の２ボートとし
ての償能、すなわち、２つの異なるアドレスに対応する
記憶セルのデータを、並行して独立に読み出すことはで
きない。

また、記憶セルを形成するそれぞれのインバータ回路の
トランジスタのサイズを非λ１称にする必要があるため
に、記憶装置の中で、最も高密度化が要求されるセル部
分の専有面積が増大して、高集積化が困難となる。

第１５図は第１３図で示した記憶セル部に対して、ワー
ド線及びデータ線をそれぞれ１本づづ増やしたものであ
る。新たに設けられたデータ線ＤＲ２は、新たに設【プ
られたワード線ＷＬＲ２にゲート端子が接続されたトラ
ンスファトランジスタ１５６を介して、記憶セル１３５
を形成するインバータ回路１４１の出力端子に接続され
ている。

このように構成された記憶セル部に記憶されたデータの
読み出し動作においては、第１６図に示すように、それ
ぞれ２つの読み出しアドレスデコーダ及び読み出し回路
を用いて、第１読み出しアドレスデコーダ１５７に与え
られる第１読み出しアドレス及び、第２読み出しアドレ
スデコーダ１５９に与えられる第２読み出しアドレスに
より、例えば記憶セル部１６１及１６３が選択されて、
記憶セル部１６１に記憶されていた電圧情報はデータ線
ＤＲ１を介して、第１読み出し回路１６５に供給されて
、この第１読み出し回路１６５から第１読み出しデータ
が出力されるとともに、記憶セル部１６３に記憶されて
いた電圧情報はデータ線ＤＲ２を介して、第２読み出し
回路１６７に供給されて、この第２読み出し回路１６７
から第２読み出しデータが出力される。

したがって、このような構成とすることにより、２つの
異なるアドレスに対応するデータを並行して独立に読み
出すことが可能とはなるが、書き込み用データ線ＤＷが
１本であるために、記憶セルを非対称にしなりればなら
ず、第１４図に示した記憶装置と同様な問題が生じるこ
とになる。

［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
するところは、多ボート方式における記憶動作を確実に
かつ安定に行ない、集積密度を向上した半導体記憶装置
を提供することにある。

［発明の概要］ 上記目的を達成するために、この発明は、行列状に配置
され複数のワード線と複数のデータ線とが接続されて、
記憶情報が１本のデータ線を介して送出され、古き込み
情報が１対のデータ線を介して書き込まれる記憶セルと
、アドレス信号により指定されたワード線を選択するア
ドレスデコーダと、読み出し動作を行なう場合は、複数
のアドレス信号により、それぞれ指定されたワード線を
選択し、書き込み動作を行なう場合は、１つのアドレス
信号により同一の記憶セルに接続された１対のデータ線
からこの同一の記憶セルに情報を泪ぎ込むために、この
同一の記憶セルに接続された１　Ｒ＝１のワード線を選
択するセレクタ回路と、選択された記憶セルからデータ
線を介して送出された情報を外部に読み出す読み出し回
路と、選択された記憶セルに外部から１λｊのデータ線
を介して情報を古き込む古き込み回路とをイアすること
を要旨とする。

［発明の効果］ この発明によれば、複数のアドレス信号により、この複
数のアドレス信号にそれぞれ対応した複数のワード線を
選択するようにしたので、複数のアドレス信号により指
定された記憶セルに記憶された情報を、独立してかつ並
行に読み出すことができる。さらに、１つのアドレス信
号により、このアドレス信号に対応した記憶セルに、こ
の記憶セルに接続された２本のデータ線を介して情報を
書き込むようにしたので、書き込み動作を差動的に行な
うことが可能となり、書き込み情報の極性にかかわらず
安定して確実に短時間で書き込み動作を行なうことがで
きる。さらに、記憶セルの寸法を非対称とする必要がな
いので、記憶セルの高密度化が可能となり高集積化に寄
与することができる。

［発明の実施例１ 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の第１の実施例に係る半導体記憶装置
にＪ３ける１ビット分の記憶セル部を示す回路図である
。この記憶セル部は、２木のワード線ＷＬ１．ＷＬ２．
２本のデータ線Ｄｉ、Ｄ２、記憶セル１．トランスフア
ｌ−ランジスタ３，５により構成されている。

同図において、記憶セル１は２つのインバータ回路７．
９から構成されており、インパーク回路７は、その入力
端子がインバータ回路９の出力端子に接続されていると
ともに、ゲート端子がワードＩ！ＷＬ１に接続されたト
ランスファトランジスタ３を介して、データ線Ｄ１に接
続されている。

また、その出力端子は、インバータ回路９の入力端子に
接続されているとともに、ゲート端子がワード線Ｗ＋　
２に接続されたトランスファトランジスタ５を介して、
データ線Ｄ２に接続されている。

このように構成された記憶セル部においては、ワード線
ＷＬ１が選択されて活性化されると、トランスノアトラ
ンジスタ３が導通状態となり、記憶セル１に記憶されて
いた電圧情報が、トランスファトランジスタ３を介して
データ線Ｄ１に送出される。また、ワードＩ！ＷＬ２が
選択されて活性化されると、トランスファトランジスタ
５が導通状態となり、記憶セル１に記憶されていた電圧
情報が、トランスファトランジスタ５を介してデータ線
Ｄ２に送出される。

ざらに、ワード線ＷＬ１とワード線Ｗ　１．２が同時に
選択され活性化されると、トランスファトランジスタ３
及び５がともに導通状態となり、記憶セル１に記憶され
ていた電圧情報がデータ線Ｄ１及びＩ）　２に送出され
る。また、トランスノアトランジスタ３及び５が導通状
態において、データ線Ｄ１に所定の電圧情報、データ線
Ｄ２にデータ線Ｄ１に与えられた所定の電圧情報の反転
電圧情報が与えられると、記憶セル１に所定の電圧情報
が記憶されることになる。

第２図は第１図で示した記憶セル部を用いた記憶１！！
ｉ首の読み出し及び書き込み動作に関連する一部の構成
ブロック図であり、記憶装置の記憶セルアレイ１１は、
表示の簡略化のために２行１列に配列された２つの記憶
セル部（第１の記憶セル部１３、第２の記憶セル部１５
）だけを示したものである。

第１の記憶ヒル部１３は、このセル部ゴ３を構成するデ
ータ線Ｄ１に接続されている１〜ランスフア１ヘランジ
スタのゲート端子が、Ｎ本からなる第１のワード線群の
１番目のワード線ＷＬ　１　ｉ　に（１≦ｉ≦Ｎ）に接
続されでおり、データ線Ｄ２に接続されたトランスファ
トランジスタのゲート端子が、Ｎ本からなる第２のワー
ド線ｖ、Ｙの（番目のワード線ＷＬ２ｉに接続されてい
る。

第２の記憶ヒル部１５は、このセル部１５を構成するデ
ータ線Ｄ１に接続されてれいるトランス７７１〜ランジ
スタのゲート端子が、第１のワード線群の１番目のワー
ド線Ｗ　Ｌ　１　ｊに接続され、データ線Ｄ２に接続さ
れている１〜ランスフアトランジスタのゲート端子が、
第２のワード線群の１番目のワードＦｉｔ　Ｗ　Ｌ　２
　ｊに接続されている。

データ線Ｄ１は、第１の読み出し回路３３に接続されて
いるとともに、古き込み回路３５に接続されてれおり、
データ線Ｄ２は第２の読み出し回路３５に接続さている
とともに、書き込み回路３５に接続さている。

それぞれの読み出し回路３３及び３５は、データ線Ｄ１
及びＤ２にトランスフ１トランジスタを介して接続され
た記憶セルに記憶されている電圧情報を外部に読み出す
ものであり、出き込み回路３５は、外部から与えられる
互いに極性の異なるデータを、データ線Ｄ１及びＤ２に
接続された任意の１つの記憶セルに差動的に古き込むた
めのものである。

第１アドレスデコーダ１７は、バッファ回路１つ、２１
を介してワード線ＷＬ１ｉ及びＷＬｌｊに接続されてい
るとともに、セレクタ２３及び２５に接続されている。

この第１アドレスデコーダ１７は、第１アドレス信号に
対応した第１のワード線群のワード線を選択するもので
ある。

第２のアドレスデコーダ２７は、セレクタ２３に接続さ
、れ、このセレクタ２３はバッファ回路２９を介してワ
ード線ＷＬ２ｊに接続されているとともに、セレクタ２
５に接続され、このセレクタ２５はバラフッ回路３１を
介してワード線ＷＬ２ｊに接続されている。この第２ア
ドレスデコーダ２７は、第２アドレス信号に対応した第
２のワード線群のワード線をセレクタ２３及び２５を介
して選択するものである。

セレクタ２３及び２５は、動作時においては、第２アド
レス信号により第２のワード線群の中のワード線を選択
すべく、第２アドレスデコーダ２７と第２のワード線群
を接続するものである。また、書き込み信号ＷＥが活性
化され、書ぎ込み動作時においては、第１アドレス信号
により選択された第１のワード線と同じ記憶セルに接続
された第２のワード線を第１アドレス信号を用いて選択
すべく、第１アドレスデコーダ１７と第２のワード線群
を接続するものである。

第３図及び第４図はこのセレクタの具体的な回路構成を
示づ回路図である。

第３図に示したセレクタは、ノット回路、アンド回路、
ノア回路により構成されている。アンド回路３つは、そ
の入力端子には第１アドレスデコーダ１７により第１ア
ドレス信号がデコードされた第１アドレスデコード信号
及び、書き込み動作時において活性化される書き込み信
号ＷＥが与えられる。アンド回路４１は、その入力端子
には第２アドレスデコーダ２７により第２アドレス信号
がデコードされた第２アドレスデコード信号及び、ノッ
ト回路４３を介して書き込み信号ＷＥが与えられる。ノ
ア回路４５は、その入力端子がアンド回路３９及びアン
ド回路４１の出力端子に接続され、その出力端子がバッ
ファ回路を介して第２のワード線群の中のワード線に接
続されている。

このように構成されたセレクタにおいて、第１のワード
線群ＷＬ１及び第２のワード線群ＷＬ２の中のワード線
が、例えばハイレベル状態で活性化されるものとする。

このような場合の読み出し動作時においては、書き込み
信号ＷＥがロウレベル状態にあり、ロウレベルの書き込
み信号ＷＥがアンド回路３９の一方の入力端子に供給さ
れて、第１アドレスデコード信号の信号状態にかかわら
ずアンド回路３９はロウレベルの出力信号をノア回路４
５の一方の入力端子に供給する。また、アンド回路４１
の一方の入力端子には、書き込み信号ＷＥのノット回路
４３により反転されたハイレベルの信号が供給される。

したがって、第２アドレスデコード信号がハイレベル状
態となると、このハイレベルの第２アドレスデコード信
号がアンド回路４１の使方の入力端子に供給され、アン
ド回路４１からハイレベルの出力信号がノア回路４５の
他方の入力端子に供給される。このため、ノア回路４５
の出力端子はハイレベル状態となり、この出力端子にバ
ッファ回路を介して接続された第２のワード線群の中の
ワード線が活性化されて選択されることになる。

古き込み動作時においては、書き込み信号ＷＥがハイレ
ベル状ｒフとなり、このハイレベルの書き込み信＠ＷＥ
が、アンド回路３つの一方の入力端子に供給されており
、アンド回路４１の一方の入力端子には、書き込み信号
ＷＥのノット回路４３により反転されたロウレベルの信
号が供給されて、第２アドレスデコード信号の信号状態
にかかわらず、アンド回路４１からロウレベルの出力信
号がノア回路４５の一方の入力端子に供給される。

したがって、第１アドレスデコード信号がハイレベル状
態となると、このハイレベルの第１のアドレスデコード
信号がアンド回路３つの他方の入力端子に供給され、ア
ンド回路３９からハイレベルの出力信号がノア回路４５
の他方の入力端子に供給される。このため、ノア回路４
５の出力端子はハイレベルとなり、この出力端子に接続
された第１のワード線群の中のワード線が活性化されて
選択されることになる。

第４図はセレクタの他の具体的な回路構成を示したもの
である。このセレクタは、ワイヤードオアを用いて回路
を構成したものであり、回路動作は第３図に示したセレ
クタと同様である。

次に、第２図に示した回路構成における記憶装置の読み
出し動作及び古き込み動作を説明する。

まず、読み出し動作においては、第１のアドレス信号が
第１アドレスデコーダ１７に与えられると、第１アドレ
スデコーダ１７は、この第１アドレス信号に対応した第
１のワード線群の中のワード線、例えばワード線ＷＬ１
ｉを活性化すべく、第１アドレスデコード信号がバッフ
ァ回路１９を介してワード線ＷＬ１ｉに供給されて、ワ
ード線ＷＬ　１　ｉが活性化され選択される。ワード線
’ＶＶ　Ｌｌｌが選択されると、このワード線ＷＬ１ｉ
にゲート端子が接続された第１の記憶セル部１３を構成
するトランスファトランジスタが導通状態となり、第１
の記憶セル部１３の記憶セルに記憶された電圧情報が、
データ線Ｄ１を介して第１の読み出し回路３３へ供給さ
れて、第１のアドレス信号に対応した読み出しデータが
、第１の読み出し回路３３から出力されて、読み出し動
作が行なわれる。

さらに、上述した読み出し動作と並行して、第２アドレ
ス信号が、第２アドレスデコーダ２７に与えられると、
第２アドレスデコーダ２７は、こ第２アドレス信号に対
応した第２のワード線群の中のワード線、例えばワード
線ＷＬ２ｊを選択すべく、第２アドレスデコード信号が
、セレクタ２５に供給される。セレクタ２５は書き込み
信号ＷＥが非活性状態にあるために、第２アドレスデコ
ード信号はバッファ回路３１を介してワード線ＷＬ２ｊ
に供給されて、ワード線ＷＬ２Ｊが活性化され選択され
る。ワード線ＷＬ２ｊが選択されると、このワード線Ｗ
Ｌ２ｊにゲート端子が接続された第２の記憶セル部１５
を構成するトランスファトランジスタが導通状態となり
、第２の記憶セル部１５の記憶セルに記憶された電圧情
報が、データ線Ｄ２を介して第２の読み出し回路３７へ
供給されて、第２のアドレス信号に対応した読み出しデ
ータが、第２の読み出し回路３７から出力されることに
なる。したがって、２つの異なるアドレス信号により、
それぞれのアドレス信号に対応する記憶セルに記憶され
ているデータを、独立してかつ並行に読み出すことが可
能となり、２ポートとして機能することになる。

次に、円ぎ込み動作時において、書ぎ込み信号ＷＥが活
性化されて、第１アドレス信号が第１アドレスデコーダ
１７に与えられると、第１のアドレスデコーダ１７は、
この第１アドレス信号に対応した第１のワード線群の中
のワード線、例えばワード線ＷＬ１ｉを選択すべく、第
１アドレスデコード信号がバッファ回路１９を介してワ
ード線ＷＬ　１　ｉに供給されて、ワード線ＷＬ１ｉが
活性化されて選択される。さらに、第１アドレスデコー
ド信号は、セレクタ２３及びバッファ回路２つを介して
、ワード線ＷＬ２ｉに供給されて、ワード線ＷＬ２ｉが
活性化され選択される。

ワード線ＷＬ１ｉ及びワード線ＷＬ２ｉが選択されると
、ゲート端子がワード線ＷＬ１ｉに接続され、第１の記
憶セル部１３を構成するトランスファトランジスタ及び
ゲート端子がワード線ＷＬ２１に接続され、第１の記憶
ゼル部１３を構成する１〜ランスフアトランジスタは導
通状態となる。

そして、外部から書き込みデータとして電圧情報が書き
込み回路３５に与えられると、この電圧情報が書き込み
回路３５からデータ線Ｄ１を介して、記憶セル部１３を
構成する記憶セルに送出されるとともに、この電圧情報
が反転された反転電圧情報が、書き込み回路３５からデ
ータ線Ｄ２を介して、記憶セル部１３を構成する記憶セ
ルに送出されて、書き込み動作が行なわれる。

すなわち、１つのアドレス信号により選択された記憶セ
ル部１３を構成する記憶セルに対して２本のデータ線Ｄ
Ｉ、Ｄ２を用いることにより、書き込みデータが差動的
に書ぎ込まれることになる。

したがって、このような構成にあっては、１つの記憶セ
ルに対して２本のデータ線を用いて書き込み動作が行な
われるので、古き込みデータの極性にかかわらず、確実
にかつ短い時間で記憶セルに書き込み動作を行なうこと
が可能となる。さらに、記憶セルを構成する２つのイン
バータ回路のトランジスタの大ぎさを非対称にする必要
がないので、記憶セルの専有面積を低減して高密度化を
図ることが可能となる。

第５図はこの発明の第２の実施例に係る半導体記憶装置
の構成ブロック図であり、この記憶装置の記憶セル部は
第１図に示した記憶セル部を用いたものである。なお、
第２図と同符号のものは同一物を示し、その説明は省略
する。

この実施例における記憶装置は、アドレスセレクタ４゛
７を第１アドレスデコーダ１７及び第２アドレスデコー
ダ２７に接続して、読み出し動作時においては、第１読
み出しアドレス信号及び第２読み出しアドレス信号にそ
れぞれ対応した記憶セルに記憶されたデータが、独立し
て並行に読み出されるものであり、さらに、第３読み出
し／書き込みアドレス信号に対応した記憶セルに一記憶
されたデータが読み出されるものである。また、書き込
み動作時においては、第３読み出し／書き込みアドレス
信号に対応した記憶セルに、２本のデータ線Ｄ１．Ｄ２
を用いて差動的にデータが書き込まれるものである。

第６図はアドレスセレクタ４７の具体的な回路構成を示
したものであり、このアドレスセレクタ４７は、ノア回
路４９，５１．アンド回路５３〜５９、ノット回路６１
とにより構成されている。

アンド回路５３の一方の入力端子は、第１読み出しアド
レス信号が入力され、他方の入力端子にはノット回路６
１を介してアドレスセレクタイネイブル信号（以下ｒＥ
Ｎ信号Ｊと貯ぶ。）が入力されており、アンド回路５５
の一方の入力端子は、第３読み出し／書き込みアドレス
信号が入力され、他方の端子にはＥＮ信号が入力されて
いる。アンド回路５３及び５５のそれぞれの出力端子は
ノア回路４９の入力端子に接続されており、ノア回路４
つの出力端子は第１アドレスデコーダに接続されている
。

アンド回路５７の一方の入力端子は、第２読み出しアド
レス信号が入力され、他方の端子にはノット回路６１を
介してＥＮ信号が入力されており、アンド回路５７の一
方の入力端子は、第３読み出し／書き込みアドレス信号
が入力され、他方の端子にはＥＮ信号が入力されている
。アンド回路５７及び５９のそれぞれの出力端子はノア
回路５１の入力端子に接続されており、ノア回路５１の
出力端子は第２アドレスデコーダに接続されている。

このような回路構成において、ＥＮ信号が非活性化状態
にある時には、第１読み出しアドレス信号がノア回路４
９から第１アドレスデコーダ１７に供給されるとともに
、第２読み出しアドレス信号がノア回路５１から第２ア
ドレスデコーダ２７に供給されることになる。ＥＮ信号
が活性化状態にある時には、第３読み出し／占き込みア
ドレス信号が、ノア回路４つ及び５１から第１アドレス
デコーダ１７及び第２アドレスデコーダ２７にそれぞれ
供給されることになる。

次に、このような回路構成のアドレスセレクタ４７が接
続された記憶装置の読み出し、書き込み動作を第５図を
用いて説明する。

読み出し動作時において、ＥＮ信号が非活性化状態にあ
る場合には、第１読み出しアドレス信号及び第２読み出
しアドレス信号が、それぞれ第１アドレスデコーダ１７
及び第２アドレスデコーダ２７に与えられて、第１アド
レスデコーダ１７は、第１アドレス信号に対応した記憶
セル部、例えば記憶セル部１３を選択すべく、この記憶
セル部１３に接続された第１の１フ一ド線群の中のワー
ド線ＷＬ１ｉを活性化して選択する。ワード線ＷＬＩｉ
が選択されると、記憶セル部１３を構成する記憶セルか
らこの記憶セルに記憶されていた電圧情報が、データ線
Ｄ１を介して読み出し回路３３に送出されて、この読み
出し回路３３により外部にデータが読み出される。

さらに、第２アドレスデコーダ２７は、第２読み出しア
ドレス信号に対応した記憶セル部、例えば記憶セル部１
５を選択すべく、この記憶セル部１５に接続されたワー
ド線ＷＬ　２ｊを活性化して選択する。ワード！！；！
ＷＬ２ｊが選択されると、記憶セル部１５を構成する記
憶セルからこの記憶セルに記憶されていた電圧情報が、
データ線Ｄ２を介して読み出し回路３７に送出されて、
この読み出し回路３７により外部にデータが読み出され
る。

また、ＥＮ信号が活性化状態にある場合には、第３読み
出し／力ぎ込みアドレス信号が、第１アドレスデコーダ
１７及び第２アドレスデコーダ２７に与えられ、第１ア
ドレスデコーダ１７及び第２アドレスデコーダ２７は、
この第３読み出し／出ぎ込みアドレス信号に対応した同
一の記憶セル部、例えば記憶ヒル部１３を選択すべく、
第１アドレスデコーダ１７はワード線ＷＬ　１　ｉを、
また、第２アドレスデコーダ２７はワード線ＷＬ２ｉを
活性化して選択する。ワード線ＷＬ１ｉ及びＷＬ２１が
選択されると、記憶ヒル部１３を構成する記憶セルから
、この記憶セルに記憶されていた電圧情報が、データ線
Ｄ１及びＤ２を介して、読み出し／書ぎ込み回路３７か
ら外部に記憶データが読み出される。

次に書き込み動作時においては、ＥＮ信号は活性化状態
となり上述したように、第３読み出し／占ぎ込みアドレ
ス信号が、第１アドレスデコーダ１７及び第２アドレス
デコーダ２７に与えられ、この第３読み出し／書き込み
アドレス信号に対応した記憶セル部、例えば記憶セル部
１５を構成する記憶セルが選択されて、読み出し／占き
込み回路３５から、内さ込みデータがデータ線Ｄ１を介
して、書き込みデータの反転信号がデータ線Ｄ２を介し
て、差動的に記憶セルに書き込まれる。

したがって、このような回路構成においても、２つのア
ドレス信号に対して、それぞれ独立して並行に読み出し
動作を行なうとともに、１つの記憶セルに対して２本の
データ線を用いて差動的にデータの書き込み動作を行な
うので、第１の実施例と同様の効果を得ることができる
。

第７図はこの発明の第３の実施例に係る半導体記憶装置
における１ビット分の記憶セル部を示す回路図である。

この記憶セル部の特徴とするところは、第１図に示した
記憶セル部に対して、それぞれワード線ＷＬ３及びデー
タ線Ｄ３を設けて、グー１〜端子がワード線ＷＬ３に接
続されたトランスファｈランジスタロ３を介して、記憶
セル１とデータ線Ｄ３とを接続したことにある。このよ
に構成された記憶セル部を用いることにより３ボー１〜
の機能を右づる記憶装置を構成づ−ることが可能となる
。なお、第１図と同符号のものは同一物を示し、その説
明は省略した。

第８図は第７図に示した記憶セル部を用いて、３ボート
の機能を有する記憶装置の構成ブロック図である。この
記憶装置の特徴とするところは、第２図に示した記憶装
置に対して、第３のワード線群ＷＬ３の中のワード線を
活性化して選択するための第３のアドレスデコーダ６５
と、データ線Ｄ３に送出された電圧情報を外部に読み出
すための読み出し回路６７とを設けたことにある。

このように構成された記憶装置においては、第１アドレ
ス信号、第２アドレス信号及び第３アドレス信号にそれ
ぞれ対応した記憶セルから、それぞれの記憶セルに記憶
されたデータが、３本のデータ線ＤＩ、Ｄ２．Ｄ３を介
して、それぞれ独立して並行に読み出すことかできる。

さらに、古き込み信号Ｗ「を活性化づ−ることにより、
第２図に示した記憶装置と同様に、第１７ドレス信号に
対応した記憶セルに、データ線Ｄｉ、Ｄ２を介して占ぎ
込みデータが古き込まれるとともに、第３アドレス信号
を第３アドレスデコーダ６５に与えらることにより、第
３アドレス信号に対応した、書き込み動作が行なわれて
いない記憶セルから、データ線Ｄ３を介してデータを読
み出すことができる。なお、第２図と同符号のものは同
一物を示し、その説明は省略した。

第９図はこの発明の第４の実施例に係る半導体記憶装置
における１ビット分の記憶セル部を示す回路図である。

この記憶セル部の特徴とするところは、第７図に示した
記憶セル部に対して、それぞれワード線ＷＬ４及びデー
タ線Ｄ４を設けて、ゲート端子がワード線ＷＬ４に接続
されたトランスファトランジスタ６９を介して、記憶セ
ル１とデータ線Ｄ４とを接続したことにある。なお、第
７図と同符号のものは同一物を示し、その説明は省略し
た。

第１０図は第９図に示した記憶セル部を用いて、４ボー
トの機能を有する記憶装置の構成ブロック図である。こ
の記憶装置の特徴とするところは、第２図に示した記憶
装置の１つの記憶セル部に対して、さらにワード線及び
データ線をそれぞれ２木づつ増加させ、増加したワード
線ＷＬ３．ＷＬ４を選択するために、第３アドレスデコ
ーダ７１及び第４アドレスデコーダ７３を設けるととも
に、増加したデータ線Ｄ４．Ｄ３に対して、データ線Ｄ
１．Ｄ２と同様に、読み出し回路７５．７７及び書き込
み回路７つを設けたことにある。

このように構成された記憶装置においては、第２図に示
した記憶装置に対して、１つの記憶セルに対してワード
線及びデータ線がそれぞれ２本づつ増加しているために
、４つのアドレス信号に対して、それぞれ独立して並行
に読み出し動作を行なうことが可能であり、２つの異な
るアドレスに対して、それぞれ独立して並行に書き込み
動作を行なうことが可能である。さらに、２つのアドレ
ス信号に対して、それぞれ独立して並行に読み出し動作
を行なうとともに、この読み出し動作と独立して並行に
、読み出し動作を行なう２つのアドレス信号と異なるア
ドレス信号に対して、古き込み動作も行なうことができ
る。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係る半導体記憶装置
を構成する記憶セル部を示す回路図、第２図は第１図に
示した記憶セル部を用いた記憶装置の構成を示すブロッ
ク図、第３図及び第４図は第２図におけるセレクタの一
構成を示す回路図、第５図はこの発明の第２の実施例に
係り、第１図に示した記憶セル部を用いた半導体記憶装
置の構成を示すブロック図、第６図は第５図の半導体記
憶装置におけるアドレスセレクタの一構成を示ず回路図
、第７図はこの発明の第３の実施例に係る半導体記憶装
置を構成する記憶セル部を示ず回路図、第８図は第７図
に示した記憶セル部を用いた記憶装置の構成を示すブロ
ック図、第９図はこの発明の第４の実施例に係る半導体
記憶装置を構成する記憶セル部を示す回路図、第１ｏ図
は第９図に示した記憶セル部を用いた記憶装置の構成を
示すブロック図、第１１図、第１３図、第１５図は記憶
セル部の一従来例を示す回路図、第１２図は第１１図に
示した記憶セル部を用いた記憶装置の一従来例を示すブ
ロック図、第１４図は第１３図に示した記憶セル部を用
いた記憶装置の一従来例を示すブロック図、第１６図は
第１５図に示した記憶セル部を用いた記憶装置の一従来
例を示すブロック図である。 （図の主要な部分を表わす符号の説明）１・・・記憶セ
ル １３．１５・・・記憶セル部 １７・・・第１アドレスデコーダ ２３．２５・・・セレクタ ２７・・・第２アドレスデコーダ ３３．３７・・・読み出し回路 ３５・・・占ぎ込み回路 第１図 テーク ！２図 セムクタ ｆｔフタ 第　４　図 込− 第５図　　　６ ケ 第６図 第７図 第９　図 １７　　　　り’７　　　　’７１　　　７１Ｐ！Σ・
す　ｒ−′メ　　１「き入５ノｔ　Ｔ　−グ　　　　　
　第　１０　　図データ　　　　　テーク 第１１図 第１２図 第１３図 第１４図 手崩売ネ「ｎ正置（自発） 昭和６０年１０月２２日 ３、補正をする者 事件との関係　特許出願人 住所（居所）　神奈川県用崎市幸区堀用町７２番地氏名
く名称）　　　（３０７）株式会社　東　　芝代表者　
佐　波　正　− ｌＬ代理人 住　所　　　〒１０５東京都港区虎ノ門１丁目２番３号
虎ノ門第−ビル５階 （発送日　昭和　　年　　月　　日） ６、補正の対染 明Ｉｌｌ書全文 ７、補正の内容 明細書全文を別紙の通り補正する。 ８、添付書類の目録 全文訂正明細書　　　　　　　　　　　　　　　　　　
１通以上 明　　　　細　　　　書 １、発明の名称 半導体記憶装置 ２、特許請求の範囲 （１）　　行列状に配置され複数のワード線と複数のデ
ータ線とが接続されて、記憶情報が１本のデータ線を介
して送出され、書き込み情報が１対のデータ線を介して
書き込まれる記憶セルと、アドレス信号により指定され
たワード線を選択するアドレスデコーダと、読み出し動
作を行なう場合は、複数のアドレス信号により、それぞ
れ指定されたワード線を選択し、書き込み動作を行なう
場合は、１つのアドレス信号により同一の記憶セルに接
続された１対のデータ線からこの同一の記憶セルに情報
を書き込むために、この同一の記憶セルに接続された１
対のワード線を選択するセレクタ回路と、選択された記
憶セルからデータ線を介して送出された情報を外部に読
み出す読み出し回路と、選択された記憶セルに外部から
１対のデータ線を介して情報を書き込む書き込み回路と
を有することを特徴とする半導体記憶装置。 〈２）　　前記セレクタ回路は書き込み信号に基づいて
、アドレス信号が前記アドレスデコーダでデコードされ
たアドレスデコード信号により指定されたワード線を選
択することを特徴とする特許請求の範囲第１項に記載の
半導体記憶装置。 （３）　　前記セレクタ回路は書き込み信号に基づいて
、前記アドレスデコーダがそれぞれのアドレス信号に対
応したワード線を選択すべく、前記アドレス信号を前記
アドレスデコーダに供給することを特徴とする特許請求
の範囲第１項に記載の半導体記憶装置。 ３、発明の詳細な説明 ［発明の技術分野］ この発明は半導体記憶装置に関し、特に多ポート記憶セ
ルを有する半導体記憶装置に関する。 ［発明の技術的背景とその問題点］ 最近の半導体技術の発展により、種々の機能を有する半
導体記憶装置が開発されている。例えば、１つの記憶セ
ルに対して複数本のワード線とデータ線とを接続した所
謂多ポート方式の記憶セルを有し、複数の記憶セルに対
して独立してかつ並行に読み出しあるいは書き込み動作
を行なう記憶装置がある。 この多ボート方式の記憶装置は、例えば、広範囲な用途
に用いられ広く普及しているマイクロコンピュータの記
憶装置として、このマイクロコンピュータの多機能化を
向上させる上で有用性が高まりつつある。 第１１図は２ボート記憶装置の１ビット分の記憶セル部
を示す回路図である。この記憶セル部は、一対のインバ
ータ回路１０１．１０３から成る記憶セル１０５、トラ
ンスファトランジスタ１０７〜１１３．２本のワード線
ＷＬ１．ＷＬ２、二対のデータ線Ｄ１．Ｄｌ及びＤ２．
Ｄ２とから構成されており、それぞれのインバータ回路
１０１゜１０３は２つの素子から構成されているために
、この記憶セル部は８つの素子から構成されている。 インバータ回路１０１及び１０３は、それぞれの入力端
子と出力端子が互いに接続されている。 ざらに、インバータ回路１０１の入力端子は、ゲート端
子がワード線ＷＬＩに接続されたトランスファトランジ
スタ１０７を介してデータ線Ｄ１に接続されており、出
力端子は、ゲート端子がワードａＷＬ１に接続されたト
ランスファトランジスタ１０９を介してデータ１１０１
に接続されている。 インバータ回路１０３の入力端子は、ゲート端子がワー
ド線ＷＬ２に接続されたトランスファトランジスタ１１
１を介してデータ線Ｄ２に接続されており、出力端子は
ゲート端子がワード線ＷＬ２に接続されたトランスファ
トランジスタ１１３を介してデータ線Ｄ２に接続されて
いる。 次に、この記憶セル部のデータの読み出し及び書き込み
動作を、第１２図を用いて説明する。 第１２図は第１１図で示した記憶セル部を用いた記憶装
置の読み出し及び書き込み動作に関連する一部の構成ブ
ロック図であり、記憶装置の記憶セルアレイは、表示の
簡略化のために２行１列に配列された２つの記憶セル部
（第１の記憶セル部１１５、第２の記憶セル部１１７）
だけを示したものである。 第１の記憶セル部１１５は、このセル部１１５を構成す
るデータ線Ｄ１、ＤＩに接続されたトランスファトラン
ジスタのゲート端子が、Ｎ本からなる第１のワード線群
の１番目のワード線ＷＬＩｌ　　（１≦１≦Ｎ）に接続
されており、データ線Ｄ２、Ｄ２に接続されたトランス
ファトランジスタのゲート端子が、Ｎ本からなる第２の
ワード線群の１番目ワード線Ｗ［２；に接続されている
。 第２の記憶セル部１１７は、このしル部を構成するデー
タ線Ｄ１．Ｄ１に接続されたトランスファトランジスタ
のゲート端子が、Ｎ本からなる第１のワードＶＡ群の９
番目のワード線ＷＬ１ｊ（１≦Ｊ≦Ｎ）に接続されてお
り、データ線Ｄ２゜Ｄ２に接続されたトランスファトラ
ンジスタのゲ１−　端子が、Ｎ本からなる第２のワード
線ｌ！Ｙの９番目のワード線〜ｖＬ２Ｊに１妄続されて
いる。 ワード線〜Ｖ　Ｌ　１　ｉ及びＷ　ｌ−１ｊは、ぞれぞ
れ駆動回路１１９．１２１を介して第１アドレスデコー
ダ１２３に接続されており、ワード線ｗｃ２１及びＷＬ
２ｊは、それぞれ駆動回路１２５，１２７を介して第２
アドレスデコーダ１２つに接続されている。１対のデー
タ線Ｄｉ、Ｄ１はあ“じみ出し／書き込み回路１３１に
接続されており、１り・１のデータ線Ｄ２．Ｄ２は、読
み出し／書き込み回路１３３に接続されている。 次に、このような構成に、Ｊ３ける、データの読み出し
動作について説明する。 第１のアドレス信号が第１アドレスデコーダ１２３に与
えられると、この第１のアドレス信号に対応したワード
線、例えばワード線ＷＬ　１　ｉを選択づるべく、駆動
信号が第１アドレスデコーダから駆動回路１１９に与え
られ、駆動回路１１９が活性化されて、ワードＩＩＷＬ
１ｉが選択される。 ワード線ＷＬ１ｉが選択されると、ワード線ｗ　１−１
１に接続された記憶セル部１１５のトランスファトラン
ジスタが導通状態となり、記憶セルに記憶されている電
圧情報及びこの電圧情報の反転電圧情報が、それぞれデ
ータ線ＤＩ、Ｄ１を介してセンスアンプを何する第１の
読み出し／書き込み回路１３１へ供給されて、この読み
出し／書き込み回路１３１から第１のアドレス信号に対
応する読み出しデータが出力されることになる。 さらに、」］述した読み出し動作と並行して、第１のア
ドレス信号とは異なる第２のアドレス信号が第２アドレ
スデコーダ１２９に与えられると、この第２のアドレス
信号に対応したワード線、例えばワード線Ｗ　Ｌ　２　
ｊが上述したと同じように選択されて、記憶セル部１１
７の記憶セルに記憶されていた電圧情報及びこの電圧情
報の反転電圧情報が、それぞれデータ線Ｄ２．Ｄ２を介
してセンスアンプを有する第２の読み出し／占ぎ込み回
路１３３へ供給されて、この読み出し／書き込み回路１
３１から、第２のアドレス信号に対応する読み出しデー
タが出力されることになる。 次に、３さ込み動作について説明する。 例えば第１のアドレス信号に対応するワード線、例えば
ｌ＃　Ｌ　１　：が選択されると、このワード線に接続
されている記憶セル部１１５のトランスファトランジス
タが導通状態となり、外部から書き込みデータが読み出
し／書き込み回路１３１に与えられ、この読み出し／書
き込み回路１３１から、占き込み電圧情報及びこのよき
込み電圧情報の反転電圧情報が、それぞれデータ線Ｄ１
．Ｄ１を介して、記憶セル部１１５の記憶セルに差動的
に書き込まれる。 さらに、上述した書き込み動作と並行してかつ独立に、
占き込み動作が行なわれている記憶セル部以外で、第２
のアドレス信号により選択されるワード線、例えばＷＬ
２ｊに接続された記憶セル部１１７に対して、データ線
Ｄ２．Ｄ２及び読み出し／書き込み回路１３３を用いる
ことにより、データの読み出しあるいは書き込み動作を
行なうことが可能である。 すなわち、このように１つの記憶セル部に対して、それ
ぞれ異なる２つのアドレス信号により選択される２木の
ワード線と、それぞれのワード線に対応する２対のデー
タ線を設けることにより、２つのアドレス信号に対応す
るそれぞれ異なる記憶セル部に対して、並行して独立に
読み出しあるいは書き込み動作を行なうことができる。 しかしながら、このように多ポート、例えばＮボート記
憶セルを有する記憶装置においては、１つの記憶セルに
対して１木のワード線と１対のデータ線を設けた１ポー
トの記憶セルを有する記憶装置に比べて、Ｎ本のワード
線とＮ対（２Ｎ本）のデータ線が必要となり、専有面積
が増大して高集積化の障害になっていた。 第１３図は２ポート記憶装置における、２本のワード線
ＷＬＷ、ＷＬＲと一対のデータ線ＤＷ。 ＤＲとを有する１ピット分の記憶セル部を示す回路図で
ある。この記憶セル部は、記憶セル１３５゜トランスフ
ァケート１３７．１３９から構成されており、記憶セル
１３５は、それぞれの入力端子と出力端子が互いに接続
されたインバータ回路１４１．１４３とから構成されて
いる。 ワード線ＷＬＷ及びデータ線ＤＷは、データの古き込み
動作時においてのみ用いられ、データの古き込み動作時
には、ワード線ＷＬＷが選択されて、データ線ＤＷから
宙ぎ込みデータが記憶セル１３５に供給される。ワード
線ＷＬＲ及びデータ線ＤＲは、データの読み出し動作時
においてのみ用いられ、データの読み出し動作時には、
ワードｌ　Ｗ　Ｌ　Ｒｂ＜選択されて、記憶セル１３５
に記憶されたデータがデータ線ＯＲに出力される。 インバータ回路１４１の入力端子は、ゲート端子がワー
ド線ＷＬＷに接続されたトランスファトランジスタ１３
７を介してデータ線ＤＷに接続されており、その出力端
子はゲート端子がワード線ＷＬＲに接続されたトランス
ファトランジスタ１３９を介してデータ線ＯＲに接続さ
れている。 インバータ回路１４１とインバータ回路１４３とは、イ
ンバータ回路１４１を形成するトランジスタのサイズが
、インバータ回路１４３を形成するトランジスタのサイ
ズよりも大きくなるように形成することで、インバータ
回路１４１の駆動能力をインバータ回路１４３の駆動能
力よるも大ぎくしで、１本のデータ線ＯＷによる男き込
み動作を確実に行なえるようにしている。 第１４図は第１３図で示した記憶セル部を用いた記憶装
置の読み出し及び書き込み動作に関連する一部の構成ブ
ロック図である。 この記憶装置においては、読み出しアドレスが読み出し
用アドレスデコーダ１４５に与えられると、この読み出
し用アドレスデコーダ１４５に駆動回路を介し接続され
たＮ本の読み出し用ワード線群の中から、読み出しアド
レスに対応した例えば１番目のワード線ＷＬＲｉが選択
される。この選択されたワード線ＷＬＲｉに接続された
記憶セル部１４７の記憶セルに記憶された電圧情報が、
読み出し用データ線ＯＲを介して、この読み出し用デー
タ線Ｄ　Ｒに接続された読み出し回路１４９に供給され
て、この読み出し回路１４９から読み出しアドレスに対
応した読み出しデータが出力されることになる。 さらに、上述した読み出し動作と並行して、書き込み用
アドレスデコーダ１５１に書き込みアト：　　　　　レ
スが与えられて、読み出し動作と同様に、例えばワード
線ＷＬＷｊが選択されると、書き込みデータがデータ線
ＤＷを介して書き込み回路から、ワード線ＷＬＷｊに接
続されている記憶セル部１５３の記憶セルに書き込まれ
る。したがって、１つの記憶セル部にあって、ワード線
ＷＬＷとデータ線ＤＷとからなる書き込み用ポートと、
ワード線ＷＬＲとデータ１ｉＤＲとからなる読み出し用
ポートをそれぞれ有しているので、データ線ＤＷ、ＤＲ
に接続されたそれぞれ異なる記憶セル部に対し、並行し
て独立に読み出し動作と書き込み動作を行なうことがで
きる。 しかしながら、このような構成においては、それぞれの
ポートは読み出しあるいは書き込みのどちらか一方の機
能しか有していない。このために、通常の２ポートとし
ての機能、すなわち、２つの異なるアドレスに対応する
記憶セルのデータを、並行して独立に読み出すことはで
きない。 また、記憶セルを形成するそれぞれのインバータ回路の
トランジスタのサイズを非対称にする必要があるために
、記憶装置の中で、最も高密度化が要求されるセル部分
の専有面積が増大して、高集積化が困難となる。 第１５図は第１３図で示した記憶セル部に対しで、ワー
ド線及びデータ線をそれぞれ１本づづ増やしたものであ
る。新たに設けられたデータ線ＤＲ２は、新たに設けら
れたワード線ＷＬＲ２にゲート端子が接続されたトラン
スファトランジスタ１５６を介して、記憶セル１３５を
形成するインバータ回路１４１の出力端子に接続されて
いる。 このように構成された記憶セル部に記憶されたデータの
読み出し動作においては、第１６図に示すように、それ
ぞれ２つの読み出しアドレスデコーダ及び読み出し回路
を用いて、第１読み出しアドレスデコーダ１５７に与え
られる第１読み出しアドレス及び、第２読み出しアドレ
スデコーダ１５９に与えられる第２読み出しアドレスに
より、例えば記憶セル部１６１及１６３が選択されて、
記憶セル部１６１に記憶されていた電圧情報はデータＩ
！ＤＰＩを介して、第１読み出し回路１６５に供給され
て、この第１読み出し回路１６５から第１読み出しデー
タが出力されるとともに、記憶セル部１６３に記憶され
ていた電圧情報はデータ線ＤＲ２を介して、第２読み出
し回路１６７に供給されて、この第２読み出し回路１６
７から第２読み出しデータが出力される。 したがって、このような構成とすることにより、２つの
異なるアドレスに対応するデータを並行して独立に読み
出すことが可能とはなるが、書き込み用データ線ＤＷが
１本であるために、記憶セルを非対称にしなければなら
ず、第１４図に示した記憶装置と同様な問題が生じるこ
とになる。 ［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
するところは、多ボート方式における記憶動作を確実に
かつ安定に行ない、集積密度を向上した半導体記憶装置
を提供することにある。 ［発明の概要］ 上記目的を達成するために、この発明は、行列状に配置
され複数のワード線と複数のデータ線とが接続されて、
記憶情報が１本のデータ線を介して送出され、書き込み
情報が１対のデータ線を介して書き込まれる記憶セルと
、アドレス信号により指定されたワード線を選択するア
ドレスデコーダと、読み出し動作を行なう場合は、複数
のアドレス信号により、それぞれ指定されたワード線を
選択し、書ぎ込み動作を行なう場合は、１つのアドレス
信号により同一の記憶セルに接続された１対のデータ線
からこの同一の記憶セルに情報を書き込むために、この
同一の記憶セルに接続された１対のワード線を選択する
セレクタ回路と、選択された記憶セルからデータ線を介
して送出された情報を外部に読み出す読み出し回路と、
選択された記憶セルに外部から１対のデータ線を介して
情報を書き込む書き込み回路とを有することを要旨とす
る。 ［発明の効果１ この発明によれば、複数のアドレス信号により、この複
数のアドレス信号にそれぞれ対応した複数のワード線を
選択するようにしたので、複数のアドレス信号により指
定された記憶セルに記憶された情報を、独立してかつ並
行に読み出すことができる。さらに、１つのアドレス信
号により、このアドレス信号に対応した記憶セルに、こ
の記憶セルに接続された２本のデータ線を介して情報を
書き込むようにしたので、書き込み動作を差動的に行な
うことが可能となり、書き込み情報の極性にかかわらず
安定して確実に短時間で書き込み動作を行なうことがで
きる。さらに、記憶セルの寸法を非対称とする必要がな
いので、記憶セルの高密度化が可能となり高集積化に寄
与することができる。 ［発明の実施例］ 以下、図面を用いてこの発明の詳細な説明する。 第１図はこの発明の第１の実施例に係る半導体記憶装置
における１ビット分の記憶セル部を示す回路図である。 この記憶セル部は、２本のワード線ＷＬ１．ＷＬ２．２
本のデータ線０１．Ｄ２、記憶セル１．トランスファト
ランジスタ３．５により構成されている。 同図において、記憶セル１は２つのインバータ回路７，
９から構成されており、インバータ回路７は、その入力
端子がインバータ、回路９の出力端子に接続されている
とともに、ゲート端子がワード線ＷＬ１に接続されたト
ランスファトランジスタ３を介して、データ線Ｄ１に接
続されている。 また、その出力端子は、インバータ回路９の入力端子に
接続されているとともに、ゲート端子がワードｍｗＬ２
に接続されたトランスフ１トランジスタ５を介して、デ
ータＷＡＤ２に接続されている。 このように′構成された記憶セル部においては、ワード
線ＷＬＩが選択されて活性化されると、トランスフ１ト
ランジスタ３が導通状態となり、記憶セル１に記憶され
ていた電圧情報が、トランスフ１トランジスタ３を介し
てデータ線Ｄ１に送出される。また、ワード線ＷＬ２が
選択されて活性化されると、トランスファトランジスタ
５が導通状態となり、記憶セル１に記憶されていた電圧
情報が、トランスファトランジスタ５を介してデータ線
Ｄ２に送出される。 さらに、ワード線ＷＬ１とワード線ＷＬ２が同時に選択
され活性化されると、トランスフ１トランジスタ３及び
５がともに導通状態となり、記憶セル１に記憶されてい
た電圧情報がデータ線Ｄ１及びＤ２に送出される。また
、トランスファトランジスタ３及び５が導通状態におい
て、データ線Ｄ１に所定の電圧情報、データＩ！１ｌＤ
２にデータ線Ｄ１に与えられた所定の電圧情報の反転電
圧情報が与えられると、記憶セル１に所定の電圧情報が
記憶されることになる。 第２図は第１図で示した記憶セル部を用いた記憶装置の
読み出し及び書き込み動作に関連する一部の構成ブロッ
ク図であり、記憶装置の記憶セルアレイ１１は、表示の
簡略化のために２行１列に配列された２つの記憶セル部
（第１の記憶セル部１３、第２の記憶セル部１５）だけ
を示したものである。 第１の記憶セル部１３は、このセル部１３を構成するデ
ータ線Ｄ１に接続されているトランスファトランジスタ
のゲート端子が、Ｎ本からなる第１のワード線群のｉ番
目のワード線ＷＬ１ｉに（１≦１≦Ｎ）に接続されてお
り、データ線Ｄ２に接続されたトランスファトランジス
タのゲート端子が、Ｎ本からなる第２のワード線群のｉ
番目のワード線ＷＬ２ｉに接続されている。 第２の記憶セル部１５は、このセル部１５を構成するデ
ータ線Ｄ１に接続されているトランスフ、　　　　７１
’−７：／　’２−〇′−１“°・ｆｆ１１１７−１’
！１１　　　　　群のｊ番目のワード線ＷＬ１ｊに接続
され、データｌ！１ｌＤ２に接続されているトランスフ
ァトランジスタのゲート端子が、第２のワード線群のｊ
番目のワードＰ２ＷＬ２ｊに接続されている。 データ線Ｄ１は、第１の読み出し回路３３に接続されて
いるとともに、書き込み回路３５に接続されており、デ
ータ線Ｄ２は第２の読み出し回路３５に接続されている
とともに、書き込み回路３５に接続されている。 それぞれの読み出し回路３３及び３７は、データ線Ｄ１
及びＤ２に１−ランスフ？トランジスタを介して接続さ
れた記憶セルに記憶されている電圧情報を外部に読み出
すものであり、書き込み回路３５は、外部から与えられ
る互いに極性の異なるデータを、データ線Ｄ１及びＤ２
に接続された任意の１つの記憶セルに差動的に古き込む
ためのものである。 第１アドレスデコーダ１７は、バッファ回路１９．２１
を介してワード線Ｗ　Ｌ　１　ｉ及びＷＬｌｊに接続さ
れているとともに、セレクタ２３及び２５に接続されて
いる。この第１アドレスデコーダ１７は、第１アドレス
信号に対応した第１のワード線群のワード線を選択する
ものである。 第２のアドレスデコーダ２７は、セレクタ２３に接続さ
れ、このセレクタ２３はバッファ回路２つを介してワー
ド線ＷＬ２ｊに接続されているとともに、セレクタ２５
に接続され、このセレクタ２５はバッファ回路３１を介
してワード線ＷＬ２ｊに接続されている。この第２アド
レスデコーダ２７は、第２アドレス信号に対応した第２
のワード線群のワード線をセレクタ２３及び２５を介し
て選択するものである。 セレクタ２３及び２５は、読み出し動作時においては、
第２アドレス信号により＠２のワード線群の中のワード
線を選択すべく、第２アドレスデコーダ２７と第２のワ
ード線群を接続するものである。また、店き込み信号Ｗ
Ｅが活性化され、店ぎ込み動作時においては、第１アド
レス信号により選択された第１のワード線と同じ記憶セ
ルに接続された第２のワード線を第１アドレス信号を用
いて選択づ゛べく、第１アドレスデコーダ１７と第２の
ワード線群を接続するものである。 第３図及び第４図はこのセレクタの具体的な回路構成を
示す回路図である。 第３図に示したセレクタは、ノット回路、アンド回路、
オア回路により構成されている。アンド回路３９は、そ
の人ツノ端子には第１アドレスデコーダ１７により第１
アドレス信号がデコードされた第１アドレスデコード信
号及び、書き込み動作時において活性化される書き込み
信号ＷＥが与えられる。アンド回路４１は、ぞの入力端
子には第２７ドレスデコーダ２７により第２アドレス信
号がデコードされた第２アドレスデコード信号及び、ノ
ット回路４３を介して書き込み信号ＷＥが与えられる。 オア回路４５は、その入力端子がアンド回路３９及びア
ンド回路４１の出力端子に接続され、その出力端子がバ
ッファ回路を介して第２のワード線群の中のワード線に
接続されている。 このように構成されたセレクタにおいて、第１のワード
線群ＷＬＩ及び第２のワード線群ＷＬ２の中のワード線
が、例えばハイレベル状態で活性化されるものとする。 このような場合の読み出し動作時においては、書き込み
信号ＷＥがロウレベル状態にあり、ロウレベルの書き込
み信号ＷＥがアンド回路３９の一方の入力端子に供給さ
れて、第１アドレ°スデコード信号の信号状態にかかわ
らずアンド回路３つはロウレベルの出力信号をオア回路
４５の一方の入力端子に供給する。また、アンド回路４
１の一方の入力端子には、書き込み信号ＷＥのノット回
路４３により反転されたハイレベルの信号が供給される
。 したがって、第２アドレスデコード信号がハイレベル状
態となると、このハイレベルの第２アドレスデコード信
号がアンド回路４１の他方の入力端子に供給され、アン
ド回路４１からハイレベルの出力信号がオア回路４５の
他方の入力端子に供給される。このため、オア回路４５
の出力端子はハイレベル状態となり、この出力端子にバ
ッファ回路を介して接続された第２のワード線群の中の
ワード線が活性化されて選択されることになる。 書き込み動作時においては、書き込み信号ＷＥがハイレ
ベル状態となり、このハイレベルの書き込み信号ＷＥが
、アンド回路３９の一方の入力端子に供給されており、
アンド回路４１の一方の入力端子には、書き込み信号Ｗ
Ｅのノット回路４３により反転されたロウレベルの信号
が供給されて、第２アドレスデコード信号の信号状態に
かかわらず、アンド回路４１からロウレベルの出力信号
がオア回路４５の一方の入力端子に供給される。 したがって、第１アドレスデコード信号がハイレベル状
態となると、このハイレベルの第１のアドレスデコード
信号がアンド回路３つの他方の入力端子に供給され、ア
ンド回路３９からハイレベルの出力信号がオア回路４５
の他方の入力端子に供給される。このため、オア回路４
５の出力端子はハイレベルとなり、この出力端子に接続
された第２のワード線群の中のワード線が活性化されて
選択されることになる。 第４図はセレクタの他の具体的な回路構成を示したもの
である。このセレクタは、ワイヤードオアを用いて回路
を構成したものであり、回路動作は第３図に示したセレ
クタと同様である。 次に、第２図に示した回路構成における記憶装置の読み
出し動作及び古き込み動作を説明する。 まず、読み出し動作においては、第１のアドレス信号が
第１アドレスデコーダ１７に与えられると、第１アドレ
スデコーダ１７は、この第７アドレス信号に対応した第
１のワード線群の中のワード線、例えばワード線Ｗし１
１を活性化すべく、第１アドレスデコード信号がバッフ
ァ回路１９を介してワード線ＷＬ１ｉに供給されて、ワ
ード線Ｗ［１１が活性化され選択される。ワード線ＷＬ
１１が選択されると、このワード線Ｗ　Ｌ　１　ｉにゲ
ート端子が接続された第１の記憶セル部１３を構成する
トランスファトランジスタが導通状態となり、第１の記
憶セル部１３の記憶セルに記憶された電圧情報が、デー
タ線Ｄ１を介して第１の読み出し回路３３へ供給されて
、第１のアドレス信号に対応した読み出しデータが、第
１の読み出し回路３３から出力されて、読み出し動作が
行なわれる。 ：　　　　　　さらに、上述した読み出し動作と並行し
て、第：　　　　２ア（，２，、ヶ＠８□２ア、ッユア
、−ッ。７゜与えられると、第２アドレスデコーダ２７
は、この第２アドレス信号に対応した第２のワード線群
の中のワード線、例えばワード線ＷＬ２ｊを選択すべく
、第２アドレスデコード信号が、セレクタ２５に供給さ
れる。セレクタ２５は書き込み信号ＷＥが非活性状態に
あるために、第２アドレスデコード信号はバッファ回路
３１を介してワード線ＷＬ２ｊに供給されて、ワード線
ＷＬ２ｊが活性化され選択される。ワード線ＷＬ２ｊが
選択されると、このワードａＷＬ２ｊにゲート端子が接
続された第２の記憶セル部１５を構成するトランスフ１
トランジスタが導通状態となり、第２の記憶セル部１５
の記憶セルに記憶された電圧情報が、データ線Ｄ２を介
して第２の読み出し回路３７へ供給されて、第２のアド
レス信号に対応した読み出しデータが、第２の読み出し
回路３７から出力されることになる。したがって、２つ
の異なるアドレス信号により、それぞれのアドレス信号
に対応する記憶セルに記憶されているデータを、独立し
てかつ並行に読み出すことが可能となり、２ポートとし
て機能することになる。 次に、書き込み動作時において、書き゛込み信号ＷＥが
活性化されて、第１アドレス信号が第１アドレスデコー
ダ１７に与えられると、第１のアドレスデコーダ１７は
、この第１アドレス信号に対応した第１のワード線群の
中のワード線、例えばワード線ＷＬ１ｉを選択すべく、
第１アドレスデコード信号がバッファ回路１９を介して
ワード線ＷＬ１ｉに供給されて、ワード線ＷＬ１ｉが活
性化されて選択される。さらに、第１アドレスデコード
信号は、セレクタ２３及びバッファ回路２９を介して、
ワード線ＷＬ２１に供給されて、ワード線ＷＬ２ｉが活
性化され選択される。 ワード線ＷＬ１ｉ及びワード線ＷＬ２ｉが選択されると
、ゲート端子がワード線Ｗし１ｔに接続：　　　８ゎ、
□１（７）ｆｆＥ！□７．１３□□６８５アユフ？トラ
ンジスタ及びゲート端子がワード線ＷＬ２１に接続され
、第１の記憶セル部１３を構成するトランスファトラン
ジスタは導通状態となる。 （エ。工、外４カ１．６込ヵアー、お。工、ユ９いが書
き込み回路３５に与えられると、この電圧情報が書き込
み回路３５からデータ線Ｄ１を介して、記憶セル部１３
を構成する記憶セルに送出されるとともに、この電圧情
報が反転された反転電圧情報が、出ぎ込み回路３５から
データ線Ｄ２を介して、記憶セル部１３を構成する記憶
セルに送出されて、書き込み動作が行なわれる。 すなわち、１つのアドレス信号により選択された記憶は
ル部１３を構成する記憶セルに対して２本のデータ線０
１，０２を用いることにより、書き込みデータが差動的
に書き込まれることになる。 したがって、このような構成にあっては、１つの記憶セ
ルに対して２本のデータ線を用いて書き込み動作が行な
われるので、書き込みデータの極性にかかわらず、確実
にかつ短い時間で記憶セルに書き込み動作を行なうこと
が可能となる。さらに、記憶セルを構成する２つのイン
バータ回路のトランジスタの大きさを非対称にする必要
がないので、記憶セルの専有面積を低減して高密度化を
図ることが可能となる。 第５図はこの発明の第２の実施例に係る半導体記憶装置
の構成ブロック図であり、この記憶装置の記憶セル部は
第１図に示した記憶セル部を用いたものである。なお、
第２図と同符号のものは同一物を示し、その説明は省略
する。 この実施例における記憶装置は、アドレスセレクタ４７
を第１アドレスデコーダ１７及び第２アドレスデコーダ
２７に接続して、読み出し動作時においては、第１読み
出しアドレス信号及び第２読み出しアドレス信号にそれ
ぞれ対応した記憶セルに記憶されたデータが、独立して
並行に読み出されるものであり、ざらに、第３読み出し
、／′書き込みアドレス信号に対応した記憶セルに記憶
されたデータが読み出されるものである。また、出き込
み動作時においては、第３読み出し／書き込みアドレス
信号に対応した記憶セルに、２本のデータ線Ｄ１．Ｄ２
を用いて差動的にデータが書き込まれるものである。 第６図はアドレスセレクタ４７の具体的な回路構成を示
したものであり、このアドレスセレクタ４７は、オア回
路４９，５１．アンド回路５３〜５９、ノッ（・回路６
１とにより構成されている。 アンド回路５３の一方の入力端子は、第１読み出しアド
レス信号が入力され、他方の入力端子にはノット回路６
１を介してアドレスセレクタイネイブル信号（以下ｒＥ
Ｎ信号」と呼ぶ。）が入力されており、アンド回路５５
の一方の入力端子は、第３読み出し／書き込みアドレス
信号が入力され、他方の端子にはＥＮ信号が入力されて
いる。アンド回路５３及び５５のそれぞれの出力端子は
オア回路４つの入力端子に接続されており、オア回路４
つの出力端子は第１アドレスデコーダに接続されている
。 アンド回路５９の一方の入力端子は、第２読み出しアド
レス信号が入力され、他方の端子にはノット回路６１を
介してＥＮ信号が入力されており、アンド回路５７の一
方の入力端子は、第３読み出し／＠き込みアドレス信号
が入力され、他方の端子にはＥＮ信号が入力されている
。アンド回路５７及び５９のそれぞれの出力端子はオア
回路５１の入力端子に接続されており、オア回路５１の
出力端子は第２アドレスデコーダに接続されている。 このような回路構成において、ＥＮ信号が非活性化状態
にある時には、第１読み出しアドレス信号がオア回路４
９から第１アドレスデコーダ１７に供給されるとともに
、第２読み出しアドレス信号がオア回路５１から第２ア
ドレスデコーダ２７に供給されることになる。ＥＮ信号
が活性化状態にある時には、第３読み出し／書ぎ込みア
ドレス信号が、オア回路４９及び５１から第１アドレス
デコーダ１７及び第２アドレスデコーダ２７にそれぞれ
供給されることになる。 次に、このような回路構成のアドレスセレクタ４７が接
続されｔ〔記憶装置の読み出し、書き込み動作を第５図
を用いて説明する。 読み出し動作時において、ＥＮ信号が非活性化状態にあ
る場合には、第１読み出しアドレス信号及び第２読み出
しアドレス信号が、それぞれ第１アドレスデコーダ１７
及び第２アドレスデコーダ２７に与えられて、第１アド
レスデコーダ１７は、第１アドレス信号に対応した記憶
しル部、例えば記憶セル部１３を選択すべく、この記憶
セル部１３に接続された第１のワード線群の中のワード
線ＷＬ１ｉを活性化して選択する。ワード線ＷＬＩＩが
選択されると、記憶セル部１３を構成づ゛る記憶セルか
らこの記憶セルに記憶されていた電圧情報が、データ線
Ｄ１を介して読み出し回路３３に送出されて、この読み
出し回路３３により外部にデータが読み出される。 さらに、第２アドレスデコーダ２７は、第２読み出しア
ドレス信号に対応した記憶セル部、例えば記憶セル部１
５を選択すべく、この記憶セル部１５に接続されたワー
ド線ＷＬ　２ｊを活性化して選択する。ワード線ＷＬ２
ｊが選択されると、記憶セル部１５を構成する記憶セル
からこの記憶セルに記憶されていた電圧情報が、データ
ＰｉｌＤ２を介して読み出し回路３７に送出されて、こ
の読み出し回路３７により外部にデータが読み出される
。 また、ＥＮ信号が活性化状態にある場合には、第３読み
出し／書き込みアドレス信号が、第１アドレスデコーダ
１７及び第２アドレスデコーダ２７に与えられ、第１ア
ドレスデコーダ１７及び第２アドレスデコーダ２７は、
この第３読み出し／書き込みアドレス信号に対応した同
一の記憶セル部、例えば記憶セル部１３を選択すべく、
第１アドレスデコーダ１７はワード線Ｗ　Ｌ　１　ｉを
、また、第２アドレスデコーダ２７はワード線ＷＬ２ｉ
を活性化して選択する。ワード線ＷＬ１ｉ及びＷし２１
が選択されると、記憶セル部１３を構成する記憶セルか
ら、この記憶セルに記憶されていた電圧情報が、データ
線Ｄ１及びＤ２を介して、読み出し／書き込み回路３５
から外部に記憶データが読み出される。 次に出き込み動作時においては、ＥＮ信号は活性化状態
となり上述したように、第３読み出し／Ｊ）キ込みアド
レス信号が、第１アドレスデコーダ１７及び第２アドレ
スデコーダ２７に与えられ、この第３読み出し／書き込
みアドレス信号に対応した記憶セル部、例えば記憶セル
部１５を構成する記憶セルが選択されて、読み出し／書
き込み回路３５から、書き込みデータがデータ線Ｄ１を
介して、書き込みデータの反転信号がデータ線Ｄ２を介
して、差動的に記憶セルに゛書き込まれる。 したがって、このような回路構成においても、２つのア
ドレス信号に対して、それぞれ独立して並行に読み出し
動作を行なうとともに、１つの記憶セルに対して２本の
データ線を用いて差動的にデータの書き込み動作を行な
うので、第１の実施例と同様の効果を得ることができる
。 第７図はこの発明の第３の実施例に係る半導体記憶装置
における１ビット分の記憶セル部を示す回路図である。 この記憶セル部の特徴とするところは、第１図に示した
記憶セル部に対して、それぞれワード線ＷＬ３及びデー
タ線Ｄ３を設けて、ゲート端子がワード線ＷＬ３に接続
されたトランスフ１トランジスタ６３を介して、記憶セ
ル１とデータ線Ｄ３とを接続したことにある。このよう
に構成された記憶セル部を用いることにより３ポートの
機能を有する記憶装置を構成することが可能となる。な
お、第１図と同符号のものは同一物を示し、その説明は
省略した。 第８図は第７図に示した記憶セル部を用いて、３ポート
の機能を有する記憶装置の構成ブロック図である。この
記憶装置の特徴とするところは、第２図に示した記憶装
置に対して、第３のワード線群ＷＬ３の中のワード線を
活性化して選択するための第３のアドレスデコーダ６５
と、データ線Ｄ３に送出された電圧情報を外部に読み出
すための読み出し回路６７とを設けたことにある。 このように構成された記ｔｎ装置においては、第１アド
レス信号、第２アドレス信号及び第３アドレス信号にそ
れぞれ対応した記憶セルから、それぞれの記憶セルに記
憶されたデータが、３本のデータ線Ｄｉ、Ｄ２．Ｄ３を
介して、それぞれ独立して並行に読み出すことができる
。さらに、書き込み信号ＷＥを活性化することにより、
第２図に示した記憶装置と同様に、第１アドレス信号に
対応した記憶セルに、データ線Ｄ１．Ｄ２を介して書き
込みデータが書き込まれるとともに、第３アドレス信号
を第３アドレスデコーダ６５に与えらることにより、第
３アドレス信号に対応した、書き込み動作が行なわれて
いない記憶セルから、データ線Ｄ３を介してデータを読
み出すことができる。なお、第２図と同符号のものは同
一物を示し、その説明は省略した。 第９図はこの発明の第４の実施例に係る半導体記憶装置
における１ビット分の記憶セル部を示す回路図である。 この記憶セル部の特徴とするところは、第７図に示した
記憶セル部に対して、それぞれワード線ＷＬ４及びデー
タＩｍＤ４を設けて、ゲート端子がワード線ＷＬ４に接
続されたトランスファトランジスタ６９を介して、記憶
セル１とデータ線Ｄ４とを接続したことにある。なお、
第７図と同符号のものは同一物を示し、その説明は省略
した。 第１０図は第９図に示した記憶セル部を用いて、４ポー
トの機能を有する記憶装置の構成ブロック図である。こ
の記憶装置の特徴とするところは、第２図に示した記憶
装置の１つの記憶セル部に対して、さらにワード線及び
データ線をそれぞれ２本づつ増加させ、増加したワード
線ＷＬ３．ＷＬ４を選択するために、第３アドレスデコ
ーダ７１及び第４アドレスデコーダ７３を設けるととも
に、増加したデータ線Ｄ４．Ｄ３に対して、データ線Ｄ
ｉ、Ｄ２と同様に、読み出し回路７５．７７及び書き込
み回路７９を設けたことにある。 このように構成された記憶装置においては、第２図に示
した記憶装置に対して、１つの記憶セルに対してワード
線及びデータ線がそれぞれ２本づつ増Ｊｌｌ　Ｌでいる
ために、４つのアドレス信号に対して、それぞれ独立し
てＩｉＣ行に読み出し動作を行なうことが可能であり、
２つの異なるアドレスに７・１シて、それぞれ独立して
並行に占き込み動作を行なうことが可能である。さらに
、２つのアドレス信号に対して、それぞれ独立して並行
に読み出し動作を行なうとどもに、この読み出し動作と
独立して並行に、読み出し動作を行なう２つのアドレス
（３号と異なるアドレス信号に対して、古き込み動作も
行なうことができる。 ４、図面の簡単な説明 第１図はこの発明の第１の実施例に係る半導体記憶′３
ｆ５置を構成する記憶セル部を示す回路図、第２図は第
１図に示した記憶セル部を用いた記憶装置の構成を示す
ブロック図、第３図及び第４図は第２図におけるセレク
タの一構成を示す回路図、第５図はこの発明の第２の実
施例に係り、第１図に示した記憶ヒル部を用いた半導体
記憶装置の構成を示すブロック図、第６図は第５図の半
導体記憶装置【こ、ｊ３けるアドレスセレクタの一構成
を示す回路図、第７図はこの発明の第３の実施例に係る
半導体記憶装置を構成する記憶セル部を示す回路図、第
８図は第７図に示した記憶セル部を用いた記憶装置の構
成を示すブロック図、第９図はこの発明の第４の実施例
に係る半導体記憶装置を構成する記憶セル部を示す回路
図、第１０図は第９図に示した記憶セル部を用いた記憶
装置の構成を示すブロック図、第１１図、第１３図、第
１５図は記憶セル部の一従来例を示す回路図、第１２図
は第１１図に示した記憶セル部を用いた記憶′Ａ首の一
従来例を示すブロック図、第１４図は第１３図に示した
記憶セル部を用いた記憶装置の一従来例を示すブロック
図、第１６図は第１５図に示した記憶セル部を用いた記
憶装置の一従来例を示す１０ツク図である。 （図の主要な部分を表わ１符号の説明）１・・・記憶セ
ル １３．１５・・・記憶セル部 １７・・・第１アドレスデコーダ ２３．２５・・・セレクタ ２７・・・第２アドレスデコーダ ３３．３７・・・読み出し回路 ３５・・・占き込み回路

Claims (1)

【特許請求の範囲】
1. 行列状に配置され複数のワード線と複数のデータ線とが
   接続されて、記憶情報が１本のデータ線を介して送出さ
   れ、書き込み情報が１対のデータ線を介して書き込まれ
   る記憶セルと、アドレス信号により指定されたワード線
   を選択するアドレスデコーダと、読み出し動作を行なう
   場合は、複数のアドレス信号により、それぞれ指定され
   たワード線を選択し、書き込み動作を行なう場合は、１
   つのアドレス信号により同一の記憶セルに接続された１
   対のデータ線からこの同一の記憶セルに情報を書き込む
   ために、この同一の記憶セルに接続された１対のワード
   線を選択するセレクタ回路と、選択された記憶セルから
   データ線を介して送出された情報を外部に読み出す読み
   出し回路と、選択された記憶セルに外部から１対のデー
   タ線を介して情報を書き込む書き込み回路とを有するこ
   とを特徴とする半導体記憶装置。