JPH0757469A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0757469A JPH0757469A JP5220552A JP22055293A JPH0757469A JP H0757469 A JPH0757469 A JP H0757469A JP 5220552 A JP5220552 A JP 5220552A JP 22055293 A JP22055293 A JP 22055293A JP H0757469 A JPH0757469 A JP H0757469A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 2ポートRAMにおいて消費電力の小さなR
AMセルを提供する。 【構成】 インバータ8,9によるラッチ回路の1つの
出力30とアースとの間にゲート1,2を、また他の出
力31とアースとの間にゲート3,4を、更に、アース
とリードデータ線RDDとの間にゲート5〜7を夫々直
列接続する。ライト時ライトワード線WWによりゲート
1,4をオンとしておき、ライトデータ線WD、WDB
に応じてゲート2,3のいずれかをオンとしラッチ回路
へデータを書込む。リード時リードワード線RW及びリ
ードデータ許可線RDEによりゲート6,7を共にオン
としておき、ラッチ回路のデータに応じてゲート5のオ
ンオフを制御し、それに応じてリードデータ線RDDで
リードデータを導出する。これにより非選択状態の他の
セルには影響を与えずにリードライトができ、他のセル
はリード動作をなす必要がなく電力削減が可能。
AMセルを提供する。 【構成】 インバータ8,9によるラッチ回路の1つの
出力30とアースとの間にゲート1,2を、また他の出
力31とアースとの間にゲート3,4を、更に、アース
とリードデータ線RDDとの間にゲート5〜7を夫々直
列接続する。ライト時ライトワード線WWによりゲート
1,4をオンとしておき、ライトデータ線WD、WDB
に応じてゲート2,3のいずれかをオンとしラッチ回路
へデータを書込む。リード時リードワード線RW及びリ
ードデータ許可線RDEによりゲート6,7を共にオン
としておき、ラッチ回路のデータに応じてゲート5のオ
ンオフを制御し、それに応じてリードデータ線RDDで
リードデータを導出する。これにより非選択状態の他の
セルには影響を与えずにリードライトができ、他のセル
はリード動作をなす必要がなく電力削減が可能。
Description
【0001】
【産業上の利用分野】本発明はメモリ回路に関し、特に
1ビット分の情報を格納するRAM(ランダムアクセス
メモリ)のセル構成に関する。
1ビット分の情報を格納するRAM(ランダムアクセス
メモリ)のセル構成に関する。
【0002】
【従来の技術】この種のRAMセルのうち、書込み専用
ポートと読出し専用ポートとを各々1つづつ有する2ポ
ートRAMセルがあり、その回路例を図3に示す。
ポートと読出し専用ポートとを各々1つづつ有する2ポ
ートRAMセルがあり、その回路例を図3に示す。
【0003】図3において、一対のワード線AW,BW
と二対のデータ線AD,ADBとBD,BDBとが設け
られており、これ等ワード線とデータ線との交叉部に1
ビットメモリセルが配置されている。このメモリセルは
基本的にはデータラッチ用の一対のインバータ8,9
と、このデータラッチ部に対するデータ入出力用のゲー
ト素子(一般にはNMOS素子)11〜14とからな
る。
と二対のデータ線AD,ADBとBD,BDBとが設け
られており、これ等ワード線とデータ線との交叉部に1
ビットメモリセルが配置されている。このメモリセルは
基本的にはデータラッチ用の一対のインバータ8,9
と、このデータラッチ部に対するデータ入出力用のゲー
ト素子(一般にはNMOS素子)11〜14とからな
る。
【0004】一対のインバータ8,9の互いの入出力は
2つの接続点30,31にて夫々共通接続されることに
より周知のラッチ回路を構成する。接続点30とデータ
線ADとの間にはゲート素子11が接続され、そのゲー
トにはワード線AWが接続されている。また、この接続
点30とデータ線BDとの間にはゲート素子13が接続
され、そのゲートにはワード線BWが接続されている。
2つの接続点30,31にて夫々共通接続されることに
より周知のラッチ回路を構成する。接続点30とデータ
線ADとの間にはゲート素子11が接続され、そのゲー
トにはワード線AWが接続されている。また、この接続
点30とデータ線BDとの間にはゲート素子13が接続
され、そのゲートにはワード線BWが接続されている。
【0005】接続点31とデータ線ADB及びBDBと
の各間には、ゲート素子12及び14が夫々接続されて
おり、これ等ゲート素子12及び14の各ゲートには、
ワード線AW及びBWが夫々接続されている。
の各間には、ゲート素子12及び14が夫々接続されて
おり、これ等ゲート素子12及び14の各ゲートには、
ワード線AW及びBWが夫々接続されている。
【0006】このRAMセルを用いたRAM全体の回路
構成は、図4に示すように、アドレス入力が行デコーダ
と列デコーダに接続され、データ入力は書込み部に、デ
ータ出力は読出し部に夫々接続され、カラムセレクタの
出力は読出し部の入力となっている。
構成は、図4に示すように、アドレス入力が行デコーダ
と列デコーダに接続され、データ入力は書込み部に、デ
ータ出力は読出し部に夫々接続され、カラムセレクタの
出力は読出し部の入力となっている。
【0007】RAMセルは、横方向に列デコータのデコ
ード数Nx、縦方向に行デコーダのデコード数Nyの個
数分マトリックス状に並べられ、上下に配置されるRA
Mセル同士のデータ線AD,ADB,BD,BDBが各
々接続され、左右に配置されるRAMセル同士のワード
線AW,BWが各々接続される。
ード数Nx、縦方向に行デコーダのデコード数Nyの個
数分マトリックス状に並べられ、上下に配置されるRA
Mセル同士のデータ線AD,ADB,BD,BDBが各
々接続され、左右に配置されるRAMセル同士のワード
線AW,BWが各々接続される。
【0008】行デコーダの出力は、ワード線AW,BW
に接続され、列デコーダの出力は、カラムセレクタと書
込み部に接続され、書込み部の出力とカラムセレクタの
入力はデータ線AD,ADB,BD,BDBに接続され
る。
に接続され、列デコーダの出力は、カラムセレクタと書
込み部に接続され、書込み部の出力とカラムセレクタの
入力はデータ線AD,ADB,BD,BDBに接続され
る。
【0009】上記のマトリックス状に配置されたRAM
セル(Nx×Ny)個と、1個のカラムセレクタ、書込
み部、読出し部により1ビット×(Nx×Ny)ワード
分のRAMが構成されるが、複数ビット必要な場合は必
要な数量を横方向に並べれば良い。
セル(Nx×Ny)個と、1個のカラムセレクタ、書込
み部、読出し部により1ビット×(Nx×Ny)ワード
分のRAMが構成されるが、複数ビット必要な場合は必
要な数量を横方向に並べれば良い。
【0010】図3のRAMセルにデータを書き込むに
は、ワード線AWを論理値とし、データ入力端子から入
力したライトデータを書込み部を通してデータ線へ伝
え、データ線ADが論理値1かつデータ線ADBが論理
値0、またはデータ線ADが論理値0かつデータ線AD
Bが論理値1とすることにより、インバータ8,9で構
成されるラッチ回路にデータが書込まれ保持される。
は、ワード線AWを論理値とし、データ入力端子から入
力したライトデータを書込み部を通してデータ線へ伝
え、データ線ADが論理値1かつデータ線ADBが論理
値0、またはデータ線ADが論理値0かつデータ線AD
Bが論理値1とすることにより、インバータ8,9で構
成されるラッチ回路にデータが書込まれ保持される。
【0011】RAMセルからデータを読出すには、ワー
ド線AWを論理値0としておき、データ線AD,ADB
を論理値1に充電(プリチャージ)する。そして、ワー
ド線AWを論理値1に変化させることで、データ線AD
またはデータ線ADBの一方が論理値0に変化する。こ
れをカラムセレクタを通して読出し部に伝え、データ出
力端子からリードデータを出力する。
ド線AWを論理値0としておき、データ線AD,ADB
を論理値1に充電(プリチャージ)する。そして、ワー
ド線AWを論理値1に変化させることで、データ線AD
またはデータ線ADBの一方が論理値0に変化する。こ
れをカラムセレクタを通して読出し部に伝え、データ出
力端子からリードデータを出力する。
【0012】ここで、データ線AD,ADBを論理値1
に充電(プリチャージ)しておくのは、この操作を行わ
ない場合、データ線AD、またはデータ線ADBの一方
が論理値1で他方が論理値0の状態でワード線AWが論
理値1に変化したときにRAMセルにデータ線のデータ
が誤って書込まれる(誤書込み)ことがあるためであ
る。
に充電(プリチャージ)しておくのは、この操作を行わ
ない場合、データ線AD、またはデータ線ADBの一方
が論理値1で他方が論理値0の状態でワード線AWが論
理値1に変化したときにRAMセルにデータ線のデータ
が誤って書込まれる(誤書込み)ことがあるためであ
る。
【0013】ワード線AW、データ線AD,ADBの場
合についての書込み動作、読出し動作について説明した
が、ワード線BW、データ線BD、BDBについても同
様の動作となる。
合についての書込み動作、読出し動作について説明した
が、ワード線BW、データ線BD、BDBについても同
様の動作となる。
【0014】
【発明が解決しようとする課題】このRAMセルの問題
点を以下、説明する。書込みを行う場合、マトリックス
状に配置された(Nx×Ny)個のRAMセルのうち、
列デコーダと行デコーダで選択される1個のRAMセル
だけにデータが書込まれ、その他のRAMセルは前のデ
ータを保持していなければならない。
点を以下、説明する。書込みを行う場合、マトリックス
状に配置された(Nx×Ny)個のRAMセルのうち、
列デコーダと行デコーダで選択される1個のRAMセル
だけにデータが書込まれ、その他のRAMセルは前のデ
ータを保持していなければならない。
【0015】ところが、選択されているRAMセルの横
方向に隣合うNx個のRAMセルは、行デコーダで選択
されワード線が論理値1であるため、この内の列デコー
ダで選択されていないRAMセルデータを書込まないた
めには読出し動作と同様の操作を行う必要がある。すな
わち、ワード線を論理値0としておき、データ線を論理
値1に充電(プリチャージ)する。その後、ワード線を
論理値1に変化させることでデータ線の一方が論理値0
に変化する。書込むセルにはこの時間にデータ線にライ
トデータを与える。
方向に隣合うNx個のRAMセルは、行デコーダで選択
されワード線が論理値1であるため、この内の列デコー
ダで選択されていないRAMセルデータを書込まないた
めには読出し動作と同様の操作を行う必要がある。すな
わち、ワード線を論理値0としておき、データ線を論理
値1に充電(プリチャージ)する。その後、ワード線を
論理値1に変化させることでデータ線の一方が論理値0
に変化する。書込むセルにはこの時間にデータ線にライ
トデータを与える。
【0016】従って、Nx個のデータ線の内の1個で書
込みを行う場合でも、残りの(Nx−1)個のデータ線
では読出し動作を行う必要があり、この分の消費電力が
無駄になる。
込みを行う場合でも、残りの(Nx−1)個のデータ線
では読出し動作を行う必要があり、この分の消費電力が
無駄になる。
【0017】また、読出しを行う場合、マトリックス状
に配置された(Nx×Ny)個のRAMセルのうちの、
列デコーダと行デコーダで選択される1個のRAMセル
だけのデータが読出されれば良いが、選択されているR
AMセルの横方向に隣合うNx個のRAMセルは、行デ
コーダで選択されワード線が論理値1であるため、列デ
コーダで選択されていないRAMセルも読出し動作を行
うことになる。
に配置された(Nx×Ny)個のRAMセルのうちの、
列デコーダと行デコーダで選択される1個のRAMセル
だけのデータが読出されれば良いが、選択されているR
AMセルの横方向に隣合うNx個のRAMセルは、行デ
コーダで選択されワード線が論理値1であるため、列デ
コーダで選択されていないRAMセルも読出し動作を行
うことになる。
【0018】すなわち、ワード線を論理値0としてお
き、Nx個のデータ線を論理値1に充電(プリチャー
ジ)する。その後、ワード線を論理値1に変化させるこ
とでデータ線の一方が論理値0に変化する。従って、N
x個のデータ線の内の1個で読出しを行う場合でも、残
りの(Nx−1)個のデータ線では読出し動作を行う必
要があり、この分の消費電力が無駄になる。
き、Nx個のデータ線を論理値1に充電(プリチャー
ジ)する。その後、ワード線を論理値1に変化させるこ
とでデータ線の一方が論理値0に変化する。従って、N
x個のデータ線の内の1個で読出しを行う場合でも、残
りの(Nx−1)個のデータ線では読出し動作を行う必
要があり、この分の消費電力が無駄になる。
【0019】本発明の目的は、消費電力を極力小とした
2ポートメモリセルを有するメモリ回路を提供すること
である。
2ポートメモリセルを有するメモリ回路を提供すること
である。
【0020】
【問題を解決するための手段】本発明によれば、2個の
インバータの互いの入出力を第1及び第2の接続点で夫
々共通接続することによりデータをラッチ可能なメモリ
回路であって、基準電位点と前記第1の接続点との間に
直列接続された第1及び第2のゲート素子と、前記基準
電位点と前記第2の接続点との間に直列接続された第3
及び第4のゲート素子と、前記基準電位点と読出しデー
タ線との間に直列接続された第5〜第7のゲート素子と
を含み、前記第1及び第4のゲート素子のゲートにはラ
イトワード線が、前記第2のゲート素子のゲートには一
対のライトデータ線の一方が、前記第3のゲート素子の
ゲートには前記一対のライトデータ線の他方が、前記第
5のゲート素子のゲートには前記第1及び第2の接続点
の一つが、前記第6のゲート素子のゲートにはリードデ
ータ許可線が、前記第7のゲート素子のゲートにはリー
ドワード線が夫々接続されていることを特徴とするメモ
リ回路が得られる。
インバータの互いの入出力を第1及び第2の接続点で夫
々共通接続することによりデータをラッチ可能なメモリ
回路であって、基準電位点と前記第1の接続点との間に
直列接続された第1及び第2のゲート素子と、前記基準
電位点と前記第2の接続点との間に直列接続された第3
及び第4のゲート素子と、前記基準電位点と読出しデー
タ線との間に直列接続された第5〜第7のゲート素子と
を含み、前記第1及び第4のゲート素子のゲートにはラ
イトワード線が、前記第2のゲート素子のゲートには一
対のライトデータ線の一方が、前記第3のゲート素子の
ゲートには前記一対のライトデータ線の他方が、前記第
5のゲート素子のゲートには前記第1及び第2の接続点
の一つが、前記第6のゲート素子のゲートにはリードデ
ータ許可線が、前記第7のゲート素子のゲートにはリー
ドワード線が夫々接続されていることを特徴とするメモ
リ回路が得られる。
【0021】
【実施例】以下に図面を用いて本発明の実施例を説明す
る。
る。
【0022】図1は本発明の実施例のメモリセルの回路
図である。図において、リードワード線RW,ライトワ
ード線WWと、一対のライトデータ線WD,WDBと、
リードデータ許可線RDEと、一本のリードデータ線R
DDとが設けられている。
図である。図において、リードワード線RW,ライトワ
ード線WWと、一対のライトデータ線WD,WDBと、
リードデータ許可線RDEと、一本のリードデータ線R
DDとが設けられている。
【0023】そして、1ビットのメモリセルは基本的に
はデータラッチ用の一対のインバータ8,9と、このデ
ータラッチ部に対するデータ入出力用のゲート素子(N
MOS素子とする)1〜7とからなっている。
はデータラッチ用の一対のインバータ8,9と、このデ
ータラッチ部に対するデータ入出力用のゲート素子(N
MOS素子とする)1〜7とからなっている。
【0024】一対のインバータ8,9の互いの入出力は
2つの接続点30,31にて夫々共通接続されることに
より、周知のラッチ回路を構成する。
2つの接続点30,31にて夫々共通接続されることに
より、周知のラッチ回路を構成する。
【0025】接続点30とグランドとの間には、第1,
第2のゲート素子1,2が直列接続されており、接続点
31とグランドとの間には、第3、第4のゲート素子
3,4が直列接続されている。また、グランドとリード
データ線RDDとの間には第5〜第7のゲート素子が接
続されている。
第2のゲート素子1,2が直列接続されており、接続点
31とグランドとの間には、第3、第4のゲート素子
3,4が直列接続されている。また、グランドとリード
データ線RDDとの間には第5〜第7のゲート素子が接
続されている。
【0026】そして、第1及び第4のゲート素子のゲー
トにはライトワード線WWが接続され、第2のゲート素
子のゲートにはライトデータ線の一方WDが接続され、
第3のゲート素子のゲートには他方のライトデータ線W
DBが接続されている。
トにはライトワード線WWが接続され、第2のゲート素
子のゲートにはライトデータ線の一方WDが接続され、
第3のゲート素子のゲートには他方のライトデータ線W
DBが接続されている。
【0027】第5のゲート素子5のゲートには接続点3
1が接続され、第6のゲート素子6のゲートにはリード
データ許可線RDEが、第7のゲート素子7のゲートに
はリードワード線が夫々に接続されている。
1が接続され、第6のゲート素子6のゲートにはリード
データ許可線RDEが、第7のゲート素子7のゲートに
はリードワード線が夫々に接続されている。
【0028】図2は図1のRAMセル100を用いたR
AMの全体構成図である。尚、簡単化のためにRAMセ
ルは1つのみを示しているが、図4の例と同様に、(N
x×Ny)個のセルがマトリックス配列されるものであ
り、上下に配置されるRAMセル同士のデータ線WD,
WDB,RDE,RDDが各々接続され、左右に配置さ
れるRAMセル同士のワード線RW,WWが各々接続さ
れる。
AMの全体構成図である。尚、簡単化のためにRAMセ
ルは1つのみを示しているが、図4の例と同様に、(N
x×Ny)個のセルがマトリックス配列されるものであ
り、上下に配置されるRAMセル同士のデータ線WD,
WDB,RDE,RDDが各々接続され、左右に配置さ
れるRAMセル同士のワード線RW,WWが各々接続さ
れる。
【0029】そして、ライト用行デコーダ20の出力は
ライトワード線WWに、リード用行デコーダ22の出力
はリードワード線RWに夫々接続される。ライト用列デ
コーダ21の出力は、アンドゲート18,19からなる
データ書込み部へ接続され、リード用列デコーダ23の
出力は列セレクタ16へ接続されると共にリードデータ
許可線RDEへ接続されている。
ライトワード線WWに、リード用行デコーダ22の出力
はリードワード線RWに夫々接続される。ライト用列デ
コーダ21の出力は、アンドゲート18,19からなる
データ書込み部へ接続され、リード用列デコーダ23の
出力は列セレクタ16へ接続されると共にリードデータ
許可線RDEへ接続されている。
【0030】データ書込み部のアンドゲート18,19
の一入力にはライトデータの相補データが入力され、2
つのアンドゲート18,19による相補ライトデータ
が、一対のライトデータ線WD,WDBへ夫々接続され
る。
の一入力にはライトデータの相補データが入力され、2
つのアンドゲート18,19による相補ライトデータ
が、一対のライトデータ線WD,WDBへ夫々接続され
る。
【0031】列セレクタ16はリードデータ線RDDと
センス回路17との間に設けられ、リード用列デコータ
23の出力に応じてリードデータ線RDDとセンス回路
17とを接続し、メモリセルのリードデータをデータ入
出力部101の外部へ出力する。また、リードデータ線
RDDはクロックφによりオンとなるゲート素子15に
よりプリチャージされる。
センス回路17との間に設けられ、リード用列デコータ
23の出力に応じてリードデータ線RDDとセンス回路
17とを接続し、メモリセルのリードデータをデータ入
出力部101の外部へ出力する。また、リードデータ線
RDDはクロックφによりオンとなるゲート素子15に
よりプリチャージされる。
【0032】上記のマトリックス状に配置されたRAM
セル(Nx×Ny)個と、1個のカラムセレクタ16、
書込み部18,19、読出し部17により1ビット×
(Nx×Ny)ワード分のRAMが構成されるが、複数
ビット必要な場合は必要な数量を横方向に並べれば良
い。
セル(Nx×Ny)個と、1個のカラムセレクタ16、
書込み部18,19、読出し部17により1ビット×
(Nx×Ny)ワード分のRAMが構成されるが、複数
ビット必要な場合は必要な数量を横方向に並べれば良
い。
【0033】次に、本発明によるRAMセルの動作につ
いて説明する。書込み動作を行うためには、ライトワー
ド線WWを論理値1とし、一対のライトデータ線WDと
WDBのいずれか一方を論理値1、他方を論理値0とす
る。例えばRAMセルに論理値1を書き込む場合にはW
Dを論理値1、WDBを論理値0に、論理値0を書き込
む場合にはWDを論理値0、WDBを論理1にする。
いて説明する。書込み動作を行うためには、ライトワー
ド線WWを論理値1とし、一対のライトデータ線WDと
WDBのいずれか一方を論理値1、他方を論理値0とす
る。例えばRAMセルに論理値1を書き込む場合にはW
Dを論理値1、WDBを論理値0に、論理値0を書き込
む場合にはWDを論理値0、WDBを論理1にする。
【0034】WDを論理値1、WDBを論理値0にした
場合、ゲート素子1,2及び4がオン状態となり、ゲー
ト素子3がオフ状態となるため、インバータ8の入力が
論理値0となり出力が論理値1となり、インバータ8,
9で構成されるラッチ回路にこの状態が保持される。こ
の状態は、WWが0となり、ゲート素子1,4がオフ状
態となった場合も保持される。WDを論理値0,WDB
を論理値1にした場合も同様に、ラッチ回路には反転し
た状態が保持されることになる。
場合、ゲート素子1,2及び4がオン状態となり、ゲー
ト素子3がオフ状態となるため、インバータ8の入力が
論理値0となり出力が論理値1となり、インバータ8,
9で構成されるラッチ回路にこの状態が保持される。こ
の状態は、WWが0となり、ゲート素子1,4がオフ状
態となった場合も保持される。WDを論理値0,WDB
を論理値1にした場合も同様に、ラッチ回路には反転し
た状態が保持されることになる。
【0035】読出し動作を行うためには、リードワード
線RWまたはリードデータ許可線RDEを論理値0に、
即ち、ゲート素子6または7をオフ状態にしておき、リ
ードデータ線RDDを、クロックφとゲート素子15と
によりハイレベル(論理値1)に充電しておく(プリチ
ャージしておく)。その後、RWとRDEとを論理値1
にする、即ち、ゲート素子6と7がオン状態になる。
線RWまたはリードデータ許可線RDEを論理値0に、
即ち、ゲート素子6または7をオフ状態にしておき、リ
ードデータ線RDDを、クロックφとゲート素子15と
によりハイレベル(論理値1)に充電しておく(プリチ
ャージしておく)。その後、RWとRDEとを論理値1
にする、即ち、ゲート素子6と7がオン状態になる。
【0036】このとき、ラッチ回路に保持されている状
態により、リードデータ線RDDの状態が異なる結果と
なる。インバータ8の出力が論理値1の場合、ゲート素
子5がオン状態となるため、ハイレベルにプリチャージ
されていたリードデータ線RDDはロウレベルに変化し
論理値0となる。インバータ8の出力が論理値0の場
合、ゲート素子5がオフ状態となるため、ハイレベルに
プリチャージされていたリードデータ線RDDはハイレ
ベルが保持され論理値1となる。
態により、リードデータ線RDDの状態が異なる結果と
なる。インバータ8の出力が論理値1の場合、ゲート素
子5がオン状態となるため、ハイレベルにプリチャージ
されていたリードデータ線RDDはロウレベルに変化し
論理値0となる。インバータ8の出力が論理値0の場
合、ゲート素子5がオフ状態となるため、ハイレベルに
プリチャージされていたリードデータ線RDDはハイレ
ベルが保持され論理値1となる。
【0037】ライトワード線WWが論理値0である場合
は、一対のライトワード線WDおよびWDBの論理値の
状態がどのようになっていても書込みは行われない。ま
た、ライトワード線WWが論理値1である場合は、一対
のライトワード線WDとWDBが論理値0であれば書込
みは行われない。
は、一対のライトワード線WDおよびWDBの論理値の
状態がどのようになっていても書込みは行われない。ま
た、ライトワード線WWが論理値1である場合は、一対
のライトワード線WDとWDBが論理値0であれば書込
みは行われない。
【0038】ライトワード線WWを共有する、書込みを
行うRAMセルに対して横方向に隣合うRAMセルに誤
書込みを行わないためには、一対のライトワード線WD
とWDBを論理値0に固定しておけば良いため、従来例
で問題であった無駄な消費電力を必要としない。
行うRAMセルに対して横方向に隣合うRAMセルに誤
書込みを行わないためには、一対のライトワード線WD
とWDBを論理値0に固定しておけば良いため、従来例
で問題であった無駄な消費電力を必要としない。
【0039】また、リードワード線RWを共有する読出
しを行うRAMセルに対して横方向に隣合うRAMセル
は、読出しを行う必要がないのでリードデータ許可線R
DEを論理値を0にしておけば、ゲート素子6がオフと
なるため、リードデータ線RDDはプリチャージされた
ままになり、読出し動作は行われず、従来例で問題であ
った無駄な消費電力は必要とならない。
しを行うRAMセルに対して横方向に隣合うRAMセル
は、読出しを行う必要がないのでリードデータ許可線R
DEを論理値を0にしておけば、ゲート素子6がオフと
なるため、リードデータ線RDDはプリチャージされた
ままになり、読出し動作は行われず、従来例で問題であ
った無駄な消費電力は必要とならない。
【0040】尚、インバータ8,9の入出力接続点3
0,31のうち接続点30をゲート素子5のゲートに接
続して、この接続点30の論理値1,0に応じてゲート
素子5をオンオフしているが、接続点31にゲート素子
5のゲートを接続しても良い。
0,31のうち接続点30をゲート素子5のゲートに接
続して、この接続点30の論理値1,0に応じてゲート
素子5をオンオフしているが、接続点31にゲート素子
5のゲートを接続しても良い。
【0041】また、基準電位をグランドとしているが、
電源電位としても良く、また各ゲート素子をPMOSで
構成しても良いことは明らかである。
電源電位としても良く、また各ゲート素子をPMOSで
構成しても良いことは明らかである。
【0042】
【発明の効果】上述のように本発明のRAMセルによれ
ば、従来例で問題であった、書込み動作及び読出し動作
時の、列デコーダで選択されないデータ線における無駄
な消費電力を必要とせず、RAMの消費電力を下げる効
果がある。
ば、従来例で問題であった、書込み動作及び読出し動作
時の、列デコーダで選択されないデータ線における無駄
な消費電力を必要とせず、RAMの消費電力を下げる効
果がある。
【図1】本発明の実施例のメモリセル回路図である。
【図2】図1のメモリセルを用いたRAM全体構成図で
ある。
ある。
【図3】従来の2ポートRAMセルの回路図である。
【図4】図3のRAMセルを用いたRAM全体構成図で
ある。
ある。
1〜7 ゲート素子(NMOS) 8,9 インバータ 15 プリチャージ用素子 16 列セレクタ用素子 17 センス回路 18,19 データ書込み用アンドゲート 20 ライト用行デコーダ 21 ライト用列デコーダ 22 リード用行デコーダ 23 リード用列デコーダ 100 RAMセル 101 データ入出力部
Claims (3)
- 【請求項1】 2個のインバータの互いの入出力を第1
及び第2の接続点で夫々共通接続することによりデータ
をラッチ可能なメモリ回路であって、基準電位点と前記
第1の接続点との間に直列接続された第1及び第2のゲ
ート素子と、前記基準電位点と前記第2の接続点との間
に直列接続された第3及び第4のゲート素子と、前記基
準電位点と読出しデータ線との間に直列接続された第5
〜第7のゲート素子とを含み、前記第1及び第4のゲー
ト素子のゲートにはライトワード線が、前記第2のゲー
ト素子のゲートには一対のライトデータ線の一方が、前
記第3のゲート素子のゲートには前記一対のライトデー
タ線の他方が、前記第5のゲート素子のゲートには前記
第1及び第2の接続点の一つが、前記第6のゲート素子
のゲートにはリードデータ許可線が、前記第7のゲート
素子のゲートにはリードワード線が夫々接続されている
ことを特徴とするメモリ回路。 - 【請求項2】 データ読出し直前に前記リードデータ線
をプリチャージするプリチャージ手段を更に含むことを
特徴とする請求項1記載のメモリ回路。 - 【請求項3】 前記リードデータ許可線は前記リードア
ドレスの行デコード出力により選択的に活性化されるよ
う構成されていることを特徴とする請求項1または2記
載のメモリ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5220552A JPH0757469A (ja) | 1993-08-11 | 1993-08-11 | メモリ回路 |
US08/289,255 US5493536A (en) | 1993-08-11 | 1994-08-11 | Dual-port random access memory having memory cell controlled by write data lines and read enable line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5220552A JPH0757469A (ja) | 1993-08-11 | 1993-08-11 | メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0757469A true JPH0757469A (ja) | 1995-03-03 |
Family
ID=16752785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5220552A Pending JPH0757469A (ja) | 1993-08-11 | 1993-08-11 | メモリ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5493536A (ja) |
JP (1) | JPH0757469A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009238306A (ja) * | 2008-03-27 | 2009-10-15 | Fujitsu Ltd | 半導体記憶装置 |
WO2015001722A1 (ja) * | 2013-07-02 | 2015-01-08 | パナソニック株式会社 | 半導体記憶装置 |
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JPH05159576A (ja) * | 1991-08-30 | 1993-06-25 | Hitachi Ltd | 半導体記憶装置 |
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-
1993
- 1993-08-11 JP JP5220552A patent/JPH0757469A/ja active Pending
-
1994
- 1994-08-11 US US08/289,255 patent/US5493536A/en not_active Expired - Lifetime
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CN105340018A (zh) * | 2013-07-02 | 2016-02-17 | 株式会社索思未来 | 半导体存储装置 |
US9373389B2 (en) | 2013-07-02 | 2016-06-21 | Socionext Inc. | Semiconductor memory device |
JPWO2015001722A1 (ja) * | 2013-07-02 | 2017-02-23 | 株式会社ソシオネクスト | 半導体記憶装置 |
CN105340018B (zh) * | 2013-07-02 | 2018-05-08 | 株式会社索思未来 | 半导体存储装置 |
Also Published As
Publication number | Publication date |
---|---|
US5493536A (en) | 1996-02-20 |
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