JP3547466B2 - メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 - Google Patents
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Description
【産業上の利用分野】
本発明はメモリ装置及びシリアル‐パラレルデータ変換回路に係り、特にDRAMにおいて高速にデータをセルに書き込むようにしたメモリ装置及びシリアル‐パラレルデータ変換回路に関する。
【0002】
【従来の技術】
周知のように、DRAMにおいては、セルのデータをアクセスする場合、セルに蓄えられた微小な電荷情報をセンス増幅する必要があり、このアクセスに相当の時間を要していた。このセンス動作は、セルアレイにおいて、選択されたワード線、すなわち行に属するすべてのセルについて行われる。
【0003】
このことを利用して、同一の行に属するセルについては、アクセスを高速で行う、いわゆるページモードが知られている。このページモードでは、多くのセルのつながるビット線とセンス増幅器を強制的に書き換えている。このため、ページモードの書き込みサイクルのスピードには己ずと限界がある。
【0004】
このため、ビット線とは直接のデータ転送を行わずにページモードを実行する方式が知られている(特開昭60−7690号公報、米国特許第4608666号明細書)。この方式では、DRAMのセルアレイの行に沿ってSRAMセルの行を1行設け、このセルを介して、外部とDRAMのセルとの間でデータのやり取りを行うようにしている。このSRAMセルの存在により、DRAMセルのセンス動作やビット線の容量などが外部とのデータ転送と分離され、SRAMへのアクセスサイクルで決まる高速性を得ることができる。
【0005】
【発明が解決しようとする課題】
しかしながら、SRAMを介してDRAMをアクセスする方式では、SRAMセルとDRAMセルとは1行単位でデータ転送を行うため、SRAMセルに制約条件が発生する。つまり、書き込みが行われないSRAMセルは内容が不定であるため、一部のSRAMセルのみにデータの書き込みをしてDRAMセルにデータ転送した場合、書き込みのされなかったSRAMセルに対応するDRAMには不定のデータが書き込まれ、これまでDRAMせるの有していたデータが破壊されてしまう。このため、必ず、すべてのSRAMセルにデータの書き込みを行うか、転送先のDRAMセルの内容を予めSRAMセルに転送しておいてから、その一部を書き換える等の方法を適用する必要がある。
【0006】
以上述べたように、従来のメモリ装置は構成されていたので、予めDRAMセルからSRAMセルにデータを転送する時間が必要になり、更に、全てのSRAMセルにデータを書き込む時間も無視できないので、せっかくの高速サイクル動作の効果が低減してしまい、運用上の制約が大きいという問題がある。
【0007】
本発明は、上記に鑑みてなされたもので、その目的は、DRAMの行アクセスに伴うセンス動作とカラムアクセスの動作を分離して独立に行うことができる装置において、行の一部のデータを書き換えたり、一部の列アドレスのみにデータを書き込む場合に、特別の使用上の考慮をすること無く、SRAMにおけるある行の一部の列への書き込みが終了した時点でSRAMからDRAMへのデータ転送を実行可能として、高速アクセスを実現したメモリ装置を提供することにある。
【0008】
【課題を解決するための手段】
本発明の第1のメモリ装置は、ダイナミック型の複数のメモリセルを有するメモリセルブロックと、
前記メモリセルからの読み出しデータをセンス、増幅する複数のセンスアンプ回路と、
前記センスアンプ回路に対応して設けられ、前記センスアンプ回路からのデータ及び外部からのデータを格納可能な複数のラッチ回路と、
前記各センスアンプと前記各ラッチ回路との間に設けられ、データ転送ゲート制御信号に応じてオン/オフすることによりそれらの間でのデータ転送を許容/禁止する複数のデータ転送ゲートと、
任意の前記ラッチ回路を有するラッチ回路群の複数のうちの任意のものにおける前記ラッチ回路についてデータ書き込みを行わせ、その他のものにおける前記ラッチ回路についてはデータ書き込みを行わせず、データ書き込みの行われた前記ラッチ回路群における前記ラッチ回路から前記センスアンプ回路へデータ転送可能にすると共にデータ書き込みの行われない前記ラッチ回路群における前記ラッチ回路からは前記センスアンプ回路へのデータ転送を禁止するように前記データ移送ゲートのオン/オフを制御する制御手段と、
を備える、として構成される。
【0009】
本発明の第2のメモリ装置は、第1のメモリ装置において、
前記制御手段は、前記各ラッチ回路群に1対1に対応して設けられた制御回路の複数を有し、前記各制御回路は自己が対応する前記ラッチ回路群における前記ラッチ回路にデータ書き込みが行われるか否かに基づいて前記データ転送ゲートのオン/オフを制御するものである、
ものとして構成される。
【0010】
本発明の第3のメモリ装置は、第2のメモリ装置において、
前記制御回路は、
自己に対応する前記ラッチ回路群が選択されてデータ書き込みが行われた場合、その選択の時点で選択されたことを記憶保持する第1レジスタ回路と、
前記第1レジスタ回路にスイッチ素子を介して直列に接続され、前記第1レジスタ回路内の記憶情報を前記データ転送ゲート制御信号を生成するための情報として保持する第2レジスタ回路と、
を有し、
前記ラッチ回路から前記センスアンプ回路へデータ転送する場合には、前記スイッチ素子をオフして前記第1、第2レジスタを互いに切り離し、この切り離し状態においても前記第1レジスタ回路に前記選択の記憶保持を継続的に行わせ、
前記第2レジスタ回路に、前記データ転送直前までの前記第1レジスタ回路の保持内容を前記データ転送ゲート制御信号を生成するための情報として出力させ続ける、制御を行うものである、
ものとして構成される。
【0011】
本発明の第1のシリアル‐パラレルデータ変換回路は、
外部からのシリアルデータが加えられるシリアルデータ入力手段と、
前記各シリアルデータが格納されるラッチ回路の複数を有し、それらのラッチ回路の任意数ずつのものによって複数のラッチ回路群が構成されている、ラッチ手段と、
前記各ラッチ回路に1対1に対応して設けられ、前記複数のラッチ回路からそれらの中の格納データをパラレルデータとして出力する複数のパラレルデータ出力手段と、
前記各ラッチ回路と前記各パラレルデータ出力端との間に設けられたデータ転送ゲートの複数と、
前記ラッチ回路群のうちの任意のものを選択し、選択した前記ラッチ回路群中の前記ラッチ回路に前記シリアルデータを書き込ませ、書き込みの行われた前記ラッチ回路群に対応する前記データ転送ゲートをオンすることにより前記パラレルデータ出力を行わせ、書き込みの行われない前記ラッチ回路群に対応する前記データ転送ゲートは閉じたままとする制御を行う制御手段と、
を有するものとして構成される。
【0012】
本発明の第2のシリアル−パラレルデータ変換回路は、
第1のシリアル−パラレルデータ変換回路において、
前記制御手段は、前記各ラッチ回路群に1対1に対応して設けられた制御回路の複数を有し、前記各制御回路は自己が対応する前記ラッチ回路群における前記ラッチ回路にデータ書き込みが行われるか否かに基づいて前記データ転送ゲートのオン/オフを制御するものである、
ものとして構成される。
本発明の第4のメモリ装置は、
ほぼマトリクス状に配置された複数のメモリセルを有し、列群が所定数の列により構成される少なくとも一つのメモリブロックと、
各列に設けられる複数のセンスアンプと、
各センスアンプごとに設けられる複数のラッチであって、各ラッチと対応する前記センスアンプとの間でデータが転送され、所定数の前記ラッチによりラッチ群が構成され、前記ラッチ群が前記列群に一つずつ対応して設けられるラッチと、
選択された前記ラッチ群のみに外部からのデータを書き込むために、所定数の前記ラッチ群を選択するための列群選択信号を出力する列デコーダと、
外部からのデータが書き込まれた前記ラッチ群のみが有効になるように、選択されたラッチ群に書き込まれたデータを、前記対応するセンスアンプに転送させる複数の書き込み禁止回路と、を備えるものとして構成される。
本発明の第3のシリアル−パラレルデータ変換回路は、
外部からのシリアルデータを受信するシリアルデータ入力手段を有するシリアル−パラレルデータ転送回路と、
各シリアルデータをラッチする複数のラッチ回路を有するラッチ手段であって、各ラッチ回路は複数のラッチ回路群に分割され、各ラッチ回路群は所定数の前記ラッチ回路により構成されるラッチ手段と、
対応する前記ラッチ回路の出力端子に接続される複数のデータ転送ゲートと、
前記データ転送ゲートを制御する転送禁止手段と、を備え、
前記シリアルデータのそれぞれは、選択されたラッチ回路群の前記ラッチ回路に書き込まれ、
前記転送禁止手段は、データが書き込まれたラッチ回路群に対応する前記データ転送ゲートをオンさせて並列データを出力させ、データが書き込まれなかったラッチ回路群に対応する前記データ転送ゲートをオフさせるものとして構成される。
本発明の第1のメモリ装置にデータを書き込む方法は、
各々がメモリセルと、センスアンプと、第1のゲートと、ラッチと、第2のゲートと、この第2のゲートに接続されたバイトデータ線とを有する複数の列線を備えたメモリ装置にデータを書き込む方法であって、
列デコーダにより出力されたCSL信号を用いて対応する第2のゲートをオンすることにより、前記バイトデータ線からのデータを前記ラッチの少なくとも一つに書き込むとともに、前記データが書き込まれた前記ラッチに接続された列線の列位置をマスク回路内に格納するステップと、
ワード線に接続されたメモリセルに格納されたデータを列線に接続されたセンスアンプに転送するために、ワード線を活性化するステップと、
前記マスク回路から出力された信号に基づいて、書き込まれた前記ラッチに接続された第1のゲートのみをオンし、書きまれなかった前記ラッチに接続された第1のゲートをオンしないようにするステップと、
前記バイトデータ線からのデータが前記書き込まれたラッチに対応するメモリセルにのみ書き込まれ、かつ、残りのメモリセルから読み出されたデータがこれらメモリセルの内部に格納されているデータを壊さずに再書き込みされるように、前記センスアンプを活性化するステップと、
を備えるものとして構成される。
本発明の第2のメモリ装置にデータを書き込む方法は、
入力データ線と、ラッチ回路と、転送ゲートと、出力データ線とを有する装置にデータを書き込む方法において、
入力データ線からの複数のデータであって、選択された一つ以上のラッチにそれぞれ書き込まれるデータを、選択されたラッチ回路に順々に書き込むステップと、
選択されたすべてのラッチ回路から出力データ線に並列に複数のデータが出力されるように、データが書き込まれた前記選択されたラッチ回路に対応する前記転送ゲートをオンするとともに、データが書き込まれない非選択のラッチ回路に対応する転送ゲートをオフし続け、データが書き込まれた前記ラッチ回路のみがデータを転送できるようにするステップと、
を備えるものとして構成される。
【0013】
【作用】
制御手段が、データの書き込まれたラッチ回路に対応するデータ転送ゲート手段のみを開いて、ラッチ回路からセンスアンプにデータ転送させる。このため、ダイナミック型のメモリセルブロックにデータ書き込みを行う際に、必要なデータのみを、ラッチ回路に書き込めばよく、ラッチ回路への無駄なデータの書き込みが不要となり、データの高速転送が可能となる。
【0014】
【実施例】
以下、図面を参照しながら、本発明の実施例を説明する。
【0015】
図1は、本発明の一実施例に係るメモリ装置の概略構成図であり、特に行に沿った方向でのアクセスに関係する回路構成を示すものである。図は、セルアレイとして256kビットの2つのセルブロック11,11からなるものの一部を示しており、各セルブロック11は256行1024列で構成される。
【0016】
そして、各セルブロック11の両側には、512列のセンス増幅器(センスアンプ)3,3が配置される。また、各セルブロック11にはセンス増幅器3との間でデータのやり取りを行うと共に、外部から直接アクセス可能なラッチ(SRAMセル)2がセンス増幅器3の数だけ両側に配置されている。このラッチ2は8ビット同時に、すなわちバイト単位で、アクセス可能に構成されている。
【0017】
このバイトデータの転送路として、バイトデータ線4が、ラッチ2に隣接して配置される。さらに、バイトデータ線4からバイト分のデータをラッチ2に書き込んだ時のみ、そのラッチ2と対応するセンス増幅器3の間のデータ転送を可能にするバイトライトマスク回路ブロック1がラッチ2毎に設けられる。
【0018】
2つの256kビットのセルブロック11,11の間には、バイト単位でラッチ2を選択するためのカラムデコーダ9が設けられる。このカラムデコーダ9は、その両側のセルブロック11,11に共通のものであり、このセルブロック11は片方ずつ活性化させる、いわゆる分割動作に対応している。
【0019】
各セルブロック11の両側にラッチ2,2があり、これを両側でペアでバイトラッチするのがバイトペアリードデコーダ8である。そして、このバイトペアリードデコーダ8によって、両側の2つのラッチ2,2を両側ペアで選択するか、片側のみの1つのラッチ2を選択するかを決める。1つのラッチ2を選択する場合の、ラッチ2に対応したカラムデコーダ9の番号がn−1、n、n+1、…である。例えば、n−1はカラムデコーダ9と反対側のラッチ2を選択し、nはカラムデコーダ9側のラッチ2を選択する、というようにカラムデコーダ9の番号ごとに選択条件を決定する。
【0020】
図2は、図1の構成において、データ転送の主要部分の具体例としての回路図である。図2は、セルブロック11の片側(図1における右側)に位置するセンス増幅器3、ラッチ2、バイトデータ線4、バイトライトマスク回路ブロック1とその制御信号を示している。
【0021】
セルブロック11の片方の側に設けられる対応する8つのセンス増幅器3(0)〜3(7)に、データ転送用のスイッチングトランジスタTを介して、8つのラッチ2(0)〜2(7)が接続される。一方、スイッチングトランジスタTのゲートに入る制御信号としてのバイトトランスファー信号BXは、バイトライトマスク回路ブロック1によって作られる。このバイトトランスファー信号BXが、転送の際にHレベルになって、データの書き込みの行われたラッチ2についてだけ、バイト毎の選択的な書き込みを実現する。
【0022】
バイトを構成する8つのラッチ2は、ゲートGを介して8ペアのバイトデータ線4(00)、4(01)〜4(70)、4(71)に各々接続される。そして、選択されたカラムデコーダ9からの選択信号CSLがHレベルとなるバイトに対応するラッチ2に、データの転送が、同時に、行われる。
【0023】
選択信号CSLがHレベルになると、バイトライトマスク回路ブロック1はそのことを記憶しておき、続いてワードトランスファー信号/WXがLレベルになると、バイトトランスファー信号BXをHレベルにして、それまでに書き込みの行われたラッチ2のデータをセンス増幅器3に転送する。
【0024】
信号リードバイト/RBは、データの読み出しの際に、選択信号CSLの状態に関係なく、任意のバイトからのデータ読み出しに備えるためのものである。つまり、信号リードバイト/RBをLレベルにすると、全てのラッチ2において、バイトトランスファー信号BXをHレベルにして、センス増幅器3にあるデータを全てのラッチ2に転送する。
【0025】
図3は、図1、図2に示した、バイトライトマスク回路ブロック1の具体的な構成を示す回路図である。図3に示すように、選択信号CSLはNチャンネルMOSトランジスタ20のゲートに入力される。また、ワードトランスファー信号/WXはPチャンネルMOSトランジスタ22、NチャンネルMOSトランジスタ26、PチャンネルMOSトランジスタ30、NチャンネルMOSトランジスタ31の各ゲートに与えられる。一方、信号リードバイト/RBはPチャンネルMOSトランジスタ32のゲートに入力される。また、トランジスタ20のソースはNチャンネルMOSトランジスタ21を介して低電位電源に接続され、トランジスタ20のドレインはPチャンネルMOSトランジスタ22、23を介して高電位電源に接続される。トランジスタ20のドレインは逆並列接続されるインバータ回路24、25を介してトランジスタ26のソースに接続される。トランジスタ26のドレインは逆並列接続されるインバータ回路27、28を介して、トランジスタ21のゲートおよびPチャンネルMOSトランジスタ23、29のゲートに接続される。トランジスタ29のソースは高電位電源に接続され、ドレインはトランジスタ30、32のソースに接続される。また、トランジスタ32のソースは高電位電源に接続され、トランジスタ31のソースは低電位電源に接続される。そして、バイトトランスファー信号BXはトランジスタ30と31のドレインから導出される。上記、インバータ回路24、25の逆並列回路は入力データの自己保持機能を有するが、これを第1のレジスタ回路RC1とする。また、インバータ回路27、28の逆並列回路も同様の機能を有するが、これを第2のレジスタ回路RC2とする。
【0026】
以上のような構成において、選択信号CSLの状態は第1のレジスタ回路RC1に状態保持される。これに直列に接続される第2のレジスタ回路RC2は、トランジスタ26によって状態保持された選択信号CSLを受けて、必要な時にバイトラッチ転送用のバイトトランスファー信号BXを立てるために設けられる。
【0027】
第1のレジスタ回路RC1は、次の2つの場合に状態を変えて、選択信号CSLがHレベルになったことを記憶する。
【0028】
1つは、データ転送期間でない時で、データをセンス増幅器3に転送するワードトランスファー信号/WXがHレベルで、トランジスタ26がオンし、トランジスタ22がオフし、初めてそのバイトライトマスク回路ブロック1が選択された時、つまりトランジスタ21がオンで且つトランジスタ23がオフの時である。
【0029】
また、もう1つは、データ転送期間中で、ワードトランスファー信号/WXがLレベルで、トランジスタ26がオフし、トランジスタ22がオンし、第2のレジスタ回路の出力がHレベルで、トランジスタ23がオフし、トランジスタ21がオンしており、データ転送が行われていないラッチ2に対応している場合である。
【0030】
データ転送期間中で、第2のレジスタ回路RC2の出力がLレベルの場合、つまりデータ転送が行われているラッチ2に対応している場合は、トランジスタ23、22がオンし、トランジスタ21がオフするので、第1のレジスタ回路RC1の内容は選択信号CSLの内容に関係なくリセットされる。
【0031】
以上のような動作を通じて、転送開始時点までに選択された選択信号CSLのみが転送を行い、転送終了後はこれらのラッチ2は非選択状態にリセットされる。また、転送中に選択されたラッチ2は、次の転送でデータ転送を行うことができるようになり、ラッチ2へのデータの書き込みの連続性を保証することができる。ちなみに、メモリ動作初期のイニシャライズにおける第1のレジスタ回路RC1のリセットは、ワードトランスファー信号/WXをHレベルからLレベルにして、再びHレベルにすればよい。一方、第2のレジスタ回路RC2は、データ転送期間以外は、第1のレジスタ回路RC1の出力を受けて、バイトトランスファー信号BXを出力するための情報として保持する。また、第1のレジスタ回路RC1と第2のレジスタ回路RC2はワードトランスファー信号/WXがゲート入力されるトランジスタ26により、データ転送期間中は切り離される。
【0032】
なお、トランジスタ32のゲートに入力される信号リードバイト/RBは、第2のレジスタ回路の状態に関係なく、データ転送の制御信号であるバイトトランスファー信号BXをデータ転送期間にHレベルとするためである。
【0033】
つまり、バイトライトマスク回路ブロック1は、ラッチ2の1まとまりが選択された場合に、その時点で選択されたことを記憶保持する第1のレジスタ回路RC1と、この第1のレジスタ回路RC1に直列にトランジスタ(スイッチ素子)26を介して接続され且つ第1のレジスタ回路RC1の内容をバイトトランスファー信号BXを作るための情報として保持する第2のレジスタ回路RC2を有する。これにより、センス増幅器3へのデータ転送の際には、このスイッチ素子26により第1のレジスタ回路RC1と第2のレジスタ回路RC2を切り離し、第1のレジスタ回路RC1については、この間に選択された場合の状態を記憶保持させる。そして、第2のレジスタ回路RC2については、データの転送直前までの第1のレジスタ回路RC1の保持内容をバイトトランスファー信号BXを作るために出力保持させる。
【0034】
このような動作を通じて、データの高速アクセスに関する無駄な時間がなくなり、ダイナミックメモリのより効率的な運用が可能となる。
【0035】
図4は、カラムデコーダ9によるラッチ2の選択の態様を変えるための、バイトペアリードデコーダ8の詳細な構成を示すブロック図である。図4に示すように、選択信号CSLnと信号リードバイトRBはアンド回路33を通じてノア回路34に入力される。選択信号CSLn−1はノア回路34に直接入力される。そして、ノア回路34の出力は、インバータ回路35を通じて、選択信号CSLの1つとして出力される。同様に、選択信号CSLn+1と信号リードバイトRBは、アンド回路36を通じて、ノア回路37に入力される。選択信号CSLnはノア回路37に直接入力される。そして、ノア回路37の出力は、インバータ回路38を通じて、もう1つの選択信号CSLとして出力される。
【0036】
つまり、セルブロック11からのバイトデータの読み出しに際しては、セルブロック11の両側にあるバイトデータ線4を利用して、1つのセルブロック11から連続した2バイトのデータを読み出すことができる。無論データ書き込みの際にも、同様に連続した2バイトの同時書き込みは可能である。
【0037】
このような、2バイト毎のデータの読み出し、または書き込みと、通常の1バイト毎の読み出しと書き込みを切り替えるのが、バイトペアリードデコーダ8である。
【0038】
ここで、1バイトモードか2バイトモードかを切り替え変更するのが、信号リードバイト/RBの反転信号であるRBである。
【0039】
信号リードバイト/RBがLレベルの時には、選択信号CSLは、次のカラムデコーダ9が選択された時にもHレベルとなる。そして、あるカラムデコーダ9が選択されると、2つの連続した選択信号CSLがHレベルとなり、2つのラッチ2を選択することになる。
【0040】
一方、信号リードバイト/RBがHレベルの時には、それぞれカラムデコーダ9に対応した選択信号CSLのみがHレベルとなる。
【0041】
以上のように、この発明の実施例では、ダイナミックメモリにおいて、ラッチ2がデータを一時的に格納して、セルブロック11との間でデータ転送を行うに当たり、セルブロック11とセンス増幅器3との間に介在する転送ゲートを、少なくとも1つのラッチ2のまとまり毎に個別に制御可能としている。そして、この制御のためのバイトライトマスク回路ブロック1をラッチ2のまとまり毎に配置している。そして、センス増幅器3へのデータ転送の際に、データが書き込まれたラッチ2のまとまりのみにおいてデータ転送が行われるようにし、データの書き込みがなされなかったラッチ2のまとまりについては転送ゲートを閉じたままとして、データの転送を行わせない。これにより、ダイナミックメモリのアクセス速度が大幅に向上する。
【0042】
なお、本発明の実施例のメモリ装置では、バイトデータがシリアルに入力され、ある時点でこれらのデータがパラレルにDRAMに転送されるので、この中で用いられている、ラッチ2やバイトライトマスク回路ブロック1等は、データブロック毎にデータ出力を制御可能に構成された、シリアル−パラレル変換回路と見なすこともできる。
【0043】
つまり、1まとまりのデータ毎にシリアルに対応するラッチ2にシリアルにデータを入力し、これらのラッチ2のデータを一括してパラレルに出力してデータ転送を行うシリアル−パラレル変換回路において、パラレルデータ出力のための転送ゲートを持たせ、この転送ゲートを、1つ以上の複数のラッチ2のまとまり毎に個別に制御可能とし、この制御のためのバイトライトマスク回路ブロック1を、ラッチ2のまとまり毎に配置した構造と見なすことができる。このような構成を通じて、パラレルデータの出力の際に、データが書き込まれたラッチ2のまとまりのみがデータ転送を行い、データ書き込みの行われなかったラッチ2からのデータ転送は行われないように制御する。このような機能は、データがシリアル入力されたラッチ2のみが、シリアル−パラレル変換回路を機能させるというように見なすこともできる。
【0044】
以上のような構成を通じて、シリアル−パラレル変換回路における、データ転送効率を大幅に向上することができるので、この構成をダイナミックメモリに適用することで、データ転送の高速化を計ることができる。
【0045】
以上述べたように、本発明の実施例によれば、メモリセルのデータの読み出しや書き込みに時間のかかるDRAMにおいて、メモリセルへのデータ転送期間中も中断することなくメモリとの間の高速データ転送を行えるSRAMを介在させた構造において、データの書き込みの際にSRAMの全てにデータを書き込んだり、1行分のデータを予め読み出し転送してリードモディファイライトする等の余分な動作を不要にし、任意のデータのみをメモリセルに転送することができるので、DRAMの高速アクセスが可能になるという。
【0046】
【発明の効果】
本発明のメモリ装置によれば、データを書き込んだラッチ回路のみからデータを出力してセンスアンプ回路に伝えるようにしたので、書き込み不要なビットに対応するラッチ回路についてのデータの書き込みが不要となり、アクセスの高速化を図ることができる。また、本発明のシリアル‐パラレルデータ変換回路によれば、シリアルデータが書き込みまれたラッチ回路のみからのデータをパラレル変換して出力するようにしたので、変換効率を高めることができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係るメモリ装置の概略構成図である。
【図2】図1の構成で、データ転送の主要部分を、更に細かく見た回路図である。
【図3】図1、図2に示した、バイトライトマスク回路ブロック1の具体的な構成を示す回路図である。
【図4】図1に示した、バイトペアリードデコーダ8の詳細な構成を示すブロック図である。
【符号の説明】
1 バイトライトマスク回路ブロック1
2 ラッチ2
3 センス増幅器3
4 バイトデータ線4
8 バイトペアリードデコーダ8
9 カラムデコーダ9
11 セルブロック11
Claims (8)
- ダイナミック型の複数のメモリセルを有するメモリセルブロックと、
前記メモリセルからの読み出しデータをセンス、増幅する複数のセンスアンプ回路と、
前記センスアンプ回路のそれぞれに対応して設けられ、前記センスアンプ回路からのデータ及び外部からのデータを少なくともバイト単位で格納可能な複数のラッチ回路と、
前記各センスアンプと前記ラッチ回路との間に設けられ、第1制御信号に応じてオン/オフすることによりそれらの間でのデータ転送を少なくともバイト単位で許容/禁止する複数の第1転送ゲートと、
前記ラッチ回路からのデータを少なくともバイト単位で前記センスアンプに転送する制御を行う制御手段と、
前記ラッチ回路とデータバスとの間に設けられ、第2制御信号に応じてオン/オフすることによりそれらの間でのデータ転送を少なくともバイト単位で許容/禁止する複数の第2転送ゲートと、
を備え、
前記制御手段は、前記第2転送ゲートにおけるデータ転送が行われている間は前記第1転送ゲートにおけるデータ転送を禁止し、その後、データのラッチを行った前記ラッチ回路に対応する前記第1転送ゲートのデータ転送を許容するとともに、データのラッチを行わなかった前記ラッチ回路から前記センスアンプ回路への前記第1転送ゲートのデータ転送を禁止するように、前記第2制御信号に基づいて前記第1制御信号を生成することを特徴とするメモリ装置。 - 前記制御手段は、前記複数のラッチ回路の所定個ごとに対応して設けられた制御回路の複数を有し、前記各制御回路は対応する前記所定個のラッチ回路にデータ書き込みが行われるか否かに応じて、前記第1転送ゲートのオン/オフを制御するものである、請求項1に記載のメモリ装置。
- 前記制御回路はそれぞれ、
対応する前記所定個のラッチ回路が選択されてデータのラッチが行われた場合に、その選択の時点で選択されたことを記憶保持する第1レジスタ回路と、
前記第1レジスタ回路にスイッチ素子を介して直列に接続され、前記第1レジスタ回路内の記憶情報を、前記第1制御信号を生成するための情報として保持する第2レジスタ回路と、
を有し、
前記ラッチ回路から前記センスアンプ回路ヘデータ転送する場合には、前記スイッチ素子をオフして前記第1、第2レジスタを互いに切り離し、この切り離した状態においても前記第1レジスタ回路に前記選択の記憶保持を継続的に行わせ、前記第2レジスタ回路に対して、前記データ転送直前までの前記第1レジスタ回路の保持内容を、前記第1制御信号を生成するための情報として出力させ続ける、制御を行うものであることを特徴とする請求項2に記載のメモリ装置。 - ダイナミック型の複数のメモリセルを有するメモリセルブロックと、
前記メモリセルからの読み出しデータをセンス、増幅する複数のセンスアンプ回路と、
前記センスアンプ回路のそれぞれに対応して設けられ、前記センスアンプ回路からのデータ及び外部からのデータを格納可能な複数のラッチ回路と、
前記各センスアンプと前記ラッチ回路との間に設けられ、第1制御信号に応じてオン/オフすることによりそれらの間でのデータ転送を許容/禁止する複数の第1転送ゲートと、
前記ラッチ回路からのデータを前記センスアンプに転送する制御を行う制御手段と、
前記ラッチ回路とデータバスとの間に設けられ、第2制御信号に応じてオン/オフすることによりそれらの間でのデータ転送を許容/禁止する複数の第2転送ゲートと、
を備え、
前記制御手段は、前記複数のラッチ回路の所定個ごとに対応して設けられた制御回路の複数を有し、前記各制御回路は対応する前記所定個のラッチ回路にデータ書き込みが行われるか否かに応じて、前記第1転送ゲートのオン/オフを制御するものであり、
前記制御回路はそれぞれ、
対応する前記所定個のラッチ回路が選択されてデータのラッチが行われた場合に、その選択の時点で選択されたことを記憶保持する第1レジスタ回路と、
前記第1レジスタ回路にスイッチ素子を介して直列に接続され、前記第1レジスタ回路内の記憶情報を、前記第1制御信号を生成するための情報として保持する第2レジスタ回路と、
を有し、
前記ラッチ回路から前記センスアンプ回路ヘデータ転送する場合には、前記スイッチ素子をオフして前記第1、第2レジスタを互いに切り離し、この切り離した状態においても前記第1レジスタ回路に前記選択の記憶保持を継続的に行わせ、前記第2レジスタ回路に対して、前記データ転送直前までの前記第1レジスタ回路の保持内容を、前記第1制御信号を生成するための情報として出力させ続ける、制御を行うものであることを特徴とするメモリ装置。 - ほぼマトリクス状に配置された複数のメモリセルを有し、所定数の列により構成される少なくとも一つのメモリブロックと、
各列に設けられる複数のセンスアンプと、
前記複数のセンスアンプのそれぞれに対応して設けられ、それぞれ複数のラッチ回路からなる複数のラッチ群と、
前記センスアンプと、対応する前記ラッチ群との間に設けられ、第1制御信号に応じてオン/オフすることによりそれらの間でのデータ転送を許容/禁止する複数の第1転送ゲートと、
前記各センスアンプへのデータ転送を制御する制御手段と、
前記ラッチ群とデータバスとの間に設けられ、第2制御信号に応じてオン/オフすることによりそれらの間でのデータ転送を許容/禁止する複数の第2転送ゲートと、
を備え、
前記制御手段は、前記第2転送ゲートにおけるデータ転送が行われている間は前記第1転送ゲートにおけるデータ転送を禁止し、その後、データのラッチを行った所定数の前記ラッチ群に対応する前記第1転送ゲートのデータ転送を許容するとともに、データのラッチを行わなかった前記ラッチ群から前記センスアンプ回路への前記第1転送ゲートのデータ転送を禁止するように、前記第2制御信号に基づいて前記第1制御信号を生成することを特徴とするメモリ装置。 - メモリセルと、センスアンプと、第1転送ゲートと、ラッチ回路と、第2転送ゲートと、この第2転送ゲートに接続されたバイトデータ線と、を有する複数の列線と、を備えたメモリ装置にデータを書き込む方法であって、
列デコーダにより出力されたCSL信号の論理に基づいて、対応する第2転送ゲートをオンすることにより、前記バイトデータ線からのデータをバイト単位で前記ラッチ回路にラッチするとともに、前記データがラッチされた前記ラッチ回路に接続された列線の列位置をマスク回路内に格納するステップと、
ワード線に接続されたメモリセルに格納されたデータを列線に接続された前記センスアンプに転送するために、ワード線を活性化するステップと、
前記マスク回路から出力された信号に基づいて、データがラッチされた前記ラッチ回路に接続された前記第1転送ゲートのみをオンするとともに、データがラッチされなかった前記ラッチ回路に接続された第1転送ゲートをオンしないようにして、該データを前記センスアンプにバイト単位で転送するステップと、
前記バイトデータ線からのデータがラッチされた前記ラッチ回路に対応するメモリセルにのみ書き込まれ、かつ、残りのメモリセルから読み出されたデータがこれらメモリセルの内部に格納されているデータを壊さずに再書き込みされるように、前記センスアンプを活性化するステップと、
を備えることを特徴とするメモリ装置にデータを書き込む方法。 - 前記制御手段は、前記ラッチ群ごとに対応して設けられた制御回路の複数を有し、前記各制御回路は対応する前記ラッチ群にデータ書き込みが行われるか否かに応じて、前記第1転送ゲートのオン/オフを制御するものである、請求項5に記載のメモリ装置。
- 前記制御回路はそれぞれ、
対応する前記ラッチ群が選択されてデータのラッチが行われた場合に、その選択の時点で選択されたことを記憶保持する第1レジスタ回路と、
前記第1レジスタ回路にスイッチ素子を介して直列に接続され、前記第1レジスタ回路内の記憶情報を、前記第1制御信号を生成するための情報として保持する第2レジスタ回路と、
を有し、
前記ラッチ群から前記センスアンプ回路ヘデータ転送する場合には、前記スイッチ素子をオフして前記第1、第2レジスタを互いに切り離し、この切り離した状態においても前記第1レジスタ回路に前記選択の記憶保持を継続的に行わせ、前記第2レジスタ回路に対して、前記データ転送直前までの前記第1レジスタ回路の保持内容を、前記第1制御信号を生成するための情報として出力させ続ける、制御を行うものであることを特徴とする請求項7に記載のメモリ装置。
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