JP3408479B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ(Dynamic
Random Access Memory)などの半導体記憶装置に関し、
更に詳しくは、×１６ビット構成、×８ビット構成、×
４ビット構成などの複数種類のビット構成のデータに対
応可能なように構成された半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭに代表される大容量の半
導体記憶装置は、多様なユーザの仕様に対応すべく、製
造工程での作り替えにより、×１６ビット構成、×８ビ
ット構成、×４ビット構成などの複数種類のビット構成
のデータに対応可能なように構成されている。
【０００３】ところで、微細加工技術の改良により半導
体記憶装置の大容量化が推し進められているにも関わら
ず、ユーザによっては更なる大容量の半導体記憶装置を
要望する場合がある。例えば、現在の主流である２５６
メガビットのＤＲＡＭでは、×１６ビット構成、×８ビ
ット構成、×４ビット構成の３種類のビット構成に対応
可能となっているが、ユーザによっては、例えば×４ビ
ット構成で５１２メガビットの記憶容量を必要とする場
合がある。
【０００４】この種のユーザの要求を満足させるために
は、更なる記憶容量を有する半導体記憶装置を新たに開
発すればよいが、新たな半導体記憶装置の開発には時間
を要し、この種の要求に対して迅速に対応することがで
きない。そこで、半導体記憶装置が新たに開発されるま
での代替技術として、例えば、上述の３種類のビット構
成に加えて、×２ビット構成のデータにも対応可能なよ
うに従来の半導体記憶装置を構成し、この半導体記憶装
置を２個使用することで、見かけ上、×４ビット構成の
大容量化された半導体記憶装置を実現する手法が考えら
れる。
【０００５】図７に、×１６ビット構成、×８ビット構
成、×４ビット構成の３種類のビット構成に加えて、×
２ビット構成のデータにも対応可能な半導体記憶装置の
データ書き込み系の構成例を示す。この図に示す半導体
記憶装置は、データＤＱ０〜ＤＱ１５の１６ビットのデ
ータを外部から入力するためのデータ入力回路（ＤＩ
Ｎ）７００〜７１５と、これらデータ入力回路により入
力されたデータをメモリセルアレイ９００に書き込むた
めのデータ書込回路（ＷＡＭＰ）８００〜８１５とを備
えて構成される。
【０００６】ここで、データ入力回路７００の出力デー
タは、データ書込回路８００〜８０３，８１２〜８１５
の８個に分配される。データ入力回路７０１の出力デー
タは、データ書込回路８０１にのみ分配され、データ入
力回路７０２の出力データは、データ書込回路８０２，
８０３の２個に分配され、データ入力回路７０３の出力
データは、データ書込回路８０３にのみ分配される。デ
ータ入力回路７１５の出力データは、データ書込回路８
１２〜８１５の４個に分配され、データ入力回路７１４
の出力データは、データ書込回路８１４にのみ分配さ
れ、データ入力回路７１３の出力データは、データ書込
回路８１２，８１３の２個に分配され、データ入力回路
７１２の出力データはデータ書込回路８１２にのみ分配
される。
【０００７】同様に、データ入力回路７０４の出力デー
タは、データ書込回路８０４〜８１１の８個に分配され
る。データ入力回路７０５の出力データは、データ書込
回路８０５にのみ分配され、データ入力回路７０６の出
力データは、データ書込回路８０６，８０７の２個に分
配され、データ入力回路７０７の出力データは、データ
書込回路８０７にのみ分配される。データ入力回路７１
１の出力データは、データ書込回路８０８〜８１１の４
個に分配され、データ入力回路７１０の出力データは、
データ書込回路８１０にのみ分配され、データ入力回路
７０９の出力データは、データ書込回路８０８，８０９
の２個に分配され、データ入力回路７０８の出力データ
はデータ書込回路８０８にのみ分配される。
【０００８】１６個のデータ書込回路８００〜８１５の
うち、データ書込回路８００〜８０７には、外部から入
力される１６ビットのデータＤＱ０〜ＤＱ１５の下位８
ビットの書き込みをマスクするためのマスク信号ＬＷＭ
が入力され、データ書込回路８０８〜８１５には、１６
ビットデータの上位８ビットの書き込みをマスクするた
めのマスク信号ＵＷＭが入力される。
【０００９】図８に、上位ビットのマスク信号ＵＷＭお
よび下位ビットのマスク信号ＬＷＭを生成するためのマ
スク信号生成回路８５０の構成を示す。この図におい
て、外部から与えられる上位８ビットのマスク制御信号
ＵＤＱＭは、入力回路８５１に取り込まれ、インバータ
８５２，８５３からなるバッファを介してマスク信号Ｕ
ＷＭとして図７に示すデータ書込回路８０８〜８１５に
出力される。また、外部から与えられる下位８ビットの
マスク制御信号ＬＤＱＭは、入力回路８５４に取り込ま
れ、インバータ８５５，８５６からなるバッファを介し
てマスク信号ＬＷＭとして図７に示すデータ書込回路８
００〜８０７に出力される。
【００１０】この例では、×１６ビット構成のデータを
取り扱う場合には、マスク信号ＵＷＭおよびマスク信号
ＬＷＭが相補的に活性化されて、データ書込回路８００
〜８０７およびデータ書込回路８０８〜８１５が相補的
に制御される。これにより、１６ビットのデータＤＱ〜
ＤＱ１５のうち、下位８ビットのデータＤＱ０〜ＤＱ７
および上位８ビットのデータＤＱ８〜ＤＱ１５の書き込
みがそれぞれマスクされる。また、×２ビット構成、×
４ビット構成、×８ビット構成のデータを取り扱う場合
には、図８に示す構成において、入力回路８５１から入
力回路８５４への信号パスＰＪが形成される結果、マス
ク信号ＵＷＭとマスク信号ＬＷＭとが同値とされ、外部
から与えられるマスク制御信号ＵＤＱＭのみが有効とさ
れる。この場合、×２ビット構成、×４ビット構成、×
８ビット構成の各データについては、全ビットの書き込
みをマスクするか否かが制御される。
【００１１】図７において、メモリセルアレイ９００に
は、記憶の対象とするデータのビット構成に応じて使用
されるアドレス信号のマップが併記されている。この例
では、×１６ビット構成のデータを記憶する場合には、
アドレス信号Ｙ９，Ｙ１１，Ｙ１２は何れも使用され
ず、データ書込回路８００〜８１５から出力される１６
ビットのデータがそのままメモリセルアレイ９００に書
き込まれる。また、×８ビット構成のデータを記憶する
場合には、アドレス信号Ｙ９によりデータ書込回路８０
１，８０３，８０５，８０７，８０８，８１０，８１
２，８１４、またはデータ書込回路８００，８０２，８
０４，８０６，８０９，８１１，８１３，８１５の何れ
かを選択する。この場合、アドレス信号Ｙ１１，Ｙ１２
は使用しない。
【００１２】さらに、×４ビット構成のデータを記憶す
る場合には、アドレス信号Ｙ１１によりデータ書込回路
８０２，８０３，８０６，８０７，８０８，８０９，８
１２，８１３、またはデータ書込回路８００，８０１，
８０４，８０５，８１０，８１１，８１４，８１５の何
れかを選択し、アドレス信号Ｙ９，Ｙ１１により全体の
４分の１のデータ書込回路を選択する。この場合アドレ
ス信号Ｙ１２は使用されない。
【００１３】さらにまた、×２ビット構成のデータを記
憶する場合には、アドレス信号Ｙ１２によりデータ書込
回路８００〜８０７、またはデータ書込回路８０８〜８
１５の何れかを選択し、アドレスＹ９，Ｙ１１，Ｙ１２
により全体の８分の１のデータ書込回路を選択する。な
お、特に図示しないが、アドレスＹ９，Ｙ１１，Ｙ１２
により選択されたデータ書込回路からの出力データは、
他のアドレス信号に基づいてメモリセルアレイ９００内
の所定のメモリセルに書き込まれる。
【００１４】このような構成を有する従来の半導体記憶
装置によれば、例えば、×１６ビット構成のデータを記
憶の対象とする場合、データ書込回路８００が、データ
入力回路７００の出力データを取り込み、データ書込回
路８０１が、データ入力回路７０１の出力データを取り
込むというように、データ書込回路８００〜８１５が、
対応する１つのデータ入力回路の出力データを取り込む
ように、製造工程で回路が作り込まれる。
【００１５】また、例えば、×８ビット構成のデータを
記憶の対象とする場合、データ書込回路８００，８０１
が、データ入力回路７００の出力データを取り込み、デ
ータ書込回路８０２，８０３が、データ入力回路７０２
の出力データを取り込むというように、１個のデータ入
力回路の出力データが２個のデータ書込回路に取り込ま
れるように、製造工程で回路が作り込まれる。
【００１６】さらに、×４ビット構成のデータを記憶の
対象とする場合、データ書込回路８００〜８０３が、デ
ータ入力回路７００の出力データを取り込み、データ書
込回路８１２〜８１５が、データ入力回路７１５の出力
データを取り込むというように、１個のデータ入力回路
の出力データが４個のデータ書込回路に取り込まれるよ
うに、製造工程で回路が作り込まれる。
【００１７】さらにまた、×２ビット構成のデータを記
憶の対象とする場合、データ書込回路８００〜８０３，
８１２〜８１５が、データ入力回路７００の出力データ
を取り込み、データ書込回路８０４〜８１１が、データ
入力回路７０４の出力データを取り込むというように、
１個のデータ入力回路の出力データが８個のデータ書込
回路に取り込まれるように、製造工程で回路が作り込ま
れる。
【００１８】なお、上述の例において、×８ビット構成
のデータを記憶の対象とする場合、データ入力回路７０
０の出力データが共通に与えられる例えばデータ書込回
路８００，８０１のうち、何れのデータがメモリセルア
レイ９００に書き込まれるかについては、外部から与え
られるカラムアドレス信号に基づいて決定される。
【００１９】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体記憶装置によれば、記憶の対象とするデー
タのビット構成に応じて、データ入力回路からデータ書
込回路に直接的にデータを分配するものとなっているの
で、複数種類のビット構成で共用される特定のデータ入
力回路の出力負荷が著しく増加し、データの書き込み時
にデータの遅延を招くという問題がある。
【００２０】例えば、上述の図７に示す例では、×２ビ
ット構成のデータに対応するために、特定のデータ入力
回路７００の出力データをデータ書込回路８００〜８０
３，８１２〜８１５の８個に分配する必要があり、この
データ入力回路７００の出力負荷が著しく増加すること
となる。この結果、×４ビット構成などの他のビット構
成を採った場合においても、特定のデータ入力回路７０
０の出力負荷が増大し、書き込み時にデータＤＱ０が遅
延することとなる。この図７に示す例では、データ入力
回路７０４についても同様のことが言える。
【００２１】また、ビット構成の種類が増えると、図７
に示すメモリセルアレイ９００に併記されたマップが複
雑化し、したがって複数のデータ書込回路のうち、何れ
の出力データをメモリセルアレイに最終的に書き込むか
を選択するための回路系が複雑化するという問題もあ
る。
【００２２】この発明は、上記事情に鑑みてなされたも
ので、特定のデータ入力回路の出力負荷が増加して書き
込みデータの遅延を招くことなく、多様なビット構成の
データに対応することができ、また、ビット構成の種類
が増えても、メモリセルアレイに最終的に書き込まれる
データを選択するための回路系が複雑化することのない
半導体記憶装置を提供することを課題とする。
【００２３】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明にかかる半導体記憶装置は、複数種類のビット構成
（例えば後述する×２ビット構成、×４ビット構成、×
８ビット構成、×１６ビット構成に相当する要素）のデ
ータ（例えば後述するデータＤＱ０〜ＤＱ１５に相当す
る要素）に対応可能なように構成された半導体記憶装置
であって、外部からデータを入力するための複数のデー
タ入力回路（例えば後述するデータ入力回路１００〜１
１５に相当する構成要素）と、前記複数のデータ入力回
路により入力されたデータをメモリセルに書き込むため
の複数のデータ書込回路（例えば後述するデータ書込回
路２００〜２１５に相当する構成要素）とを備え、前記
複数のデータ入力回路を選択的に使用して記憶対象のデ
ータを外部から入力し、該記憶対象のデータのビット構
成に応じて該データの各ビットを前記複数のデータ書込
回路に分配するように構成された半導体記憶装置におい
て、前記複数のデータ入力回路のうち、特定のデータ入
力回路（例えば後述するデータ入力回路１００、１０４
に相当する構成要素）により入力されたデータを他のデ
ータ入力回路（例えば後述するデータ入力回路１１５，
１１１に相当する構成要素）を介して前記複数のデータ
書込回路の何れかに分配するように構成されたことを特
徴とする。
【００２４】この構成によれば、特定のデータ入力回路
から出力されるデータは、他のデータ入力回路に入力さ
れ、このデータ入力回路を介してデータ書込回路に分配
される。したがって、特定のデータ入力回路から他のデ
ータ入力回路にデータを分配すれば、他のデータ入力回
路からデータを入力するデータ書込回路に対して直接的
にデータを分配する必要がなくなり、特定のデータ入力
回路の出力負荷となるデータ書込回路の数が低減され、
この特定のデータ入力回路の出力負荷が軽減される。
【００２５】また、この発明にかかる前記半導体記憶装
置において、前記複数のデータ入力回路により外部から
入力されたデータの書き込みをマスクするためのマスク
制御回路（例えば後述するマスク信号生成回路６００に
相当する構成要素）がオプションで搭載可能なように構
成されたことを特徴とする。この構成によれば、複数種
類のビット構成のデータの各ビットの書き込みをマスク
することが可能となり、したがってデータの書き込み形
態を多様化することができる。
【００２６】さらに、この発明にかかる前記半導体記憶
装置において、前記マスク制御回路は、外部から与えら
れる所定のマスク信号（例えば後述するマスク制御信号
ＵＤＱＭ，ＬＤＱＭに相当する信号要素）に基づき前記
複数のデータ書込回路を選択的に制御して前記データの
書き込みをマスクするように構成されたことを特徴とす
る。
【００２７】この構成によれば、複数のデータ入力回路
から複数のデータ書込回路に入力されるデータが、所定
のマスク信号に基づいて選択的にメモリセルアレイに書
き込まれる。したがって、複数のデータ入力回路により
外部から入力されたデータの一部のビットの書き込みを
マスクすることが可能となる。
【００２８】さらにまた、この発明にかかる前記半導体
記憶装置において、前記複数種類のビット構成に応じて
使用される特定のアドレス信号（例えば後述するアドレ
ス信号Ｙ９，Ｙ１１，Ｙ１２に相当する信号要素）を、
前記データの書き込みをマスクするための信号に反映さ
せたことを特徴とする。
【００２９】この構成によれば、複数のデータ入力回路
から複数のデータ書込回路に入力されるデータが、複数
種類のビット構成に応じて使用される特定のアドレス信
号に基づいて選択的にメモリセルアレイに書き込まれ
る。したがって、データ書込回路の出力データを選択す
るための手段を増設することなく、ビット構成に応じて
データ書込回路の出力データを選択してメモリセルアレ
イに書き込むことが可能となる。
【００３０】さらにまた、この発明にかかる前記半導体
記憶装置において、前記特定のデータ入力回路は、前記
複数種類のビット構成のデータのすべてについて使用さ
れるものであることを特徴とする。この構成によれば、
最も多くのデータ書込回路に分配されるデータが他のデ
ータ入力回路を介して複数のデータ書込回路に分配され
る。したがって、このデータを出力する特定のデータ入
力回路の出力負荷が軽減される。
【００３１】さらにまた、この発明にかかる前記半導体
記憶装置において、前記他のデータ入力回路は、前記複
数種類のビット構成のデータのうち、最もビット数の少
ないビット構成を除く他のビット構成のデータのすべて
について使用されるものであることを特徴とする。
【００３２】この構成によれば、最もビット数の少ない
ビット構成について使用されるデータ書込回路であっ
て、他のビット構成のデータついて使用される全てのデ
ータ書込回路に対して、特定のデータ入力回路の出力デ
ータが他のデータ入力回路を介して分配される。したが
って、特定のデータ入力回路の出力データを、最小限の
他のデータ入力回路を介してデータ書込回路に分配する
ことが可能となる。
【００３３】さらにまた、この発明にかかる前記半導体
記憶装置において、前記特定のデータ入力回路は、前記
複数種類のビット構成のデータの全てについて使用され
るものであり、前記他のデータ入力回路は、前記複数種
類のビット構成のデータのうち、最もビット数の少ない
ビット構成を除く他のビット構成のデータの全てについ
て使用されるものであることを特徴とする。
【００３４】この構成によれば、最も多くのデータ書込
回路に分配されるデータが他のデータ入力回路を介して
複数のデータ書込回路に分配される。したがって、この
データを出力する特定のデータ入力回路の出力負荷が軽
減される。しかも、最もビット数の少ないビット構成に
ついて使用されるデータ書込回路であって、他のビット
構成のデータついて使用される全てのデータ書込回路に
対して、特定のデータ入力回路の出力データが他のデー
タ入力回路を介して分配される。したがって、特定のデ
ータ入力回路の出力データを、最小限の他のデータ入力
回路を介してデータ書込回路に分配することが可能とな
る。
【００３５】さらにまた、この発明にかかる前記半導体
記憶装置において、前記他のデータ入力回路は、外部か
らデータを入力するための入力バッファ部と、前記入力
バッファ部または前記特定のデータ入力回路の何れかに
より入力されたデータを選択するための選択部と、前記
選択部により選択されたデータを前記複数のデータ書込
回路の何れかに出力するドライバ部とを備えて構成され
たことを特徴とする。
【００３６】この構成によれば、他のデータ入力回路に
おいて、外部からのデータは入力バッファ部により取り
込まれる。ここで、特定のデータ入力回路により入力さ
れたデータが、選択部により選択されていると、このデ
ータがドライバ部を介してデータ書込回路に出力され
る。したがって、特定のデータ入力回路の出力データ
を、他のデータ入力回路を介して複数のデータ書込回路
の何れかに分配することが可能となる。
【００３７】さらにまた、この発明にかかる前記半導体
記憶装置において、前記選択部は、当該半導体記憶装置
の製造工程により、前記入力バッファ部または前記特定
のデータ入力回路の何れかの出力部と前記ドライバ部の
入力部との間が電気的に接続されるように構成されたこ
とを特徴とする。
【００３８】この構成によれば、各種のビット構成のデ
ータに応じた仕様の半導体記憶装置が、製造工程で作り
分けられる。したがって、製造された時点において、記
憶対象のデータのビット構成が固定され、この半導体記
憶装置を使用するユーザが、記憶対象のデータのビット
構成に応じて回路状態の設定を行う必要がない。
【００３９】
【発明の実施の形態】以下、図面を参照して、この発明
の形態の形態にかかる半導体記憶装置を説明する。 ＜実施の形態１＞図１に、この実施の形態１にかかる半
導体記憶装置のデータ書き込み系の構成例を示す。この
半導体記憶装置は、×１６ビット構成、×８ビット構
成、×４ビット構成、×２ビット構成の４種類のビット
構成のデータに対応可能なように構成されたものであっ
て、このデータ書き込み系は、外部から１６ビットのデ
ータＤＱ０〜ＤＱ１５を入力するための複数のデータ入
力回路（ＤＩＮ）１００〜１１５と、これらデータ入力
回路により入力されたデータをメモリセルアレイ３００
内のメモリセルに書き込むための複数のデータ書込回路
（ＷＡＭＰ）２００〜２１５とを備えて構成される。
【００４０】ここで、データ入力回路１００〜１１５の
うち、特定のデータ入力回路１００により入力されたデ
ータは、他のデータ入力回路１１５を介してデータ書込
回路２１２〜２１５に分配され、特定のデータ入力回路
１０４により入力されたデータは、他のデータ入力回路
１１１を介してデータ書込回路２０８〜２１１に分配さ
れる。データ入力回路１００〜１１５は、選択的に使用
されて記憶対象のデータを外部から入力し、該記憶対象
のデータのビット構成に応じて該データの各ビットをデ
ータ書込回路２００〜２１５に分配するように構成され
る。
【００４１】さらに詳細に構成を説明する。データ入力
回路１００の出力データＷＤ０は、データ書込回路２０
０〜２０３の４個と、データ入力回路１１５とに分配さ
れる。データ入力回路１０１の出力データは、データ書
込回路２０１にのみ分配され、データ入力回路１０２の
出力データは、データ書込回路２０２，２０３の２個に
分配され、データ入力回路１０３の出力データは、デー
タ書込回路２０３にのみ分配される。また、データ入力
回路１１５の出力データＷＤ１５は、データ書込回路２
１２〜２１５の４個に分配され、データ入力回路１１４
の出力データは、データ書込回路２１４にのみ分配さ
れ、データ入力回路１１３の出力データは、データ書込
回路２１２，２１３の２個に分配され、データ入力回路
１１２の出力データはデータ書込回路２１２にのみ分配
される。
【００４２】同様に、データ入力回路１０４の出力デー
タは、データ書込回路２０４〜２０７の４個と、データ
入力回路１１１とに分配される。データ入力回路１０５
の出力データは、データ書込回路２０５にのみ分配さ
れ、データ入力回路１０６の出力データは、データ書込
回路２０６，２０７の２個に分配され、データ入力回路
１０７の出力データは、データ書込回路２０７にのみ分
配される。また、データ入力回路１１１の出力データ
は、データ書込回路２０８〜２１１の４個に分配され、
データ入力回路１１０の出力データは、データ書込回路
２１０にのみ分配され、データ入力回路１０９の出力デ
ータは、データ書込回路２０８，２０９の２個に分配さ
れ、データ入力回路１０８の出力データはデータ書込回
路２０８にのみ分配される。
【００４３】この実施の形態では、特定のデータ入力回
路１００，１０４は、複数種類のビット構成のデータの
すべてについて使用され、他のデータ入力回路１１５，
１１１は、複数種類のビット構成のデータのうち、最も
ビット数の少ないビット構成を除く他のビット構成のデ
ータのすべてについて使用される。
【００４４】また、この実施の形態では、データ入力回
路１００〜１１５により外部から入力されたデータＤＱ
０〜ＤＱ１５の一部または全部のビットについて、その
書き込みをマスクしてメモリセルアレイに書き込むため
の制御を行う後述のマスク信号生成回路６００（図６参
照）がオプションで搭載可能なように構成されている。
具体的には、データ書込回路２００〜２１５のうち、デ
ータ書込回路２００〜２０７には、後述するマスク信号
生成回路６００から、１６ビットのデータＤＱ０〜ＤＱ
１５のうち、下位８ビットの書き込みをマスクするため
のマスク信号ＬＷＭが入力され、データ書込回路２０８
〜２１５には、同じくマスク信号生成回路６００から上
位８ビットの書き込みをマスクするためのマスク信号Ｕ
ＷＭが入力される。
【００４５】図２に、この半導体記憶装置のデータ読み
出し系の構成例を示す。このデータ読み出し系は、メモ
リセルアレイ３００から１６ビット分のデータを入力し
て増幅するためのデータアンプ４００〜４１５と、これ
らデータアンプにより増幅されたデータを外部に出力す
るためのデータ出力回路５００〜５１５とを備えて構成
される。
【００４６】ここで、データアンプ４００〜４１５によ
り増幅されたデータは、データ出力回路５００〜５１５
の何れかを介して外部に出力される。データアンプ４０
０〜４１５に対するデータ出力回路５００〜５１５の対
応関係は、上述のデータ書き込み系における、データ書
込回路２００〜２１５に対するデータ入力回路１００〜
１１５の対応関係と一致する。
【００４７】さらに詳細に読み出し系の構成を説明す
る。データ出力回路５００には、データアンプ４００〜
４０３により増幅された何れかのデータ（ＲＤ０〜ＲＤ
３の何れか）と、データアンプ４１２〜４１５により増
幅された何れかのデータ（ＲＤ１２〜ＲＤ１５の何れ
か）が与えられる。データ出力回路５０１には、データ
アンプ４０１により増幅されたデータのみが与えられ
る。データ出力回路５０２には、データアンプ４０２，
４０３により増幅された何れかのデータが与えられる。
データ出力回路５０３には、データアンプ４０３により
増幅されたデータのみが与えられる。
【００４８】また、データ出力回路５１５には、データ
アンプ４１２〜４１５により増幅された何れかのデータ
が与えられる。データ出力回路５１４には、データアン
プ４１４により増幅されたデータのみが与えられる。デ
ータ出力回路５１３には、データアンプ４１２，４１３
により増幅された何れかのデータが与えられる。データ
出力回路５１２には、データアンプ４１２により増幅さ
れたデータのみが与えられる。
【００４９】同様に、データ出力回路５０４には、デー
タアンプ４０４〜４０７により増幅された何れかのデー
タと、データアンプ４０８〜４１１により増幅された何
れかのデータとが与えられる。データ出力回路５０５に
は、データアンプ４０５により増幅されたデータのみが
与えられる。データ出力回路５０６には、データアンプ
４０６，４０７により増幅された何れかのデータが与え
られる。データ出力回路５０７には、データアンプ４０
７により増幅されたデータのみが与えられる。
【００５０】また、データ出力回路５１１には、データ
アンプ４０８〜４１１により増幅された何れかのデータ
が与えられる。データ出力回路５１０には、データアン
プ４１０により増幅されたデータのみが与えられる。デ
ータ出力回路５０９には、データアンプ４０８，４０９
により増幅された何れかのデータが与えられる。データ
出力回路５０８には、データアンプ４０８により増幅さ
れたデータのみが与えられる。
【００５１】ここで、データアンプ４００〜４１５の何
れのアンプがデータを増幅して出力するかについては、
上述のアドレス信号Ｙ９，Ｙ１１，Ｙ１２に基づいて決
定される。例えば、データ出力回路５００には、データ
アンプ４００〜４０３により増幅された何れかのデータ
が入力されるが、何れのデータが入力されるかは、アド
レス信号Ｙ９とアドレス信号Ｙ１１とにより決定され
る。また、このデータ出力回路５００には、データアン
プ４１２〜４１５により増幅された何れかのデータも入
力されるが、何れのデータが入力されるかは、同様にア
ドレス信号Ｙ９とアドレス信号Ｙ１１とにより決定され
る。さらに、これらデータアンプ４００〜４０３からの
データと、データアンプ４１２〜４１５からのデータと
のうち、何れのデータを外部に出力するかについては、
データ出力回路５００においてアドレス信号Ｙ１２に基
づき決定される。すなわち、アドレス信号Ｙ９，Ｙ１
１，Ｙ１２により、データアンプ４００〜４０３，４１
２〜４１５のうちの、何れか１つのデータアンプの出力
データのみがデータＤＱ０として外部に出力される。
【００５２】図３に、特定のデータ入力回路１００およ
び他のデータ入力回路１１５の詳細な構成を示す。この
図に示すように、データ入力回路１００は、外部からデ
ータＤＱ０を入力するための入力バッファ部１００Ａ
と、この入力バッファ部１００Ａにより入力されたデー
タを出力するためのドライバ部１００Ｂとから構成され
る。データ入力回路１１５，１１１を除く残りのデータ
入力回路もデータ入力回路１００と同様に構成される。
【００５３】上述のデータ入力回路１００の出力データ
が分配されるデータ入力回路１１５は、外部からデータ
ＤＱ１５を入力するための入力バッファ部１１５Ａと、
この入力バッファ部１１５Ａまたは上述のデータ入力回
路１００の何れかにより入力されたデータを選択するた
めの選択部１１５Ｂと、この選択部１１５Ｂにより選択
されたデータをデータ書込回路２１２〜２１５に出力す
るドライバ部１１５Ｃとを備えて構成される。
【００５４】ここで、選択部１１５Ｂは、この半導体記
憶装置の製造工程により、データ入力回路１１５の入力
バッファ部１１５Ａまたは上述のデータ入力回路１００
の何れかの出力部と、このデータ入力回路１１５のドラ
イバ部１１５Ｃの入力部との間を電気的に接続するよう
に構成される。具体的には、メタル配線工程において選
択部１１５Ｂを形成し、例えばデータ入力回路１００の
出力部に接続される配線１００Ｌと、データ入力回路１
１５の入力バッファ部１１５Ａの出力部に接続される配
線１１５Ｌ１との何れかと、データ入力回路１１５のド
ライバ部１１５Ｃの入力部に接続される配線１１５Ｌ２
とを電気的に接続する。
【００５５】データ入力回路１００の配線１００Ｌおよ
びデータ入力回路１１５の配線１１５Ｌ１の何れを、ド
ライバ部１１５Ｃの配線１１５Ｌ２に接続するかについ
ては、記憶対象のデータのビット構成に応じて決定され
る。この実施の形態では、×２ビット構成のデータに対
応する構成を採る場合、配線１００Ｌと配線１１５Ｌ２
とを電気的に接続する。その他のビット構成に対応する
構成を採る場合には、配線１１５Ｌ１と配線１１５Ｌ２
とを接続する。
【００５６】なお、この例に限定されることなく、トラ
ンスファゲートを用いたスイッチ回路により選択部１１
５Ｂを構成することも可能である。具体的には、配線１
００Ｌと配線１１５Ｌ２との間と、配線１１５Ｌ１と配
線１１５Ｌ２との間にそれぞれトランスファゲートを設
け、×２ビット構成を採る場合には、配線１００Ｌと配
線１１５Ｌ２との間に設けられたトランスファゲートを
導通させ、その他の構成を採る場合には、配線１１５Ｌ
１と配線１１５Ｌ２との間に設けられたトランスファゲ
ートを導通させるように構成してもよい。
【００５７】図４に、データ書込回路２１２の詳細な構
成を示す。この図に示すように、データ書込回路２１２
は、データ入力回路１１５からのデータＷＤ１５、デー
タ入力回路１１３からのデータＷＤ１３、およびデータ
入力回路１１２からのデータＷＤ１２の中から１つを選
択するためのトランスファゲート２１２Ａ〜２１２Ｃお
よびインバータ２１２Ｅ〜２１２Ｇと、これにより選択
されたデータをメモリセルアレイ３００に書き込むため
のライトバッファ２１２Ｊから構成される。
【００５８】ここで、トランスファゲート２１２Ａは、
×２ビット構成または×４ビット構成時に活性化される
モード信号ＭＤＸ４Ｘ２により導通制御され、データ入
力回路１１５の出力データＷＤ１５をライトバッファ２
１２Ｊに与える。また、トランスファゲート２１２Ｂ
は、×８ビット構成時に活性化されるモード信号ＭＤＸ
８により導通制御され、データ入力回路１１３の出力デ
ータＷＤ１３をライトバッファ２１２Ｊに与える。さら
に、トランスファゲート２１２Ｃは、×１６ビット構成
時に活性化されるモード信号ＭＤＸ１６により導通制御
され、データ入力回路１１２の出力データＷＤ１２をラ
イトバッファ２１２Ｊに与える。ライトバッファ２１２
Ｊは、各トランスファゲートから選択的に与えられるデ
ータＷＤ１５，ＷＤ１３，ＷＤ１２の何れかをデータＤ
２１２としてメモリセルアレイ３００に書き込む。他の
データ書込回路も同様に、データのビット構成に応じて
各データ入力回路から出力されるデータを選択し、これ
をメモリセルアレイ３００に書き込むように構成され
る。
【００５９】図５に、データ出力回路５００の詳細な構
成を示す。この図に示すように、データ出力回路５００
は、上述のデータアンプ４００〜４０３からの何れかの
データ（ＲＤ０〜ＲＤ３の何れか）またはデータアンプ
４１２〜４１５からの何れかのデータ（ＲＤ１２〜ＲＤ
１５の何れか）の一方を選択するためのトランスファゲ
ート５００Ａ，５００Ｂ、遅延回路５００Ｃ、およびイ
ンバータ５００Ｄと、これにより選択されたデータをデ
ータＤＱ０として外部に出力するための出力バッファ５
００Ｅとから構成される。なお、遅延回路５００Ｃは、
データを外部に出力する際のタイミングを調整するため
のものである。他のデータ出力回路も同様に、データの
ビット構成に応じて各データアンプから出力されるデー
タを選択し、これを外部に出力するように構成される。
【００６０】図６に、上述のデータ書込回路２００〜２
１５に与えられるマスク信号ＵＷＭ，ＬＷＭを生成する
ためのマスク信号生成回路６００の構成例を示す。この
マスク信号生成回路６００は、外部から与えられる所定
のマスク制御信号ＵＤＱＭ，ＬＤＱＭに基づき複数のデ
ータ書込回路２００〜２１５を選択的に制御してデータ
ＤＱ０〜ＤＱ１５の書き込みをマスクするためのもので
あって、入力回路６０１，６０５と、フリップフロップ
６０２，６０６，６１２，６１５と、インバータ６０
３、６０７，６０９，６１３，６１４，６１６，６１７
と、否定的論理積（ＮＡＮＤ）６０４，６０８，６１
０，６１１とから構成される。
【００６１】ここで、入力回路６０１は、外部からマス
ク制御信号ＵＤＱＭを取り込むためのものであって、取
り込まれたマスク制御信号ＵＤＱＭはフリップフロップ
６０２に与えられる。フリップフロップ６０２は、入力
回路６０１に取り込まれた信号（ＵＤＱＭ）を内部クロ
ックＩＣＬＫに同期して取り込んで保持するためのもの
である。フリップフロップ６０２に保持された信号（Ｕ
ＤＱＭ）は、インバータ６０３および否定的論理積６０
４を介し、マスク信号ＵＷＭとして上述のデータ書込回
路２０８〜２１５に出力される。同様に、入力回路６０
５は、外部からマスク制御信号ＬＤＱＭを取り込むため
のものであって、この入力回路６０５に取り込まれたマ
スク制御信号ＬＤＱＭは、フリップフロップ６０６に保
持され、インバータ６０７および否定的論理積６０８を
介し、マスク信号ＬＷＭとして上述のデータ書込回路２
００〜２０７に出力される。
【００６２】フリップフロップ６１２は、上述のフリッ
プフロップ６０２に保持された信号（ＵＤＱＭ）を所定
の時間だけ遅延させるためのものであり、このフリップ
フロップ６１２に保持された信号（ＵＤＱＭ）は、イン
バータ６１３，６１４を介してマスク信号ＵＲＭとして
上述のデータ出力回路５０８〜５１５に出力される。同
様に、フリップフロップ６１５は、上述のフリップフロ
ップ６０６に保持された信号（ＬＤＱＭ）を所定の時間
だけ遅延させるためのものであり、フリップフロップ６
０６に保持された信号は、このフリップフロップ６１５
により所定の時間だけ遅延されて、インバータ６１６，
６１７を介してマスク信号ＬＲＭとして上述のデータ出
力回路５００〜５０７に出力される。
【００６３】この例では、×１６ビット構成のデータを
書き込む場合、マスク信号ＬＷＭによりデータ書込回路
２００〜２０７が制御され、マスク信号ＵＷＭによりデ
ータ書込回路２０８〜２１５が制御される。これによ
り、１６ビットのデータＤＱ〜ＤＱ１５のうち、下位８
ビットのデータＤＱ０〜ＤＱ７および上位８ビットのデ
ータＤＱ８〜ＤＱ１５の書き込みがそれぞれマスクされ
る。また、×２ビット構成、×４ビット構成、×８ビッ
ト構成のデータを取り扱う場合には、図６において、フ
リップフロップ６０２の出力部からフリップフロップ６
０６の出力部への信号パスＰ６００が形成される。これ
により、マスク信号ＵＷＭの論理値とマスク信号ＬＷＭ
の論理値とが同値とされ、外部から与えられるマスク制
御信号ＵＤＱＭのみが有効とされる。この場合、×２ビ
ット構成、×４ビット構成、×８ビット構成の各データ
については、全ビットの書き込みをマスクするか否か
が、マスク制御信号ＵＤＱＭにより制御される。
【００６４】図１および図２に示すメモリセルアレイ３
００は、前述の従来技術にかかるメモリセルアレイ９０
０と同様のものであって、記憶の対象とするデータのビ
ット構成に応じて使用されるアドレス信号Ｙ９，Ｙ１
１，Ｙ１２のマップが併記されている。このマップによ
れば、×１６ビット構成のデータを記憶する場合には、
アドレス信号Ｙ９，Ｙ１１，Ｙ１２は何れも使用され
ず、データ書込回路２００〜２１５から出力される１６
ビットのデータがそのままメモリセルアレイ３００に書
き込まれる。また、×８ビット構成のデータを記憶する
場合には、アドレス信号Ｙ９によりデータ書込回路８０
１，８０３，８０５，８０７，８０８，８１０，８１
２，８１４、またはデータ書込回路８００，８０２，８
０４，８０６，８０９，８１１，８１３，８１５の何れ
かを選択する。この場合、アドレス信号Ｙ１１，Ｙ１２
は使用しない。
【００６５】さらに、×４ビット構成のデータを記憶す
る場合には、アドレス信号Ｙ１１によりデータ書込回路
８０２，８０３，８０６，８０７，８０８，８０９，８
１２，８１３、またはデータ書込回路８００，８０１，
８０４，８０５，８１０，８１１，８１４，８１５の何
れかを選択し、アドレス信号Ｙ９，Ｙ１１により全体の
４分の１のデータ書込回路を選択する。この場合アドレ
ス信号Ｙ１２は使用されない。
【００６６】さらにまた、×２ビット構成のデータを記
憶する場合には、アドレス信号Ｙ１２によりデータ書込
回路８００〜８０７、またはデータ書込回路８０８〜８
１５の何れかを選択し、アドレスＹ９，Ｙ１１，Ｙ１２
により全体の８分の１のデータ書込回路を選択する。な
お、特に図示しないが、アドレスＹ９，Ｙ１１，Ｙ１２
により選択されたデータ書込回路から出力されたデータ
は、他のアドレス信号に基づいてメモリセルアレイ３０
０内のメモリセルに書き込まれる。
【００６７】次に、この実施の形態にかかる半導体記憶
装置の動作を説明する。×４ビット構成、×８ビット構
成、×１６ビット構成のデータを記憶の対象とする場合
については、図３において、配線１１５Ｌ１と配線１１
５Ｌ２とを接続しておく点を除いて、前述の従来技術と
同様であり、したがってこの場合の説明を省略する。
【００６８】以下、×２ビット構成のデータを記憶の対
象とする場合について、この実施の形態の動作を説明す
る。まず、×２ビット構成のデータを記憶の対象とする
場合、製造工程（ウェハプロセス工程や組立工程）で、
図３に示すデータ入力回路１００の配線１００Ｌとデー
タ入力回路１１５の配線１１５Ｌ２とを電気的に接続し
ておく。ただし、データ入力回路１１５の配線１１５Ｌ
１は配線１１５Ｌ２に接続しない。これにより、データ
入力回路１００の出力部が、データ入力回路１１５のド
ライバ部１１５Ｃの入力部に接続され、このデータ入力
回路１１５は、本来のデータＤＱ１５に代えて、データ
入力回路１００に入力されたデータＤＱ０をデータＷＤ
１５として出力するものとなる。データ入力回路１１１
についても同様にその選択部の選択状態を設定し、デー
タ入力回路１０４の出力部を、データ入力回路１１１の
ドライバ部の入力部に接続しておく。
【００６９】次に、図４に示すデータ書込回路２１２に
入力されるモード信号ＭＤＸ４Ｘ２のみが活性化され、
他のモード信号ＭＤＸ８およびモード信号ＭＤＸ１６に
ついては、非活性化状態に固定される。これらモード信
号の活性状態の設定は、上述のデータ入力回路と同様
に、これらのモード信号を生成する回路を製造工程で作
り込むことにより行われる。同様に、他のデータ書込回
路についても、モード信号の活性状態を設定し、必要な
データを各データ書込回路に取り込む。
【００７０】＜書き込み動作＞このように各モード信号
が設定された状態で、以下のように書き込み動作が行わ
れる。図４において、データ入力回路１００から出力さ
れたデータＷＤ０は、データ書込回路２００〜２０３に
分配されて取り込まれると共に、データ入力回路１１５
に分配される。そして、データ入力回路１００から分配
されたデータＤＱ０は、データ入力回路１１５からデー
タＷＤ１５としてライトバッファ２１２〜２１５に与え
られる。同様にして、データ入力回路１０４から出力さ
れたデータは、データ書込回路２０４〜２０７と、デー
タ入力回路１１１に分配される。そして、データ入力回
路１１１から出力されるデータとして、データ入力回路
１０４から出力されたデータＤＱ４がライトバッファ２
０８〜２１１に与えられる。
【００７１】すなわちこの場合、データ入力回路１００
により外部から入力されたデータＤＱ０が、データ書込
回路２００〜２０３，２１２〜２１５に共通に分配さ
れ、データ入力回路１０４により入力されたデータＤＱ
４が、データ書込回路２０４〜２０７，２０８〜２１１
に共通に分配される。結局のところ、データＤＱ０およ
びデータＤＱ４からなる２ビットのデータが、データ書
込回路２００〜２１５に与えられることとなる。
【００７２】次に、アドレス信号Ｙ９，Ｙ１１，Ｙ１２
に基づき、データ書込回路２００〜２１５からそれぞれ
出力されるデータが選択されてメモリセルアレイ３００
にデータが書き込まれる。具体的には、データ書込回路
２００〜２０３，２１２〜２１５から出力される８ビッ
トのうち、１つのビットのデータが、アドレス信号Ｙ
９，Ｙ１１，Ｙ１２に基づき選択されてメモリセルアレ
イ３００に書き込まれる。同様にして、データ書込回路
２０４〜２０７，２０８〜２１１から出力される８ビッ
トのうち、１つのビットのデータがアドレス信号Ｙ９，
Ｙ１１，Ｙ１２に基づき選択されてメモリセルアレイ３
００に書き込まれる。
【００７３】ここで、アドレス信号Ｙ１２は、図６に示
すマスク信号生成回路６００において、データの書き込
みをマスクするためのマスク信号ＵＷＭ，ＬＷＭに反映
されており、このマスク信号ＵＷＭ，ＬＷＭは、あたか
もアドレス信号Ｙ１２の相補信号の如く振る舞う。例え
ば、アドレス信号Ｙ１２がハイレベルの場合、マスク信
号ＵＷＭがロウレベルとなり、マスク信号ＬＷＭがハイ
レベルとなって、データ書込回路２００〜２０７のみが
活性化される。
【００７４】したがってこの場合、データ入力回路１０
０からデータＷＤ０（ＤＱ０）が共通に分配されたデー
タ書込回路２００〜２０３，２１２〜２１５のうち、ア
ドレス信号Ｙ１２（マスク信号ＬＷＭ）によりデータ書
込回路２００〜２０３が選択される。さらに、このデー
タ書込回路２００〜２０３のうち、アドレスＹ１１，Ｙ
１２により１つが選択される。結局のところ、データＤ
Ｑ０が共通に与えられたデータ書込回路２００〜２０
３、２１２〜２１５のうち、１つのデータ書込回路のみ
が選択され、このデータ書込回路が出力するデータが、
メモリセルアレイ３００に最終的に書き込まれる。
【００７５】同様にして、データＤＱ４が共通に与えら
れるデータ書込回路２０４〜２０７，２０８〜２１１の
何れか１つがアドレスＹ９，Ｙ１１，Ｙ１２により選択
される。そして、この選択されたデータ書込回路から出
力されるデータが、メモリセルアレイ３００に最終的に
書き込まれる。
【００７６】＜読み出し動作＞次に、データの読み出し
動作を説明する。メモリセルアレイ３００に書き込まれ
たデータは、アドレス信号Ｙ９，Ｙ１１により選択され
るデータアンプにより増幅されてメモリセルアレイ３０
０から読み出され、データ出力回路５００，５０４にそ
れぞれ２つのデータが出力される。そして、これらの各
データ出力回路において、アドレス信号Ｙ１２に基づ
き、データが最終的に選択されて外部に出力される。
【００７７】具体的には、アドレス信号Ｙ９，Ｙ１１に
基づきデータアンプ４００〜４０３から出力されるデー
タＲＤ０〜ＲＤ３のうちの１つが選択され、データ出力
回路５００に与えられる。同様にして、アドレス信号Ｙ
９，Ｙ１１に基づきデータアンプ４１２〜４１５から出
力されるデータＲＤ１２〜ＲＤ１５のうちの１つが選択
され、データ出力回路５００に与えられる。すなわち、
データ出力回路５００には、データアンプ４００〜４０
３からのデータ（ＲＤ０〜ＲＤ３の何れか）と、データ
アンプ４１２〜４１５からのデータ（ＲＤ１２〜ＲＤ１
５の何れか）との２つのデータが入力される。同様に、
データ出力回路５０４には、データアンプ４０４〜４０
７からのデータ（ＲＤ４〜ＲＤ７の何れか）と、データ
アンプ４０８〜４１１からのデータ（ＲＤ８〜ＲＤ１１
の何れか）との２とのデータが入力される。
【００７８】続いて、図５に示すデータ出力回路５００
において、アドレス信号Ｙ１２に基づき、トランスファ
ゲート５００Ａまたはトランスファゲート５００Ｂの何
れかが導通し、データアンプ４００〜４０３からのデー
タ（ＲＤ０〜ＲＤ３の何れか）、またはデータアンプ４
１２〜４１５からのデータ（ＲＤ１２〜ＲＤ１５の何れ
か）の何れかが、出力バッファ５００Ｅを介してデータ
ＤＱ０として外部に出力される。同様にして、データ出
力回路５０４において、アドレス信号Ｙ１２に基づき、
データアンプ４０４〜４０７からのデータ（ＲＤ４〜Ｒ
Ｄ７の何れか）、またはデータアンプ４０８〜４１から
のデータ（ＲＤ８〜ＲＤ１１の何れか）の何れかが、デ
ータＤＱ４として外部に出力される。以上により、デー
タＤＱ０およびデータＤＱ４からなる２ビット構成のデ
ータがメモリセルアレイ３００に書き込まれて読み出さ
れる。
【００７９】この実施の形態によれば、一方のビットを
入力するデータ入力回路１００が、データＷＤ０（ＤＱ
０）をデータ書込回路２００〜２０３，２１２〜２１５
に分配する場合、データ書込回路２１２〜２１５には、
データ入力回路１１５を介してデータ入力回路１００か
らデータＷＤ０が分配される。このため、データ入力回
路１００は、複数のデータ書込回路２１２〜２１５に代
えて、データ入力回路１１５にデータＷＤ０を分配すれ
ばよく、データ書込回路１００の出力負荷として、複数
のデータ書込回路２１２〜２１５にデータを分配するた
めの配線などの負荷が寄与しない。したがって、データ
入力回路１００の出力負荷が軽減され、書き込みデータ
の遅延を最小限に抑えることが可能となる。同様のこと
が、他方のビットを入力するデータ入力回路１０４につ
いても言える。
【００８０】以上、この発明の実施の形態を説明した
が、この発明は、これらの実施の形態に限られるもので
はなく、この発明の要旨を逸脱しない範囲の設計変更等
があっても本発明に含まれる。例えば、上述の実施の形
態では、データの書き込みをマスクする機能（マスク機
能）を有するものとして構成したが、これに限定される
ことなく、このようなマスク機能を有しない半導体記憶
装置についても、この発明を適用することができる。
【００８１】また、上述の実施の形態では、２ビット構
成のデータを記憶の対象とする場合を例として説明した
が、これに限定されることなく、どのようなビット構成
の場合についても適用することができる。
【００８２】さらに、上述の実施の形態では、例えばデ
ータ入力回路１００から出力されるデータをデータ入力
回路１０４を介してデータ書込回路２１２〜２１５に分
配するものとしたが、これに限定されることなく、２以
上の他のデータ入力回路を中継して分配するものとして
もよい。
【００８３】
【発明の効果】以上述べたようにこの発明によれば、複
数種類のビット構成のデータに対応可能なように構成さ
れた半導体記憶装置において、複数のデータ入力回路の
うち、特定のデータ入力回路により入力されたデータを
他のデータ入力回路を介して前記複数のデータ書込回路
の何れかに分配するように構成したので、特定のデータ
入力回路の出力負荷が増加して書き込みデータの遅延を
招くことなく、多様なビット構成のデータに対応可能と
なる。
【００８４】また、複数種類のビット構成に応じて使用
される特定のアドレス信号を、前記データの書き込みを
マスクするための信号に反映させたので、ビット構成の
種類が増えても、メモリセルアレイに最終的に書き込ま
れるデータを選択するための回路系（例えば図１および
図２に示すメモリセルアレイ３００に併記されたマップ
を実現するための回路系）が複雑化することがなくな
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態にかかる半導体記憶装
置の構成例（書き込み系）を示すブロック図である。
【図２】 この発明の実施の形態にかかる半導体記憶装
置の構成例（読み出し系）を示すブロック図である。
【図３】 この発明の実施の形態にかかるデータ入力回
路の詳細な構成例を示す回路図である。
【図４】 この発明の実施の形態にかかるデータ書込回
路の構成例を示す回路図である。
【図５】 この発明の実施の形態にかかるデータ出力回
路の構成例を示す回路図である。
【図６】 この発明の実施の形態にかかるマスク信号生
成回路の構成例を示す回路図である。
【図７】 従来技術にかかる半導体記憶装置の構成例
（書き込み系）を示すブロック図である。
【図８】 従来技術にかかるマスク信号生成回路の構成
例を示す回路図である。
【符号の説明】
１００〜１１５：データ入力回路 １００Ａ，１１５Ａ：入力バッファ部 １００Ｂ，１１５Ｃ：ドライバ部 １００Ｌ，１１５Ｌ１，１１５Ｌ２：配線 １１５Ｂ：選択部 ２００〜２１５：データ書込回路 ２１２Ａ〜２１２Ｃ：トランスファゲート ２１２Ｅ〜２１２Ｇ：インバータ ２１２Ｊ：ライトバッファ ３００：メモリセルアレイ ４００〜４１５：データアンプ ５００〜５１５：データ出力回路 ５００Ａ，５００Ｂ：トランスファゲート ５００Ｃ：遅延回路 ５００Ｄ：インバータ ５００Ｅ：出力バッファ ６０１，６０５：入力回路 ６０２，６０６，６１２，６１５：フリップフロップ ６０３，６０７，６０９，６１３，６１４，６１６，６
１７：インバータ ６０４，６０８，６１０，６１１：否定的論理積（ＮＡ
ＮＤ）

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数種類のビット構成のデータに対応可
    能なように構成された半導体記憶装置であって、外部か
    らデータを入力するための複数のデータ入力回路と、前
    記複数のデータ入力回路により入力されたデータをメモ
    リセルに書き込むための複数のデータ書込回路とを備
    え、前記複数のデータ入力回路を選択的に使用して記憶
    対象のデータを外部から入力し、該記憶対象のデータの
    ビット構成に応じて該データの各ビットを前記複数のデ
    ータ書込回路に分配するように構成された半導体記憶装
    置において、 前記複数のデータ入力回路のうち、特定のデータ入力回
    路により入力されたデータを他のデータ入力回路を介し
    て前記複数のデータ書込回路の何れかに分配するように
    構成されたことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記複数のデータ入力回路により外部か
    ら入力されたデータの書き込みをマスクするためのマス
    ク制御回路がオプションで搭載可能なように構成された
    ことを特徴とする請求項１に記載された半導体記憶装
    置。
  3. 【請求項３】 前記マスク制御回路は、 外部から与えられる所定のマスク信号に基づき前記複数
    のデータ書込回路を選択的に制御して前記データの書き
    込みをマスクするように構成されたことを特徴とする請
    求項２に記載された半導体記憶装置。
  4. 【請求項４】 前記複数種類のビット構成に応じて使用
    される特定のアドレス信号を、前記データの書き込みを
    マスクするための信号に反映させたことを特徴とする請
    求項２または３の何れかに記載された半導体記憶装置。
  5. 【請求項５】 前記特定のデータ入力回路は、 前記複数種類のビット構成のデータのすべてについて使
    用されるものであることを特徴とする請求項１ないし４
    の何れかに記載された半導体記憶装置。
  6. 【請求項６】 前記他のデータ入力回路は、 前記複数種類のビット構成のデータのうち、最もビット
    数の少ないビット構成を除く他のビット構成のデータの
    すべてについて使用されるものであることを特徴とする
    請求項１ないし４の何れかに記載された半導体記憶装
    置。
  7. 【請求項７】 前記特定のデータ入力回路は、前記複数
    種類のビット構成のデータの全てについて使用されるも
    のであり、 前記他のデータ入力回路は、前記複数種類のビット構成
    のデータのうち、最もビット数の少ないビット構成を除
    く他のビット構成のデータの全てについて使用されるも
    のであることを特徴とする請求項１ないし４の何れかに
    記載された半導体記憶装置。
  8. 【請求項８】 前記他のデータ入力回路は、 外部からデータを入力するための入力バッファ部と、 前記入力バッファ部または前記特定のデータ入力回路の
    何れかにより入力されたデータを選択するための選択部
    と、 前記選択部により選択されたデータを前記複数のデータ
    書込回路の何れかに出力するドライバ部と、 を備えて構成されたことを特徴とする請求項１ないし７
    の何れかに記載された半導体記憶装置。
  9. 【請求項９】 前記選択部は、 当該半導体記憶装置の製造工程により、前記入力バッフ
    ァ部または前記特定のデータ入力回路の何れかの出力部
    と前記ドライバ部の入力部との間が電気的に接続される
    ように構成されたことを特徴とする請求項８に記載され
    た半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US7566478B2 (en) * 2001-07-25 2009-07-28 Nantero, Inc. Methods of making carbon nanotube films, layers, fabrics, ribbons, elements and articles
JP4257824B2 (ja) * 2002-07-03 2009-04-22 シャープ株式会社 半導体記憶装置
US7826299B2 (en) 2008-04-21 2010-11-02 Infineon Technologies Ag Method and apparatus for operating maskable memory cells
KR100956783B1 (ko) * 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04157695A (ja) * 1990-10-19 1992-05-29 Sanyo Electric Co Ltd 半導体記憶装置
JPH06150643A (ja) 1992-10-30 1994-05-31 Matsushita Electron Corp 半導体記憶装置
JPH0785655A (ja) * 1993-09-16 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
JP3547466B2 (ja) * 1993-11-29 2004-07-28 株式会社東芝 メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法
JP3361648B2 (ja) * 1995-03-15 2003-01-07 富士通株式会社 データ圧縮試験機能を備えた半導体記憶装置及びその試験方法
JPH09270192A (ja) * 1996-01-31 1997-10-14 Toshiba Corp 半導体集積回路装置
TW325566B (en) * 1996-01-31 1998-01-21 Toshiba Co Ltd Semiconductor integrated circuit (IC) device
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3821911B2 (ja) * 1997-05-02 2006-09-13 富士通株式会社 メモリ初期化制御方式

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