JPH09270192A

JPH09270192A - 半導体集積回路装置

Info

Publication number: JPH09270192A
Application number: JP9016516A
Authority: JP
Inventors: Katsushi Nagaba; 勝志長場
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-01-31
Filing date: 1997-01-30
Publication date: 1997-10-14

Abstract

(57)【要約】【課題】トランジスタの駆動能力を増大することなく、
ビット構成を変えることができ、しかも、設計時の負担
を増大することなく、容易に製造可能な半導体集積回路
装置を提供することである。【解決手段】入力パッドDQ0 〜DQ3 と入力バッファDIB0
〜DIB3は配線La又はLbによって接続される。メモリセル
アレイを×４ビット構成とする場合、配線Laによって入
力パッドDQ0 〜DQ3 と入力バッファDIB0〜DIB3の各入力
端がそれぞれ接続され、×１ビット構成とする場合、配
線Lbによって入力パッドDQ0 と入力バッファDIB0〜DIB3
の各入力端が接続される。入力バッファDIB0〜DIB3から
メモリセルアレイの構成は×４ビット、×１ビットで変
わらないため、入力バッファDIB0〜DIB3におけるトラン
ジスタの駆動能力の増大を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばダイナミッ
クＲＡＭ（ＤＲＡＭ）やシンクロナスＤＲＡＭ等の半導
体集積回路装置に関する。

【０００２】

【従来の技術】図７は、一般的なＤＲＡＭのチップの構
成を示している。複数のメモリセルアレイ１のうち、隣
接するメモリセルアレイ１の相互間にはワード線を選択
するローデコーダ２がそれぞれ設けられている。各メモ
リセルアレイ１にはビット線を選択するカラムデコーダ
３、及び入力されたデータをメモリセルに書き込むため
のライトドライバ、メモリセルから読み出したデータを
出力するためのリードアンプからなるライトドライバ・
リードアンプ群４が配設されている。複数のカラムデコ
ーダ３の相互間には制御回路群５が配置され、前記ライ
トドライバ・リードアンプ群４に沿って入力データ及び
出力データを伝送するための入出力線ＲＷＤが配置され
ている。これら入出力線ＲＷＤにはデータを入出力する
ための図示せぬパッドが設けられている。これら入出力
線ＲＷＤは前記ライトドライバ・リードアンプ群４及び
制御回路群５に接続されている。

【０００３】図８は、図７の一部を具体的に示す回路で
ある。メモリセルアレイ１において、ワード線ＷＬは縦
方向、ビット線ＢＬは横方向に配置され、これらワード
線ＷＬとビット線ＢＬの交点に図示せぬメモリセルが配
置されている。ワード線ＷＬはロウデコーダ２によって
選択され、ビット線ＢＬはカラムデコーダ３によって選
択される。ビット線の容量を抑えるため、メモリセルア
レイ１は複数のサブアレイ１１に分割されている。各サ
ブアレイ１１内のビット線ＢＬ、／ＢＬ（／は反転信号
を示す）は前記カラムデコーダ３から出力されるカラム
選択信号ＣＳＬ（Ａ）、ＣＳＬ（Ａ＋１）…により選択
され、各サブアレイ毎に配置されたデータ線ＤＱ、／Ｄ
Ｑに接続される。データ線ＤＱ、／ＤＱは、前記ライト
ドライバＤＱＷＤ、リードアンプＤＱＲＡを介して、前
記入出力線（ＲＷＤｎと記す（ｎ＝０〜３））に接続さ
れている。入出力線ＲＷＤｎにはデータを入力するため
の入力バッファＤＩＢ０〜ＤＩＢ３、及びデータを出力
するための出力バッファＤＯＢ０〜ＤＯＢ３が接続さ
れ、これら入力バッファＤＩＢ０〜ＤＩＢ３、出力バッ
ファＤＯＢ０〜ＤＯＢ３にはパッドＤＱ０〜ＤＱ３がそ
れぞれ接続されている。

【０００４】データの書き込み時、パッドＤＱ０〜ＤＱ
３を介して入力バッファＤＩＢ０〜ＤＩＢ３に供給され
たデータは、入出力線ＲＷＤｎを介して前記ライトドラ
イバＤＱＷＤに供給され、この入出力線ＲＷＤｎのデー
タはライトドライバＤＱＷＤを介してデータ線ＤＱ、／
ＤＱへ転送される。このデータ線ＤＱ、／ＤＱのデータ
線のデータは選択されたメモリセルに書き込まれる。

【０００５】一方、データの読出し時、選択されたメモ
リセルから読み出された信号はデータ線ＤＱ、／ＤＱを
介してリードアンプＤＱＲＡに供給される。このリード
アンプＤＱＲＡから出力される信号は前記入出力線ＲＷ
Ｄｎへ転送され、この入出力線ＲＷＤｎの信号は出力バ
ッファＤＯＢ０〜ＤＯＢ、パッドＤＱ０〜ＤＱ３を介し
て出力される。

【０００６】

【発明が解決しようとする課題】ところで、この種のＤ
ＲＡＭは、ビット構成を例えば×１ビット、×４ビット
に選択可能とされている。図９、図１０は×１ビット、
×４ビット構成を１チップ化した場合の構成を示してい
る。図９、図１０は説明の便宜上、パッドＤＱ０〜ＤＱ
３からメモリセルアレイまでのライトデータパスのみを
概略的に示している。

【０００７】図９は、×４ビット構成のライトデータパ
スを示している。この場合、各入力バッファＤＩＢ０〜
ＤＩＢ３の出力端、及び各ライトドライバＤＱＷＤの入
力端は対応する入出力線ＲＷＤｎ(n=0-3) にそれぞれ接
続されている。パッドＤＱ０〜ＤＱ３に入力された４ビ
ットのデータは、入力バッファＤＩＢ０〜ＤＩＢ３を介
して入出力線ＲＷＤｎに伝達される。入出力線ＲＷＤｎ
のデータは、ライトドライバＤＱＷＤを介して所定のア
ドレスＡddによって選択されたメモリセルに供給され
る。

【０００８】図１０は、×１ビット構成のライトデータ
パスを示している。この場合、各入力バッファＤＩＢ０
〜ＤＩＢ３の出力端は対応する入出力線ＲＷＤｎにそれ
ぞれ接続され、各ライトドライバＤＱＷＤの入力端は１
つの入出力線ＲＷＤ０に接続されている。×１ビット構
成時、パッドＤＱ０からデータを入力するものとする
と、このパッドＤＱ０に入力された１ビットのデータ
は、入力バッファＤＩＢ０を介して入出力線ＲＷＤ０に
伝達される。入出力線ＲＷＤ０のデータは、各ライトド
ライバＤＱＷＤを介して所定のアドレスＡddによって選
択されたメモリセルに供給される。

【０００９】このように、従来のＤＲＡＭは、ライトド
ライバと入出力線の配線接続を変えることにより、×１
ビット、×４ビット構成を１チップで実現している。こ
のため、通常、１チップ内にはビット構成の整数倍の入
出力線ＲＷＤｎが存在する。例えば４本の入出力線ＲＷ
Ｄが有ると仮定したとき、×４ビット構成の場合、各ラ
イトドライバを各入出力線に接続し、ビット構成分の入
力バッファでライトドライバを駆動する。また、１ビッ
ト構成の場合、全ライトドライバを１つの入出力線に接
続し、１つの入力バッファで駆動する。

【００１０】具体的に述べると、図９、図１０の場合、
例えば１６個のライトドライバＤＱＷＤ、４本の入出力
線ＲＷＤｎ、４個の入力バッファＤＩＢｎ（ｎ＝０−
３）が用いられると仮定すると、×４ビット構成の場
合、各入出力線に４つずつライトドライバが接続される
ため、１つの入力バッファに接続されるライトドライバ
の数は４個である。これに対して、×１ビット構成の場
合、図１０に示すように、１つの入出力線に１６個のラ
イトドライバが接続されるため、１つの入力バッファに
接続されるライトドライバの数が１６個（４倍）とな
る。したがって、入力バッファの駆動能力が×４ビット
構成の時と同様である場合、駆動能力が低下することと
なる。

【００１１】通常、×１ビット構成の時、入力バッファ
の駆動能力は×４ビット構成時に揃えるため、大きな駆
動能力を必要とする。したがって、入力バッファにはゲ
ート幅が大きなパターンのトランジスタが使用されるた
め、チップサイズが大型化するという問題が発生する。

【００１２】しかも、×１ビット又は×４ビットを設定
する場合、ライトドライバＤＱＷＤと入出力線ＲＷＤｎ
の配線接続を変えている。入出力線ＲＷＤｎ、及びパッ
ドＤＱ０〜ＤＱ３と入力バッファＤＩＢ０〜ＤＩＢ３の
入力端を接続する配線は同一のマスクで形成されるが、
入出力線ＲＷＤｎとライトドライバＤＱＷＤを接続する
配線は前記マスクとは別のマスクによって形成される。
このため、回路やマスクの設計時の負担が増大する原因
となる。この問題は、１チップで切り換え可能なビット
構成が×８、×１６、×３２…と増加した場合、一層深
刻となる。

【００１３】この発明は上記課題を解決するものであ
り、その目的とすることは、トランジスタの駆動能力を
増大することなく、ビット構成を変えることができ、し
かも、設計時の負担を増大することなく、容易に製造可
能な半導体集積回路装置を提供することである。

【００１４】

【課題を解決するための手段】この発明は、信号を入出
力するための複数の端子と、これら端子に対応して配置
された複数のバッファ回路と、これらバッファ回路がそ
れぞれ接続されるとともに、選択されたメモリセルに接
続され、信号を伝送する複数の伝送路と、前記端子の少
なくとも１つと前記複数のバッファ回路とを接続し、前
記メモリセルのビット構成に応じて変更される複数の配
線とを具備している。

【００１５】また、この発明は、入力信号を受ける複数
の入力端子と、これら入力端子に対応して配置された複
数のバッファ回路と、これらバッファ回路の出力端が接
続され、これらバッファ回路を介して供給される前記入
力信号をデコードするデコーダと、このデコーダの出力
信号によって選択位置が変更される回路手段と、前記入
力端子の少なくとも１つと前記バッファ回路の少なくと
も１つとを接続し、前記回路手段の選択位置に応じて接
続位置が変更される少なくとも１つの配線とを具備して
いる。

【００１６】さらに、この発明は、入力信号を受ける複
数の入力端子と、これら入力端子に対応して配置された
複数のバッファ回路と、これらバッファ回路の出力端が
それぞれ接続される複数の伝送路と、これら伝送路に各
入力端がそれぞれ接続され、前記各伝送路に供給された
信号を選択されたメモリセルに書き込む書き込み回路
と、前記入力端子と前記バッファ回路とを接続し、半導
体集積回路の最上部に設けられ、前記メモリセルのビッ
ト構成に応じて接続位置が変更される少なくとも１つの
配線とを具備している。

【００１７】また、この発明は、入力信号を受ける複数
の入力端子と、これら入力端子に対応して配置された複
数のバッファ回路と、これらバッファ回路の出力端が接
続され、バッファ回路から供給される前記アドレス信号
をデコードするデコーダと、このデコーダの出力信号に
よって選択され、複数のバンクを構成するメモリセルア
レイと、前記入力端子とバッファ回路とを接続し、前記
メモリセルアレイのバンク構成に応じて接続位置が変更
される少なくとも１つの配線とを具備している。

【００１８】さらに、この発明は、アドレス信号を受け
る複数の入力端子と、これら入力端子に対応して配置さ
れた複数のバッファ回路と、これらバッファ回路の出力
端が接続され、バッファ回路から供給される前記アドレ
ス信号をデコードするローデコーダと、このローデコー
ダの出力信号によって選択されるメモリセルと、前記入
力端子とバッファ回路とを接続し、前記メモリセルのリ
フレッシュサイクルに応じて接続位置が変更される少な
くとも１つの配線とを具備している。

【００１９】

【発明の実施の形態】以下、図面を参照してこの発明の
実施例について説明する。図１は、この発明の第１の実
施例を示すものであり、×１ビット、×４ビット構成を
１チップで実現した場合を示している。図１において、
図８乃至図１０と同一部分には同一符号を付し、異なる
部分について説明する。図１はデータを読み出すための
回路は省略している。

【００２０】図１において、各ライトドライバＤＱＷＤ
の入力端、及び各入力バッファＤＩＢ０〜ＤＩＢ３の出
力端は対応する入出力線ＲＷＤｎにそれぞれ接続されて
いる。ライトドライバＤＱＷＤの数を１６個と仮定する
と、各入出力線には４個ずつライトドライバＤＱＷＤが
接続される。パッドＤＱ０〜ＤＱ３と入力バッファＤＩ
Ｂ０〜ＤＩＢ３の各入力端との配線は、ビット構成に応
じて形成される。

【００２１】図１に破線で示す配線Ｌａは、この半導体
記憶装置を×４ビット構成とする場合を示し、図１に一
点破線で示す配線Ｌｂは、この半導体記憶装置を×１ビ
ット構成とする場合を示している。すなわち、×４ビッ
ト構成とする場合、配線Ｌａによって入力パッドＤＱ０
〜ＤＱ３と入力バッファＤＩＢ０〜ＤＩＢ３の各入力端
がそれぞれ接続され、×１ビット構成とする場合、配線
Ｌｂによって１つの入力パッドＤＱ０と入力バッファＤ
ＩＢ０〜ＤＩＢ３の各入力端が接続される。図２は、×
１ビット構成を具体的に示している。

【００２２】上記×１ビット構成において、図示せぬメ
モリセルにデータを書き込む場合、入力パッドＤＱ０に
供給された１ビットのデータは、４つの入力バッファＤ
ＩＢ０〜ＤＩＢ３に供給され、これら入力バッファＤＩ
Ｂ０〜ＤＩＢ３を介して各入出力線ＲＷＤｎにそれぞれ
供給される。これら入出力線ＲＷＤｎに供給されたデー
タは、アドレス信号Ａｄｄによってデコードされた１つ
のライトドライバＤＱＷＤ、及びデータ線を介して選択
されたメモリセルに書き込まれる。

【００２３】図３は、ライトドライバＤＱＷＤの一例を
示すものである。図３において、入出力線ＲＷＤ、／Ｒ
ＷＤはそれぞれアドレス信号Ａddとともに、各アンド回
路３１、３２の入力端に供給される。／ＲＷＤはＲＷＤ
の反転信号であり、例えば図示せぬインバータ回路によ
り信号ＲＷＤを反転して生成される。これらアンド回路
３１、３２の出力端はＮチャネルトランジスタ３３、３
４のゲートにそれぞれ接続されるとともに、インバータ
回路３５、３６の入力端に接続される。インバータ回路
３５、３６の出力端はＰチャネルトランジスタ３７、３
８のゲートに接続されている。Ｐチャネルトランジスタ
３７、３８の電流通路は前記Ｎチャネルトランジスタ３
３、３４の電流通路に接続され、これらの接続点はデー
タ線／ＤＱ、ＤＱにそれぞれ接続される。

【００２４】上記構成のライトドライバＤＱＷＤは、ア
ンド回路３１、３２の入力条件が満足した場合、データ
線／ＤＱ、ＤＱに入出力線ＲＷＤのデータを伝達する。
尚、×４ビット構成におけるデータの書き込み動作及び
読み出し動作は従来と同様であるので省略する。

【００２５】図４（ａ）（ｂ）は、前記パッドと入力バ
ッファ間の配線の一例を示している。各パッド及び入力
バッファは同様の構成であるため、入力バッファＤＩＢ
０、パッドＤＱ０についてのみ説明する。

【００２６】半導体基板４１には入力バッファＤＩＢ０
を構成するＭＯＳトランジスタ４２が形成されている。
このＭＯＳトランジスタ４２上には絶縁膜４３が設けら
れ、この絶縁膜４３内には複数の第１層目の配線４４が
設けられている。この絶縁膜４３には前記ＭＯＳトラン
ジスタ４２のゲートに対応してコンタクトホール４５が
形成され、このコンタクトホール４５を介して、前記配
線Ｌａ、Ｌｂとしての第２層目の配線４６がゲートに接
続される。この第２層目の配線４６の一端にはパッドＤ
Ｑ０が接続される。ビット構成を変更する場合、第２層
目の配線４６の形成位置が変更される。

【００２７】上記実施例によれば、入力パッドＤＱ０〜
ＤＱ３と入力バッファＤＩＢ０〜ＤＩＢ３の各入力端と
を接続する配線によって、半導体記憶装置のビット構成
を変えている。このため、×１ビット構成とした場合
と、×４ビット構成とした場合とで入力バッファＤＩＢ
０〜ＤＩＢ３からメモリセルまでの構成は変わらない。
したがって、×１ビット構成とした場合と、×４ビット
構成とした場合とで入力バッファＤＩＢ０〜ＤＩＢ３の
駆動能力を揃えることができるため、入力バッファを構
成するトランジスタは、×４ビット構成とした場合の電
流駆動能力でよい。すなわち、上記２種以上のビット構
成を設定可能とした場合においても、入力バッファを構
成するトランジスタは最大のビット構成とした場合の電
流駆動能力でよい。このため、サイズの小さなトランジ
スタを使用でき、パターン面積の増大を防止できる。

【００２８】また、入力パッドＤＱ０〜ＤＱ３と入力バ
ッファＤＩＢ０〜ＤＩＢ３の各入力端とを接続する配線
を変更することにより、半導体記憶装置のビット構成を
変えている。このため、入力パッドＤＱ０〜ＤＱ３と入
力バッファＤＩＢ０〜ＤＩＢ３の各入力端との間の配線
のみ検証すればよい。したがって、従来のように、複数
箇所の配線を検証する必要がないため、検証を容易化で
きる。

【００２９】さらに、入力パッドＤＱ０〜ＤＱ３と入力
バッファＤＩＢ０〜ＤＩＢ３の各入力端とを接続する配
線は、半導体記憶装置の最上部の配線である。すなわ
ち、この配線は半導体記憶装置の製造における最終工程
で形成される配線であり、このの配線のみを変えればよ
い。したがって、従来のように途中の製造工程で配線を
変える必要がないため、マスクの設計が容易である。し
かも、マスクの数を削減できるため、マスク管理を容易
化できる。さらに、最終の配線のみを変更すればよいた
め、これ以前の工程を予め行っておき、ビット構成に応
じて最終の配線を行うことにより、半導体記憶装置の製
造時間を従来に比べて短縮できる。

【００３０】図５は、この発明の第２の実施例を示すも
のであり、この発明を例えばシンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭと称す）のバンク構成を切り換える場合
に適用した例を示している。ＳＤＲＡＭは１チップ内に
複数のメモリセルアレイからなる複数の独立したメモリ
バンクを有している。このＳＤＲＡＭをキャッシュメモ
リとして使用した場合、ＣＰＵが要求するアドレス、及
びデータがメモリ内に無いという、所謂キャッシュ・ミ
スを回避できる。この種のメモリはチップ内のバンク構
成が変更可能なように設計され、製造時に所要のバンク
構成とされる。

【００３１】図５において、メモリバンクを構成する複
数のメモリセルアレイ５１ａ、５１ｂ、５１ｃ、５１ｄ
にはデコーダ５２の出力端が接続されている。このデコ
ーダ５２の入力端にはアドレスバッファ５３、５４の出
力端が接続されている。これらアドレスバッファ５３、
５４の入力端とバンクアドレスＡｍ、Ａｎが供給される
パッド５５、５６とは配線によって適宜接続される。す
なわち、アドレスバッファ５３の入力端とパッド５５と
はバンク構成に拘らず配線５７によって接続され、アド
レスバッファ５４の入力端はバンク構成に応じて配線が
変更される。例えばこのＳＤＲＡＭを４バンク構成とす
る場合、同図に破線で示す配線５８によって、パッド５
６とアドレスバッファ５４の入力端が接続される。ま
た、このＳＤＲＡＭを２バンク構成とする場合、同図に
一点破線で示す配線５９によって、パッド５５とアドレ
スバッファ５４の入力端が接続される。これら配線５
７，５８は例えば第２層目の配線であり、最終の工程で
製造される。

【００３２】上記第２の実施例によれば、パッド５５、
５６とアドレスバッファ５３、５４の入力端との間の配
線を切り換えることにより、容易にバンク構成を切り換
えることができる。しかも、アドレスバッファ５３、５
４と各メモリセルアレイ５１ａ〜５１ｄとの間の構成が
各バンク構成で同一であるため、各バンク構成におい
て、アドレス遷移時におけるパフォーマンスを揃えるこ
とが可能である。

【００３３】図６（ａ）乃至図６（ｄ）は、この発明の
第３の実施例を示すものであり、この発明を例えばＤＲ
ＡＭのリフレッシュサイクルの切り換えに適用した場合
を示している。

【００３４】図６（ａ）において、メモリセルアレイ６
１のローデコーダ６２にはアドレスバッファ６３、６
４、６５の出力端が接続されている。これらアドレスバ
ッファ６３、６４、６５の入力端とアドレスＡｍ、Ａ
ｎ、Ａｏが供給されるパッド６６、６７、６８とは配線
によって適宜接続される。すなわち、配線６９は、リフ
レッシュサイクルが２ｋ、４ｋ、８ｋの場合に、パッド
６８とアドレスバッファ６５とを接続する。

【００３５】配線７０は、リフレッシュサイクルが８ｋ
及び４ｋの場合に、パッド６７とアドレスバッファ６４
とを接続する。配線７１は、リフレッシュサイクルが８
ｋの場合に、パッド６８とアドレスバッファ６５とを接
続する。

【００３６】配線７２は、リフレッシュサイクルが４ｋ
の場合に、パッド６７とアドレスバッファ６５とを接続
する。配線７３、７４は、リフレッシュサイクルが２ｋ
の場合に、パッド６６とアドレスバッファ６４、６５と
を接続する。

【００３７】これら配線６９，７０，７１，７２，７
３，７４は例えば第２層目の配線であり、最終の工程で
製造される。上記のようにアドレスバッファ６３、６
４、６５の入力端とパッド６６、６７、６８とを接続す
ることにより、図６（ｂ）（ｃ）（ｄ）に示すように、
アドレスＡｍ、Ａｎ、Ａｏに応じてリフレッシュ領域を
設定できる。図６（ｂ）はリフレッシュサイクルが８ｋ
の場合を示し、図６（ｃ）はリフレッシュサイクルが４
ｋの場合を示し、図６（ｄ）はリフレッシュサイクルが
２ｋの場合を示している。

【００３８】しかも、第３実施例の場合、アドレスバッ
ファ６３、６４、６５とパッド６６、６７、６８とを接
続する配線を変えるだけであり、アドレスバッファ６
３、６４、６５とメモリセルの間の配線は変えていな
い。このため、各リフレッシュサイクルにおけるパフォ
ーマンスを揃えることが可能である。

【００３９】尚、上記実施例はＤＲＡＭやＳＤＲＡＭに
ついて説明したが、この発明はこれらに限定されるもの
ではなく、ロジック集積回路等、メモリ以外の半導体集
積回路装置に適用することも可能である。

【００４０】

【発明の効果】以上、詳述したようにこの発明によれ
ば、トランジスタの駆動能力を増大することなく、ビッ
ト構成を変えることができ、しかも、設計時の負担を増
大することなく、容易に製造可能な半導体集積回路装置
を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す要部の構成図。

【図２】この発明の第１の実施例を示す要部の構成図。

【図３】ライトドライバＤＱＷＤを具体的に示す回路
図。

【図４】図４（ａ）はパッドと入力バッファ間の配線の
一例を示す平面図、図４（ａ）の４ｂ−４ｂ線に沿った
断面図。

【図５】この発明の第２の実施例を示す構成図。

【図６】図６（ａ）はこの発明の第３の実施例を示す構
成図、図６（ｂ）（ｃ）（ｄ）はそれぞれ図６（ａ）の
リフレッシュサイクルが８ｋ、４ｋ、２ｋの場合の動作
を説明するために示す図。

【図７】ＲＡＭのチップ構成を示す平面図。

【図８】図７の一部を具体的に示す回路図。

【図９】従来の×４ビット構成のライトデータパスを示
す構成図。

【図１０】従来の×１ビット構成のライトデータパスを
示す構成図。

【符号の説明】

ＤＱＷＤ…ライトドライバ、ＤＩＢ０〜ＤＩＢ３…入力バッファ、ＲＷＤｎ…入出力線、ＤＱ０〜ＤＱ３…パッド、Ｌａ、Ｌｂ…配線、ＤＱ、／ＤＱ…データ線、５１ａ〜５１ｄ…メモリセルアレイ、５２…デコーダ、５３、５４…アドレスバッファ、５５、５６…パッド、５７、５８、５９…配線、６１…メモリセルアレイ、６２…ローデコーダ、６３、６４、６５…アドレスバッファ、６６、６７、６８…パッド、６９、７０、７１、７２、７３、７４…配線。

Claims

【特許請求の範囲】

【請求項１】信号を入出力するための複数の端子と、これら端子に対応して配置された複数のバッファ回路
と、これらバッファ回路がそれぞれ接続されるとともに、選
択されたメモリセルに接続され、信号を伝送する複数の
伝送路と、前記端子の少なくとも１つと前記複数のバッファ回路と
を接続し、前記メモリセルのビット構成に応じて変更さ
れる複数の配線とを具備することを特徴とする半導体集
積回路装置。
【請求項２】前記配線は、第２層目の配線であること
を特徴とする請求項１記載の半導体集積回路装置。
【請求項３】前記端子は入力端子であることを特徴と
する請求項１記載の半導体集積回路装置。
【請求項４】前記伝送路にそれぞれ接続され、前記選
択されたメモリセルにデータを書き込む複数の書き込み
回路を具備することを特徴とする請求項１記載の半導体
集積回路装置。
【請求項５】入力信号を受ける複数の入力端子と、これら入力端子に対応して配置された複数のバッファ回
路と、これらバッファ回路の出力端が接続され、これらバッフ
ァ回路を介して供給される前記入力信号をデコードする
デコーダと、このデコーダの出力信号によって選択位置が変更される
回路手段と、前記入力端子の少なくとも１つと前記バッファ回路の少
なくとも１つとを接続し、前記回路手段の選択位置に応
じて接続位置が変更される少なくとも１つの配線とを具
備することを特徴とする半導体集積回路装置。
【請求項６】前記回路手段は、複数のバンクを構成す
る複数のメモリセルアレイであり、前記デコーダは入力
信号に応じて少なくとも１つのバンクを選択することを
特徴とする請求項５記載の半導体集積回路装置。
【請求項７】前記回路手段は、メモリセルアレイであ
り、前記デコーダは前記メモリセルアレイのワード線を
選択するローデコーダであり、前記メモリセルアレイの
リフレッシュサイクルは、前記入力端子とバッファ回路
とを接続する前記配線の接続位置を変えることにより変
更されることを特徴とする請求項５記載の半導体集積回
路装置。
【請求項８】入力信号を受ける複数の入力端子と、これら入力端子に対応して配置された複数のバッファ回
路と、これらバッファ回路の出力端がそれぞれ接続される複数
の伝送路と、これら伝送路に各入力端がそれぞれ接続され、前記各伝
送路に供給された信号を選択されたメモリセルに書き込
む書き込み回路と、前記入力端子と前記バッファ回路とを接続し、半導体集
積回路の最上部に設けられ、前記メモリセルのビット構
成に応じて接続位置が変更される少なくとも１つの配線
とを具備することを特徴とする半導体集積回路装置。
【請求項９】入力信号を受ける複数の入力端子と、これら入力端子に対応して配置された複数のバッファ回
路と、これらバッファ回路の出力端が接続され、バッファ回路
から供給される前記アドレス信号をデコードするデコー
ダと、このデコーダの出力信号によって選択され、複数のバン
クを構成するメモリセルアレイと、前記入力端子とバッファ回路とを接続し、前記メモリセ
ルアレイのバンク構成に応じて接続位置が変更される少
なくとも１つの配線とを具備することを特徴とする半導
体集積回路装置。
【請求項１０】アドレス信号を受ける複数の入力端子
と、これら入力端子に対応して配置された複数のバッファ回
路と、これらバッファ回路の出力端が接続され、バッファ回路
から供給される前記アドレス信号をデコードするローデ
コーダと、このローデコーダの出力信号によって選択されるメモリ
セルと、前記入力端子とバッファ回路とを接続し、前記メモリセ
ルのリフレッシュサイクルに応じて接続位置が変更され
る少なくとも１つの配線とを具備することを特徴とする
半導体集積回路装置。
【請求項１１】前記バッファ回路の電流駆動能力は、
最大のビット構成とした場合の電流駆動能力に設定され
ていることを特徴とする請求項１、８、９、１０の何れ
かに記載の半導体集積回路装置。
【請求項１２】前記配線は、半導体集積回路の最終の
製造工程で製造されることを特徴とする請求項１、８、
９、１０の何れかに記載の半導体集積回路装置。