JPH10173153A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成により高集積化を実現した階層ワ
ード線方式の半導体記憶装置を提供する。 【解決手段】 メインワード線の延長方向に対して分割
された長さとされ、かつ、上記メインワード線と交差す
るビット線方向に対して複数配置され、複数からなるメ
モリセルが接続されてなるサブワード線があり、上記メ
インワード線からの第１の選択信号と、上記メインワー
ド線と直交するように延長され、上記複数のサブワード
線の中から１つのサブワード線を選択する選択信号が伝
えられる複数からなるサブワード選択線からの第２の選
択信号とを受けて上記サブワード線を選択レベルと非選
択レベルに切り換えるサブワードドライバを、複数から
なるメモリセルアレイの両端及びメモリセルアレイ間に
配置し、上記メモリセルアレイ間に設けられたサブワー
ドドライバでは、左右に配置されるメモリセルアレイの
サブワード線を共通に駆動するとともに、メモリセルア
レイに設けられるサブワード線を、隣接する２本ずつが
１組とされて交互にメモリセルアレイを挟む左右のサブ
ワードドライバに交互に接続させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてメインワード線とサブワード線とを備
えてなるダイナミック型ＲＡＭ（ランダム・アクセス・
メモリ）におけるサブワード線の配置技術に利用して有
効な技術に関するものである。

【０００２】

【従来の技術】半導体メモリのワード線は、配線抵抗に
よる遅延時間の増大を防ぐために、ゲート配線（第１層
目導電性ポリシリコン）と低抵抗金属を一対ずつ平行に
配置して適宜に接続するといういわゆるワードシャント
方式が使われてきた。しかし、大記憶容量化に伴い微細
なメモリセルのピッチに合わせてワードシャント用金属
配線層を加工することが困難となり、階層ワード線構造
が提案されている。ワード線を低抵抗金属からなるメイ
ンワード線と、ポリサイド層からなるサブワード線に分
離し、メインワード線の繰り返しピッチをメモリセルの
ワード線方向のピッチの４倍あるいはそれ以上に緩和
し、メインワード線の短絡などの不良を排除するもので
ある。

【０００３】つまり、図８に示すように、○で示したサ
ブワードドライバは、３２本のメインワード線ＭＷ０，
ＭＷ１…ＭＷ３１と、プリデコーダ線（サブワード選択
線）ＤＸ０〜ＤＸ７とを受けて論理動作を行い、２４６
本のサブワード線の中から１本のサブワード線を選択す
る。上記サブワードドライバは、メモリセルアレイを挟
むように左右に分散し、上記メモリセルのピッチの２倍
のピッチになるように緩和されて配置される。これに適
合するよう、上記メモリセルアレイに配置されるサブワ
ード線は、上記メモリセルアレイを挟んで左右に分散し
て配置されるサブワードドライバに対応して左右交互の
サブワードドライバに接続される。このような階層ワー
ド構造に関しては、特公平８−１２７５７号公報、米国
特許第５３１９６０５号がある。

【０００４】

【発明が解決しようとする課題】上記のようなサブワー
ド線とサブワードドライバの配置とすると、回路パター
ンの微細化フォトリソグラフィ技術として知られている
レベンソン型位相シフト技術を用いる場合に次のような
不都合の生じることが本願発明者の研究によって明らか
とされた。すなわち、図９に示すように、サブワードド
ライバを構成する内部配線のうち、４本からなる１層目
金属配線層は、サブワード線ＳＷ０〜７のうちの４本の
サブワード線と接続される。２倍にピッチが緩和されて
なる４本（ＳＷ０，２，４，６）は、上記のようにメモ
リセルアレイを挟んで他方のサブワードドライバに接続
されるサブワード線ＳＷ１，３，５，７との間で互い違
いに設けられる。

【０００５】したがって、位相シフト技術により形成さ
れる配線パターンは、上記サブワードドライバ側の出力
線Ｍ１では、０、π、０、πのように交互に位相が１８
０°反転された光により露光されて波長以下の微細パタ
ンを解像させることができるのに対して、ＦＧサブワー
ド線では、ＳＷ０、２、４、６が０、０、０、０の同じ
位相で形成される。このため、Ｍ１とＦＧのコンタクト
のうちＦＧサブワード線側で上記位相シフト技術を利用
することができず、サブワード線側のピッチは使用する
光の波長以下の微細パタンを解像させることができるに
もかかわらず、上記コンタクト部でそれが利用できず
に、広いピッチで形成しなければならないという問題が
生じるものである。

【０００６】この発明の目的は、簡単な構成により高集
積化を実現した階層ワード線方式の半導体記憶装置を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続され、メインワード線から
の第１の選択信号と、上記メインワード線と直交するよ
うに延長され、上記複数のサブワード線の中から１つの
サブワード線を選択する選択信号が伝えられる複数から
なるサブワード選択線からの第２の選択信号とを受けて
上記サブワード線を選択レベルと非選択レベルに切り換
えるサブワードドライバを、複数からなるメモリセルア
レイの両端及びメモリセルアレイ間に配置し、上記メモ
リセルアレイ間に設けられたサブワードドライバでは、
左右に配置されるメモリセルアレイのサブワード線を共
通に駆動するとともに、メモリセルアレイに設けられる
サブワード線を、隣接する２本ずつが１組とされて交互
にメモリセルアレイを挟む左右のサブワードドライバに
交互に接続させる。

【０００８】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように示されており、それが公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。

【０００９】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けらられる。半導体
チップの長手方向に対して左右に２個ずつのメモリアレ
イが分けられて、中央部分１４にアドレス入力回路、デ
ータ入出力回路及びボンディングパッド列からなる入出
力インターフェイス回路及び電源発生回路等が設けられ
る。これら中央部分１４の両側のメモリアレイに接する
部分には、カラムデコーダ領域１３が配置される。

【００１０】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域が形成されて、上記上下に分けられたメモリアレイ
のメインワード線をそれぞれが駆動するようにされる。
以下、メモリセルアレイは、その拡大図に示すように、
メモリセルアレイ１５を挟んでセンスアンプ領域１６、
サブワードドライバ領域１７が形成されるものである。
上記センスアンプアンプ領域と、上記サブワードドライ
バ領域の交差部は、交差領域１８とされる。上記センス
アンプ領域に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【００１１】図２には、この発明に係るダイナミック型
ＲＡＭにおけるサブワードドライバとサブワード線との
関係を説明するための一実施例の概略構成図が示されて
いる。同図には、４つのメモリセルアレイと、上記４つ
メモリセルアレイからなるメモリアレイの両側に配置さ
れる２つのサブワードドライバ列、及び上記各メモリセ
ルアレイ間にそれぞれ設けられる合計３つのサブワード
ドライバ列と、それに接続されるサブワード線が例示的
に示されている。

【００１２】上記４つのメモリセルアレイからなるメモ
リアレイの一方にメインワードドライバ領域が設けら
れ、ここに形成されたメインワードトライバから上記４
つのメモリセルアレイを串刺しにするように図示しない
メインワード線が延長される。上記４つのメモリセルア
レイからなるメモリアレイの両側に配置されるサブワー
ドドライバ列を除き、上記メモリセルアレイ間に配置さ
れる３つのサブワードドライバ列は、それを挟むよう両
側に配置される一対のメモリセルアレイにそれぞれ設け
られるサブワード線に共通に接続される。上記メモリア
レイの両側に配置されるサブワードドライバは、メイン
ワードドライバ領域に隣接して設けられるものは、その
右側に延長される１本のサブワード線を駆動し、上記メ
インワードドライバに対して遠端側に設けられたサブワ
ードドライバは、その左側に配置されるメモリセルアレ
イのサブワード線を駆動する。

【００１３】この実施例では、１つのサブワードドライ
バは、○印で示されており、上記図示しないメインワー
ド線からの選択信号と、上記のようなサブワード選択線
からの選択信号とを受け、それを論理処理して選択され
たメインワード線に対して、上記サブワード選択線から
供給された１つの選択信号に対応して１本のワード線を
選択する。上記サブワード線の延長線方向と直交するよ
うに、図示しない相補ビット線が設けられ、センスアン
プ列がメモリセルアレイの両側に分散されて形成され
る。

【００１４】この実施例では、上記サブワードドライバ
の出力信号線と、上記サブワード線とを前記のようなレ
ベンソン型位相シフト技術を用いて高密度に形成するた
めに、サブワード線は隣接する２本ずつが１組とされ
て、メモリセルアレイを中心にして左右に分散された２
つのサブワードドライバを１組として交互に接続され
る。ツマリ、同図において、メインワードドライバに隣
接して配置されるメモリセルアレイを例に説明すると、
上側から第１番目と第２番目の２本のサブワード線が１
組とされてメモリセルアレイの左側（メインワードドラ
イバ側）に形成された２つのサブワードドライバに接続
される。

【００１５】第３番目と第４番目の２本のサブワード線
が１組とされて、上記とは逆にメモリセルアレイの右側
（メインワードドライバの反対側）に形成された２つの
サブワードドライバに接続される。以下、上記と同じ組
み合わせの繰り返しにより、２本ずつのサブワード線が
１組とされて、上記メモリセルアレイを中心にして左右
に分散して形成されるサブワードドライバの２個ずつか
らなる組と対応されて交互に接続される。

【００１６】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブワードドライバとサブワード線との
関係を説明するための他の一実施例の概略構成図が示さ
れている。この実施例では、メモリセルアレイの上下端
のサブワード線を除いて、上記２本ずつが１組とされる
という基本構造は、図２の実施例と同じである。つま
り、図３におけるメインワードドライバ領域に隣接した
メモリセルアレイの例では、上端のサブワード線が、そ
の下側に配置された２つのサブワード線とは逆に、メモ
リセルアレイの右側（メインワードドライバの反対側）
のサブワードドライバに接続される。下端のサブワード
線は、その上側に配置された２つのサブワード線とは逆
に、メモリセルアレイの右側（メインワードドライバの
反対側）のサブワードドライバに接続される。

【００１７】図４には、この発明に係るダイナミック型
ＲＡＭにおけるメインワード線とプリデコーダ線（サブ
ワード選択線）及びサブワードドライバの関係を説明す
るための回路図が示されている。この実施例は、前記図
３の実施例に対応したものでである。この実施例では、
上記図３のように上端のサブワード線を除いて、順に２
本ずつが１組とされてサブワードドライバに接続される
構成であるので、メインワードドライバ領域に隣接して
配置されるメモリセルアレイの例では、メモリセルアレ
イの左側にサブワード線０、３、４、７に対応したサブ
ワードドライバが配置され、メモリセルアレイの右側に
サブワード線１、２、５、６に対応したサブワードドラ
イバが配置される。

【００１８】このようなサブワード線のアドレス配置に
対応して、サブワード選択線としてのプリデコーダ線
は、上記サブワードドライバ列に対応して上記メモリセ
ルアレイの左側に、ＤＸ０，３，４，７が配置され、上
記メモリセルアレイの右側にＤＸ１，２，４，７が配置
される。上記プリデコード線ＤＸ０，３，４，７とＤＸ
１，２，４，７は、それぞれが一対の配線からなり、相
補信号（ＤＸ０，／ＤＸ０）を伝えるようにされる。こ
こで、／は反転信号を意味するオーバーバーを表してい
る。

【００１９】特に制限されないが、サブワードドライバ
は、１つの回路が代表として例示的に示されているよう
に、Ｐチャンネル型ＭＯＳＦＥＴＭ１とＮチャンネル型
ＭＯＳＦＥＴＭ３からなるＣＭＯＳインバータ回路の入
力にメインワード線ＭＷを接続し、かかるＣＭＯＳイン
バータ回路の出力端子にサブワード線ＳＷが接続され
る。上記ＣＭＯＳインバータ回路を構成するＮチャンネ
ル型ＭＯＳＦＥＴＭ３のソースは回路の接地電位に接続
され、上記ＣＭＯＳインバータ回路を構成するＰチャン
ネル型ＭＯＳＦＥＴＭ１のソースは、上記一対のプリデ
コード信号のうちの非反転のプリデコード線ＤＸに接続
される。上記ＣＭＯＳインバータ回路の出力端子と回路
の接地電位との間には、Ｎチャンネル型ＭＯＳＦＥＴＭ
２が設けられる。このＭＯＳＦＥＴＭ２のゲートは、上
記一対のプリデコード信号のうちの反転のプリデコード
信号／ＤＸに接続される。

【００２０】この実施例のサブワードドライバの動作
は、次の通りである。メインワード線ＭＷは、ハイレベ
ルが非選択レベルとされ、ロウレベルが選択レベルとさ
れる。つまり、メインワード線ＭＷがハイレベルの非選
択レベルにであるときには、上記ＣＭＯＳインバータ回
路のＰチャンネル型ＭＯＳＦＥＴＭ１がオフ状態で、Ｎ
チャンネル型ＭＯＳＦＥＴＭ３がオン状態になるため、
プリデコード信号ＤＸと／ＤＸのハイレベル／ロウレベ
ルに無関係にサブワード線ＳＷはロウレベルの非選択レ
ベルにされる。

【００２１】これに対して、上記メインワード線ＭＷが
ロウレベルの選択レベルにであるときには、上記ＣＭＯ
Ｓインバータ回路のＰチャンネル型ＭＯＳＦＥＴＭ１が
オン状態で、Ｎチャンネル型ＭＯＳＦＥＴＭ３がオフ状
態になるため、１つのプリデコード信号ＤＸがハイレベ
ルにされると、上記オン状態のＰチャンネル型ＭＯＳＦ
ＥＴＭ１を通してサブワード線ＳＷがハイレベルの選択
レベルにされる。このとき、プリデコード信号／ＤＸは
ロウレベルであるので、上記ＭＯＳＦＥＴＭ２はオフ状
態になっている。上記のようなメインワード線ＭＷのロ
ウレベルが印加される残り３つのサブワードドライバで
は、それぞれに対応したプリデコード信号ＤＸがロウレ
ベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＭ１のしきい
値電圧に以下ではサブワード線ＳＷがフローティングに
なってしまう。この場合には、反転のプリデコード信号
／ＤＸがハイレベルになっており、上記ＭＯＳＦＥＴＭ
２がオン状態になって、非選択のサブワード線を回路の
接地電位に固定する。

【００２２】上記サブワードドライバのＭＯＳＦＥＴＭ
１を駆動できる程度の小さなＣＭＯＳインバータ回路で
あって、上記信号／ＤＸを受けてＤＸを形成するものを
前記図１の交差領域に設けるようにすれば、上記プリデ
コード信号／ＤＸを２層目メタル層Ｍ２でメインワード
線ＭＷとメモリセルアレイ上に平行に配置させる。上記
サブワードドライバ領域で信号／ＤＸは、３層目メタル
層Ｍ３に変換される。つまり、サブワードドライバ領域
をビット線と同じ方向に延長されるプリデコード信号線
８本が上記３層目メタル層Ｍ３で配置される。

【００２３】図５には、この発明に係るダイナミック型
ＲＡＭに用いられるメモリセルの一実施例の概略素子断
面図が示されている。メモリセルは、前記のようにアド
レス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからな
る。情報記憶キャパシタは、蓄積ノードとプレートとの
間に形成される。アドレス選択用ＭＯＳＦＥＴは、上記
蓄積ノードに接続されたｎ＋領域とビット線（ＢＬ）に
接続されたｎ＋領域とをソース，ドレインとし、上記ｎ
＋領域を挟む半導体基板上に薄いゲート絶縁膜を介して
サブワード線と一体的に形成されたゲートから構成され
る。

【００２４】この実施例では、電源及び信号バスにより
引き起こされる如何なる結合雑音をも避けるために、上
記キャパシタが上記ビット線ＢＬの上にある構造（ＣＯ
Ｂ（capacitor on bit line)構造）とされている。この
構造は、上記プレートのシールド効果によって、ビット
線ＢＬがメモリセルの上に配置された３層目金属層Ｍ３
からなる電源線、あるいはＹ選択線（ＹＳ）、２層目金
属層Ｍ２からなるメインワード線からの容量結合雑音な
どによる有害な影響を受けずに安定に動作することを可
能とするものである。

【００２５】図６には、この発明に係るダイナミック型
ＲＡＭのサブワード線とサブワードドライバとの関係を
説明するための配線構成図が示されている。サブワード
線は、１層目の導電性ポリシリコンＦＧから構成され、
上記アドレス選択用ＭＯＳＦＥＴのゲート電極と一体的
に形成される。これに対して、サブワードドライバ領域
には、サブワードドライバの出力端子に接続された出力
配線が形成される。この配線は、１層目の金属層Ｍ１に
より形成される。上記のようにサブワードドライバ領域
を挟むように形成されたメモリセルアレイに設けられた
サブワード線ＦＧが、２本ずつが１組となって配置され
るものであるため、位相シフト技術で上記Ｍ１サブワー
ド線（出力信号線）とサブワード線ＦＧとを０、π、
０、πの順に配列させることができる。

【００２６】レベンソン型位相シフト技術では、フォト
レジスト工程でのコントラストを高めるために、マスク
上で隣り合う光の透過部の一方にＳＯＧ(spin on glas
s) からなるシフタを塗布し、その屈折率と厚みにより
透過光の位相を１８０°（π）ずらすものである。上記
のように２本ずつのサブワード線を組として、メモリセ
ルアレイの左右に分散されたサブワードドライバに交互
に接続する構成では、同図のようにレベンソン型位相シ
フト技術を利用して、サブワード線ＧＦとＭ１とをコン
タクト部を含めて形成できるため、高密度でサブワード
線及びサブワードトライバを配置させることができるも
のとある。

【００２７】図７には、この発明が適用されたシンクロ
ナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施
例の概略ブロック図が示されている。同図に示されたＳ
ＤＲＡＭは、特に制限されないが、公知の半導体集積回
路の製造技術によって単結晶シリコンのような１つの半
導体基板上に形成される。

【００２８】この実施例のＳＤＲＡＭは、メモリバンク
０（ＢＡＮＫ０）を構成するメモリアレイ(MEMORY ARRA
Y)２００Ａと、メモリバンク１（ＢＡＮＫ１）を構成す
るメモリアレイ（MEMORY ARRAY）２００Ｂとを備える。
上記それぞれのメモリアレイ２００Ａ，２００Ｂは、マ
トリクス配置されたダイナミック型メモリセルを備え、
図に従えば同一列に配置されたメモリセルの選択端子は
列毎のワード線（図示せず）に結合され、同一行に配置
されたメモリセルのデータ入出力端子は行毎に相補デー
タ線（図示せず）に結合される。上記ワード線は、前記
実施例のようなサブワード線とメインワード線から構成
される。これにより、位相シフト技術を利用して高密度
でメモリアレイ２００Ａと２００Ｂを形成することがで
きる。

【００２９】メモリアレイ２００Ａの図示しないワード
線はロウデコーダ（ROW DECODER)２０１Ａによるロウア
ドレス信号のデコード結果に従って１本が選択レベルに
駆動される。メモリアレイ２００Ａの図示しない相補デ
ータ線はセンスアンプ及びカラム選択回路(SENSE AMPLI
FIER&I/O BUS) ２０２Ａに結合される。センスアンプび
カラム選択回路２０２Ａにおけるセンスアンプ(SENSE A
MPLIFIER) は、メモリセルからのデータ読出しによって
夫々の相補データ線に現れる微小電位差を検出して増幅
する増幅回路である。それにおけるカラムスイッチ回路
は、相補データ線を各別に選択して相補共通データ線(I
/O BUS) に導通させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ(COLUMN DECODER)２０
３Ａによるカラムアドレス信号のデコード結果に従って
選択動作される。

【００３０】メモリアレイ２００Ｂ側にも上記と同様に
ロウデコーダ（ROW DECODER)２０１Ｂ，センスアンプ及
びカラム選択回路(SENSE AMPLIFIER&I/O BUS) ２０２Ｂ
及びカラムデコーダ(COLIMN DECODER)２０３Ｂが設けら
れる。上記メモリバンク２００Ａと２００Ｂの相補共通
データ線(I/O BUS) は、後述するような画像処理等のた
めに用いられるシフトレジスタ（SHIFT REGISTER) ２１
２を介して入力バッファ(INPUT BUFFER)２１０の出力端
子及び出力バッファ(OUTPUT BUFFER) ２１１の入力端子
に接続される。入力バッファ２１０の入力端子及び出力
バッファ２１１の出力端子は８ビットのデータ入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。

【００３１】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(COLUMN ADDRESS BUFFER) ２０５とロウ
アドレスバッファ(ROW ADDRESS BUFFER)２０６にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ２０５と２０６が保持す
る。ロウアドレスバッファ２０６はリフレッシュ動作モ
ードにおいてはリフレッシュカウンタ(REFRESH COUNTE
R) ２０８から出力されるリフレッシュアドレス信号を
ロウアドレス信号として取り込む。カラムアドレスバッ
ファ２０５の出力はカラムアドレスカウンタ(COLUMN AD
DRESS COUNTER)２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００３２】コントローラ(CONTROL LOGIC & TIMING GE
NERATOR)２１３は、特に制限されなが、クロック信号Ｃ
ＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト
信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ
（記号／はこれが付された信号がロウイネーブルの信号
であることを意味する）、ロウアドレスストローブ信号
／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力
マスクコントロール信号ＤＱＭなどの外部制御信号と、
アドレス入力端子Ａ０〜Ａ１１からの制御データ及び基
準電圧Ｖref とが供給され、それらの信号のレベルの変
化やタイミングなどに基づいてＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、そのためのコントロール
ロジックとモードレジスタを備える。

【００３３】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００３４】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１３に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００３５】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンクＢＡＮＫＡが選択され、ハ
イレベルの時はメモリバンクＢＡＮＫＢが選択される。
メモリバンクの選択制御は、特に制限されないが、選択
メモリバンク側のロウデコーダのみの活性化、非選択メ
モリバンク側のカラムスイッチ回路の全非選択、選択メ
モリバンク側のみの入力バッファ２１０及び出力バッフ
ァ２１１への接続などの処理によって行うことができ
る。

【００３６】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。

【００３７】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００３８】上記のアドレス信号、クロック信号、各制
御信号及びデータ入出力信号は、前記ＳＳＴＬ又はＧＴ
Ｌのような小振幅のインターフェイスが採用される。つ
まり、上記アドレスバッファやクロックパッファ及び制
御入力バッファとデータ入力バッファには、上記実施例
と同様な差動回路が用いられ、その入力には前記実施例
のような静電保護回路とそれに相似のダミー回路が付加
されるものである。

【００３９】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００４０】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにＣＡＳレイテンシイを大きな値
に設定するよう用いるようにできる。

【００４１】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００４２】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００４３】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このときＡ０〜Ａ８に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ２０７に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはＣＡＳレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【００４４】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００４５】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００４６】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００４７】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００４８】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリセルアレイにおけるワード線１本分のデータが
カラム系動作の前に予め読み出し動作のために図示しな
いラッチ回路にラッチされるようになっている。

【００４９】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００５０】ＳＤＲＡＭは、外部クロック信号ＣＬＫに
基づいて形成される内部クロック信号に同期してデー
タ、アドレス又は／ＲＡＳ、／ＣＡＳ等の各種制御信号
を入出力可能なメモリであると定義できる。ＳＤＲＡＭ
は、ＤＲＡＭと同様の大容量メモリをＳＲＡＭ（スタテ
ィック型ＲＡＭ）に匹敵する高速動作させることが可能
であり、また、選択された１本のワード線に対して幾つ
かのデータをアクセスするかをバーストレングスによっ
て指定することによって、内蔵カラムアドレスカウンタ
２０７で順次カラム系の選択状態を切り換えていって複
数個のデータを連続的にリード又はライトできる。

【００５１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） メインワード線の延長方向に対して分割された
長さとされ、かつ、上記メインワード線と交差するビッ
ト線方向に対して複数配置され、複数からなるメモリセ
ルが接続されてなるサブワード線があり、上記メインワ
ード線からの第１の選択信号と、上記メインワード線と
直交するように延長され、上記複数のサブワード線の中
から１つのサブワード線を選択する選択信号が伝えられ
る複数からなるサブワード選択線からの第２の選択信号
とを受けて上記サブワード線を選択レベルと非選択レベ
ルに切り換えるサブワードドライバを、複数からなるメ
モリセルアレイの両端及びメモリセルアレイ間に配置
し、上記メモリセルアレイ間に設けられたサブワードド
ライバでは、左右に配置されるメモリセルアレイのサブ
ワード線を共通に駆動するとともに、メモリセルアレイ
に設けられるサブワード線を、隣接する２本ずつが１組
とされて交互にメモリセルアレイを挟む左右のサブワー
ドドライバに交互に接続させる。この構成により、位相
シフト技術を利用してサブワード線とサブワードドライ
バの出力線とをそのコンタクト部を含めて形成できるた
め、高密度でサブワード線及びサブワードトライバを配
置させることができるという効果が得られる。

【００５２】（２） メインワード線の延長方向に対し
て分割された長さとされ、かつ、上記メインワード線と
交差するビット線方向に対して複数配置され、複数から
なるメモリセルが接続されてなるサブワード線があり、
上記メインワード線からの第１の選択信号と、上記メイ
ンワード線と直交するように延長され、上記複数のサブ
ワード線の中から１つのサブワード線を選択する選択信
号が伝えられる複数からなるサブワード選択線からの第
２の選択信号とを受けて上記サブワード線を選択レベル
と非選択レベルに切り換えるサブワードドライバを、複
数からなるメモリセルアレイの両端及びメモリセルアレ
イ間に配置し、上記メモリセルアレイ間に設けられたサ
ブワードドライバでは、左右に配置されるメモリセルア
レイのサブワード線を共通に駆動するとともに、メモリ
セルアレイに設けられるサブワード線を、メモリセルア
レイの上下端を除いて隣接する２本ずつが１組とされて
交互にメモリセルアレイを挟む左右のサブワードドライ
バに交互に接続させる。この構成により、位相シフト技
術を利用してサブワード線とサブワードドライバの出力
線とをそのコンタクト部を含めて形成できるため、高密
度でサブワード線及びサブワードトライバを配置させる
ことができるという効果が得られる。

【００５３】（３） メインワード線に入力端子が接続
され、その出力端子が上記サブワード線に接続されたＣ
ＭＯＳインバータ回路と、上記出力端子と回路の接地電
位との間にＮチャンネル型ＭＯＳＦＥＴを設けて構成
し、上記ＣＭＯＳインバータ回路の動作電圧端子を上記
サブワード選択線に接続し、上記Ｎチャンネル型ＭＯＳ
ＦＥＴのゲートには、上記サブワード選択線と相補の信
号を供給するという簡単な回路によりサブワードドライ
バを構成することにより、上記高密度に配置されるサブ
ワード線のピッチに適合させることができるという効果
が得られる。

【００５４】（４） 上記サブワード選択信号は、互い
に逆相の信号が伝えられる一対の信号線で構成すること
により、上記サブワードドライバを３つのＭＯＳＦＥＴ
で構成することができ、上記高密度に配置されるサブワ
ード線のピッチに適合させてサブワードドライバを配置
させることができるという効果が得られる。

【００５５】（５） 上記メモリセルとして、アドレス
選択用ＭＯＳＦＥＴと情報記憶キャパシタかはらなるダ
イナミック型メモリセルとすることにより、メモリセル
のピッチに合わせてサブワード線及びサブワードトライ
バを配置させることができ、高密度、大記憶容量のダイ
ナミック型ＲＡＭを得ることができるという効果が得ら
れる。

【００５６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リセルは、ダイナミック型メモリセルの他に、スタティ
ック型メモリセルあるいはマスクＲＯＭやＥＰＲＭやＥ
ＥＰＲＯＭのような読み出し専用メモリセルであっても
よい。ワード線の分割数及びビット線の分割数は、メモ
リセルの上記種類やその数に応じて種々の実施形態を採
ることができるものである。１つのメインワード線に割
り当てられるサブワード線の数は、上記のように実質的
に８本の他に偶数であればよい。

【００５７】この発明は、メインワード線とサブワード
線からなる階層ワード線構造を持つ半導体記憶装置に広
く利用でき、かかる半導体記憶装置は、その読み出し等
を制御する制御回路等を含む大規模ディジタル集積回路
に内蔵されるものであってもよい。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続されてなるサブワード線が
あり、上記メインワード線からの第１の選択信号と、上
記メインワード線と直交するように延長され、上記複数
のサブワード線の中から１つのサブワード線を選択する
選択信号が伝えられる複数からなるサブワード選択線か
らの第２の選択信号とを受けて上記サブワード線を選択
レベルと非選択レベルに切り換えるサブワードドライバ
を、複数からなるメモリセルアレイの両端及びメモリセ
ルアレイ間に配置し、上記メモリセルアレイ間に設けら
れたサブワードドライバでは、左右に配置されるメモリ
セルアレイのサブワード線を共通に駆動するとともに、
メモリセルアレイに設けられるサブワード線を、隣接す
る２本ずつが１組とされて交互にメモリセルアレイを挟
む左右のサブワードドライバに交互に接続させる。この
構成により、位相シフト技術を利用してサブワード線と
サブワードドライバの出力線とをそのコンタクト部を含
めて形成できるため、高密度でサブワード線及びサブワ
ードトライバを配置させることができる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
サブワードドライバとサブワード線との関係を説明する
ための一実施例を示す概略構成図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブワードドライバとサブワード線との関係を説明する
ための他の一実施例を示す概略構成図である。

【図４】この発明に係るダイナミック型ＲＡＭにおける
メインワード線とプリデコーダ線及びサブワードドライ
バの関係を説明するための回路図である。

【図５】この発明に係るダイナミック型ＲＡＭに用いら
れるメモリセルの一実施例を示す概略素子断面図であ
る。

【図６】この発明に係るダイナミック型ＲＡＭのサブワ
ード線とサブワードドライバとの関係を説明するための
配線構成図である。

【図７】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示す概略ブロック図である。

【図８】従来のダイナミック型ＲＡＭのサブワードドラ
イバとサブワード線との関係を説明するための概略構成
図である。

【図９】従来のダイナミック型ＲＡＭのサブワード線と
サブワードドライバとの関係を説明するための配線構成
図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メモリセルアレイ、１６…センスアンプ領域、１７
…サブワードドライバ領域、１８…交差領域、Ｍ１〜Ｍ
３…ＭＯＳＦＥＴ、ＭＷ０，ＭＷ１…メインワード線、
ＤＸ０〜７…プリデコーダ線、ＳＷ０〜７…サブワード
線、Ｍ２…２層目金属層、Ｍ３…３層目金属層、ｎ＋…
ソース，ドレイン領域、２００Ａ，２００Ｂ…メモリア
レイ、２０１Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，
２０２Ｂ…センスアンプ及びカラム選択回路、２０３
Ａ，２０３Ｂ…カラムデコーダ、２０５…カラムアドレ
スバッファ、２０６…ロウアドレスバッファ、２０７…
カラムアドレスカウンタ、２０８…リフレッシュカウン
タ、２０９…タイマー回路、２１０…入力バッファ、２
１１…出力バッファ、２１２…シフトレジスタ、２１３
…コントローラ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メインワード線と、 上記メインワード線の延長方向に対して分割された長さ
   とされ、かつ、上記メインワード線と交差するビット線
   方向に対して複数配置され、複数からなるメモリセルが
   接続されてなるサブワード線と、 上記メインワード線と直交するように延長され、上記複
   数のサブワード線の中から１つのサブワード線を選択す
   る選択信号が伝えられる複数からなるサブワード選択線
   と、 上記メインワード線に伝えられる第１の選択信号と上記
   サブワード選択信号線に伝えられる第２の選択信号とを
   受けて上記サブワード線を選択レベルと非選択レベルに
   切り換えるサブワードドライバと、 上記サブワード線、上記ビット線及びメモリセルからな
   る複数からなるメモリセルアレイとを備え、 上記サブワードドライバは、上記メモリセルアレイの両
   端及びメモリセルアレイ間に配置されるものであり、 上記メモリセルアレイ間に設けられたサブワードドライ
   バは、左右に配置されるメモリセルアレイのサブワード
   線を共通に駆動するものであり、 上記メモリセルアレイに設けられるサブワード線は、隣
   接する２本ずつが１組とされて交互にメモリセルアレイ
   を挟む左右のサブワードドライバと交互に接続されてな
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 メインワード線と、上記メインワード線
   の延長方向に対して分割された長さとされ、かつ、上記
   メインワード線と交差するビット線方向に対して複数配
   置され、複数からなるメモリセルが接続されてなるサブ
   ワード線と、 上記メインワード線と直交するように延長され、上記複
   数のサブワード線の中から１つのサブワード線を選択す
   る選択信号が伝えられる複数からなるサブワード選択線
   と、 上記メインワード線に伝えられる第１の選択信号と上記
   サブワード選択信号線に伝えられる第２の選択信号とを
   受けて上記サブワード線を選択レベルと非選択レベルに
   切り換えるサブワードドライバと、 上記サブワード線、上記ビット線及びメモリセルからな
   る複数からなるメモリセルアレイとを備え、 上記サブワードドライバは、上記メモリセルアレイの両
   端及びメモリセルアレイ間に配置されるものであり、 上記メモリセルアレイ間に設けられたサブワードドライ
   バは、左右に配置されるメモリセルアレイのサブワード
   線を共通に駆動するものであり、 上記メモリセルアレイに設けられるサブワード線は、メ
   モリセルアレイの上下端のサブワード線を除いて、隣接
   する２本ずつが１組とされて交互にメモリセルアレイを
   挟む左右のサブワードドライバと交互に接続され、上記
   上下端のサブワード線は、それと隣接するサブワード線
   に接続されるサブワードドライバとは上記メモリセルア
   レイを挟んで逆側に設けられるものであることを特徴と
   する半導体記憶装置。
3. 【請求項３】 上記サブワード線とそれに接続される上
   記サブワードドライバの出力信号線は、位相シフトリソ
   グラフィ技術を用いてパターンが形成されるものである
   ことを特徴とする請求項１又は請求項２の半導体記憶装
   置。
4. 【請求項４】 上記サブワードドライバは、メインワー
   ド線にゲートが接続された第１のＮチャンネル型ＭＯＳ
   ＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなり、その出
   力端子が上記サブワード線に接続されたＣＭＯＳインバ
   ータ回路と、上記出力端子と回路の接地電位との間に設
   けられた第２のＮチャンネル型ＭＯＳＦＥＴからなり、
   上記Ｎチャンネル型ＭＯＳＦＥＴのソースは回路の接地
   電位に接続され、上記Ｐチャンネル型ＭＯＳＦＥＴのソ
   ースには、上記サブワード選択線に接続され、上記第２
   のＮチャンネル型ＭＯＳＦＥＴのゲートには、上記サブ
   ワード選択線と相補の信号が供給されるものであること
   を特徴とする請求項３の半導体記憶装置。
5. 【請求項５】 上記サブワード選択信号は、互いに逆相
   の信号が伝えられる一対の信号線からなることを特徴と
   する請求項４の半導体記憶装置。
6. 【請求項６】 上記メモリセルは、アドレス選択用ＭＯ
   ＳＦＥＴと情報記憶キャパシタかはらなるダイナミック
   型メモリセルであることを特徴とする請求項５の半導体
   記憶装置。
7. 【請求項７】 上記サブワード線は、アドレス選択用Ｍ
   ＯＳＦＥＴのゲート電極と一体的に形成された第１層目
   のポリシリコン層からなり、上記サブワードドライバの
   出力信号線は第１層目の金属配線層からなることを特徴
   とする請求項５の半導体記憶装置。