KR100471740B1 - 반도체메모리용메인앰프회로,반도체메모리및반도체메모리의제조방법 - Google Patents

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Abstract

반도체의 설계기술에 관한 것으로서, 타이밍의 경합 및 전압레벨의 불일치에 기인하는 문제를 해결한 반도체메모리를 제공하기 위해, 메인앰프회로와 라이트앰프 회로의 양쪽이 제1의 플러스 전압레벨에서 동작하고, 2개의 I/O버스를 제2의 플러스 전압레벨로 선택적으로 구동하고 프리차지할 수 있고, 메인앰프회로는 2개의 I/O버스의 분리와 I/O버스의 프리차지의 양쪽을 실행할 수 있는 프리차지회로 및 그의 제 1의 섹션을 활성으로 하는 신호를 발신하기 위한 활성화회로(NAND회로)를 갖고, 2개의 I/O버스가 분리되어 있을 때에만 2개의 I/O신호를 프리차지하도록 신호가 상기 제1의 섹션을 인에이블로 하는 것으로 하였다.
이렇게 하는 것에 의해, 타이밍의 경합 및 전압레벨의 불일치에 기인하는 문제를 해결할 수 있고, 또 테스트 모드에서는 반도체메모리의 메모리셀의 2배의 수를 동시에 액세스할 수 있고 따라서 시험시간을 단축할 수 있다는 등의 효과가 있다.

Description

반도체메모리용 메인앰프회로, 반도체메모리 및 반도체메모리의 제조방법
본 발명은 일반적으로 반도체의 설계기술에 관한 것으로서, 특히 다이나믹 랜덤 액세스 메모리와 함께 사용하는 개량된 메인앰프회로 및 입출력버스를 제공하는 장치 및 방법에 관한 것이다.
전자시스템의 설계에 있어서 속도 및 타이밍의 제약은 항상 고려해야 하는 중요한 요소였다. 대부분의 시스템 설계에서는 사용되는 모든 구성요소의 타이밍 상의 요구에 적합하게 함과 동시에 고속을 실현하기 위해 최적화할 필요가 있다. 그 결과, 많은 집적회로, 즉 "칩"이 동기설계를 사용하고 있다. 동기화 칩이라고 하는 것은 칩의 구성요소가 공통의 시스템 클럭에 접속된 칩을 말한다. 동기화 칩에서는 통상, 그의 입력 및 출력 중 어느 하나에 접속된 래치, 레지스터 또는 카운터가 단일의 모놀리식 칩상에 마련되어 있다. 또, 동기화 칩은 외부의 논리칩이 적고, 동작속도가 빠르게 된다는 등 시스템 설계자에게 많은 편익을 제공하고 있다.
동기화 칩의 1예로서 동기 다이나믹 랜덤 액세스 메모리(SDRAM)가 있다. SDRAM은 개념적으로 단지 레지스터 또는 래치가 동일 칩상에 마련된 랜덤 액세스 메모리(DRAM)이다. 그러나, 트랜지스터의 수 및 트랜지스터의 속도가 증가함과 동시에 회로 및 버스의 설계는 보다 엄밀함이 요구되게 된다. 예를 들면, 종래에는 16M비트 SDRAM(1M비트는 1, 048, 576개의 메모리셀, 즉 비트)이나 64M비트 DRAM이 존재하지만, 현재 64M비트 SDRAM은 존재하고 있지 않다. 64M비트 SDRAM을 제조하기 위한 종래의 방법의 하나로서, 16M비트 SDRAM에 사용되는 주변회로(메모리어레이의 주변에 있는 회로)를 64M비트 DRAM의 메모리어레이와 조합하는 것이 있다. 그러나, 그와 같은 조합은 동기적인 동작에 요구되는 동작속도의 증가나 메모리셀의 증가에 기인하는 용량성 부하의 증가로 인해 새로 여러개의 문제를 초래하게 된다. 그와 같은 문제의 하나로 타이밍의 경합이 있다. 그 타이밍의 경합에 의해, 부정한 데이타가 리드되는 경우가 있고 장치를 동작불능으로 해 버리는 경우가 있다. 또, 다른 문제의 하나로 전압레벨의 불일치가 있다. 이 전압레벨의 불일치에 의해, 신호가 다른 전원에 접속되는 경우가 있고 전원이 단락되는 경우가 있다. 그 결과, 전력소비가 증가하며 고온이나 대전류 등의 신뢰성에 관련된 문제가 일반적으로 생긴다.
이들 문제를 예시하기 위해, 종래의 64M비트 DRAM과 종래의 16M비트 SDRAM에 대해서 설명한다. 종래의 64M비트 DRAM은 메모리셀을 여러개의 개개의 뱅크로 분할하고 있다. 여기서는 예로서 4개의 뱅크를 사용한다. 메모리셀의 개개의 뱅크에 접속되어 있는 것은 여러개의 메인앰프이며, 이 메인앰프는 나중에 도 1을 참조해서 설명하는 메인앰프회로를 포함한다. 또, 메모리셀의 개개의 뱅크에 접속되어 있는 것은 여러개의 라이트앰프이며, 이 라이트앰프는 나중에 도 2를 참조해서 설명하는 라이트앰프회로를 포함한다. 메인앰프 및 라이트앰프는 모두 종래의 16M비트 SDRAM에서 도입된 것이다.
도 1은 종래의 16M비트 SDRAM용의 메인앰프회로(10)을 도시한 도면이다. 메인앰프회로(10)은 여러개의 신호를 수취하지만, 그들은 뱅크 활성신호 MASJ, 메인 입출력 분리신호 MACBJ, 메인앰프 활성신호 MAEJ, 테스트신호 MATESTB, 메인앰프 프리차지신호 MAPJ를 포함한다. 메인앰프회로(10)은 또 3개의 신호, 즉 메인입출력신호 MIOT, 반전 메인입출력신호 MIOB, 메인앰프 출력신호 MOJ를 발신한다. 또, 메인앰프회로(10)은 전원에 접속되어 있지만, 그들은 플러스 외부전원 Vdd, 마이너스 외부전원 Vss, 플러스전원V1을 포함한다. 종래의 16M비트 SDRAM에서는 전원V1은 Vdd와 동일하지만, 다음의 설명에서 명확하게 되는 이유에 의해 여기서는 2개의 전원을 구별한다.
메인앰프회로(10)은 4개의 다른 섹션으로 분리할 수 있다. 제1의 섹션은 NAND게이트(12)에 의해 표시되어 있고, 2개의 신호 MASJ와 MACBJ를 수취한다. MASJ 신호는 메인앰프회로(10)이 "활성(액티브)"일 때에는 항상 "하이(High)"로 유지된다. 메인앰프회로(10)은 그것에 대응하는 메모리셀 뱅크의 메모리셀로 액세스하기 위해 사용될 때에는 항상 활성이다. MACBJ신호는 메인앰프회로(10)이 2개의 출력신호 MIOT와 MIOB를 분리하고 있을 때에는 항상 "로우(Low)"로 천이한다. 이 2개의 출력신호를 분리하기 위해 사용되는 회로부분은 도시되어 있지 않지만, 그와 같은 회로의 다른 실시는 당업자에게 잘 알려져 있다. MASJ는 "하이"로 유지되므로, NAND게이트(12)의 출력N1은 MACBJ를 반전한 신호로 된다.
메인앰프회로(10)의 제2의 섹션은 프리차지회로(14)이다. 프리차지회로(14)는 출력신호 MIOB와 MIOT를 특정기간에 걸쳐 Vdd 또는 V1에 접속하는 것에 의해 그들의 신호를 프리차지한다. 프리차지는 2개의 출력신호 MIOT와 MIOB가 분리되어 있지 않을 때 MAPJ에 의해 제어되고, 메인앰프회로(10)에 대응하는 뱅크가 활성이 아닐 때에는 MASJ신호에 의해 제어된다.
메인앰프회로(10)의 제3의 섹션은 플립플롭(16)이다. 플립플롭(16)은 프리차지회로(14)에서 발신하는 신호N1과 N2를 수취한다. 플립플롭은 2개의 출력신호N5와 N4를 생성한다.
메인앰프회로(10)의 제4의 섹션은 구동회로(18)이다. 구동회로(18)은 플립플롭(16)의 출력N5와 N4를 수취하고, 메인출력버스의 출력신호MOJ를 선택적으로 발신한다.
또, 구동회로(18)은 MATESTB신호를 수취하지만, 그것은 메인앰프회로(10)이 테스트모드에 있는 것을 나타낸다. 테스트모드는 16M비트 SDRAM의 제품시험의 시간을 단축하기 위해 사용된다. 종래의 16M비트 SDRAM을 시험하기 위해서는 개개의 메모리셀이 액세스될 필요가 있다. 테스트모드를 사용하는 것에 의해 2개 이상의 메모리셀로의 라이트 또는 그들로부터의 리드가 가능하게 되고, 따라서 시험시간이 단축된다. 종래의 16M비트 SDRAM은 16의 MOJ신호를 일괄해서 메인출력버스를 형성하는 것에 의해 16비트폭의 SDRAM으로서 이용된다. 또, 종래의 16M비트 SDRAM은 16의 메인앰프회로를 갖는다. 따라서, 종래의 16M비트 SDRAM에서는 동시에 16의 메모리위치로 액세스할 수 있고, 그것에 의해 시험시간이 개선된다. 시험시간을 더욱 개선하기 위해서는, 16개보다 많은 메모리셀을 동시에 액세스할 수 있으면 유익하다.
도 2는 종래의 16M비트 SDRAM용의 라이트 앰프회로(20)을 도시한 도면이다. 라이트앰프회로(20)은 여러개의 신호를 수취하지만, 그들은 제1의 프리차지신호 MIPTIJ, 제2의 프리차지신호 MIPBIJ, 등화신호 MIEQIJ, 제1의 라이트신호 MDIB,제2의 라이트신호 MDIT를 포함한다. 라이트앰프회로(20)은 또, 메인입출력신호 MIOT와 반전 메인입출력신호 MIOB를 발신한다. 또, 라이트앰프회로(20)은 마이너스 외부전원 Vss와 플러스 내부전원 V1(이것은 Vdd와 동일하다)에 접속되어 있다.
라이트앰프회로(20)은 출력신호 MIOB와 MIOT를 서로 접속하는 것에 의해 또는 특정기간에 걸쳐서 V1에 접속하는 것에 의해, 그들 신호를 등화시킬 수 있다.
또, 라이트신호 MDIB, MDIT 및 프리차지신호 MIPBIJ 또는 MIPTIJ를 적절히 어서트하는 것에 의해, 라이트앰프회로(20)은 선택적으로 출력신호 MIOB와 MIOT를 V1 또는 Vss로 발신할 수 있다.
그런데, 상기와 같은 종래기술에 있어서 다음에 설명하는 결점이 있다.
종래의 64M비트 DRAM은 중간전압레벨, 즉 Vdd와 Vss 사이에서 동작하는 메모리 어레이를 구비하고 있다. 중간전압레벨은 당업자에게 잘 알려져 있는 여러가지의 이유에 의해 필요하게 되어 있다. 종래의 16M비트 SDRAM에서 도입된 상기 2개의 앰프회로는 Vdd 및 Vss에서 동작하지만, 그들의 앰프회로를 중간전압을 필요로 하는 64M비트 DRAM의 메모리 어레이와 조합하면 문제가 생긴다. 제1의 해결방법은 Vdd의 전압레벨을 변경하는 것이다. 그러나, 이 해결방법은 순조롭게 진행되지 않는다. 다른 주변회로 및 다른 주변칩이 Vdd전원으로서 보다 높은 소정의 전압레벨을 필요로 하기 때문이다. 제2의 해결방법은 플러스의 내부 전원V1을 상기의 중간전압레벨과 동일하게 되도록 변경하는 것이다. 이와 같이하면, Vdd의 전압레벨은 유지되고, 메모리 어레이에 대한 중간전압레벨은 저하된다. 그러나, 이 해결방법은 후술하는 바와 같이 새로 여러개의 문제를 초래하게 된다.
도 3은 상기의 신호 및 회로를 도시한 타이밍도로서, Vdd와 V1이 다른 전압 레벨인 경우에 야기되는 문제의 1예를 도시한 도면이다. 입력신호의 기능은 기본적으로 종래의 16M비트 SDRAM에 포함되는 다른 회로(도시되어 있지 않음)의 기능에 의해 결정된다. 그러나, 상기의 신호명칭에 관한 입력신호와 그 파형에 대해서 당업자에게 잘 알려져 있다.
N1의 파형은 메인앰프회로(10)이 활성(MASJ가 하이)일 때에는 항상 기본적으로 MACBJ 신호의 파형을 반전한 것으로서, 그것은 (22), (24), (26), (28)로 표시되는 바와 같다. 이와 같이 해서 N1은 메인앰프회로(10)에 언제 분리가 발생하는지를 통지한다. N1이 로우일 때에는 항상 메인앰프회로(10)은 출력신호 MIOB와 MIOT(이들을 일반적으로 MIOx로 나타낸다)를 발신한다. 따라서, (30), (32), (34)를 참조하면 MAPJ신호가 로우일 때, 메인앰프회로(10)은 MIOx신호를 Vdd로 발신한다. 마찬가지로, (36), (38)을 참조하면, 라이트앰프회로(20)은 또 MIOx신호를 V1 또는 Vss로 특정기간 발신한다. 그러나, 기간(40) 및 (42)에서는 메인앰프회로(10) 및 라이트앰프회로(20) 모두 MIOx신호를 동시에 다른 전압레벨로 발신한다. MIOx신호가 동시에 다른 2개의 전압레벨로 되는 일은 없으므로, 특정기간에 걸쳐서 대응하는 전원 사이를 "단락"한다. 64M비트 SDRAM의 신뢰성 및 전력 소비를 개선하기 위해, 전원 사이의 단락을 완전히 없앨 수 있으면 유익하다.
본 발명의 목적은 타이밍의 경합 및 전압레벨의 불일치에 기인하는 문제를 해결한 반도체메모리를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 본 발명에 의하면, 메인앰프회로를 구비한 반도체메모리가 제공되고, 그 메인앰프회로는 2개의 다른 플러스 전압레벨을 사용할 수 있고, 또 라이트앰프회로와 함께 선택적으로 2개의 I/O버스를 구동하고 프리차지할 수 있다. 메인앰프회로는 분리 프리차지 섹션과 활성화 섹션을 포함한다. 활성화 섹션은 2개의 I/O버스가 분리되어 있지 않을 때에만 2개의 I/O신호를 프리차지하는 제1의 섹션을 활성으로 하는 신호를 발신한다.
본 발명의 다른 하나의 특징으로서, 메인앰프회로는 메인출력버스와 테스트 출력버스를 포함한다. 그것에 의해, 반도체메모리는 통상모드와 테스트모드에서 동작할 수 있다. 테스트모드에서는 반도체메모리의 메모리셀의 2배의 수를 동시에 액세스할 수 있으며, 따라서 시험시간이 단축된다.
본 발명의 다른 하나의 특징으로서, 반도체메모리는 여러개의 다른 데이타폭의 1개를 취할 수 있지만, 각 데이타폭에 대응하는 다른 사이즈의 출력버스를 구비하고 있다. 다른 데이타폭은 다른 금속마스크를 사용하는 것에 의해 생성되므로, 다른 사이즈의 출력버스를 동일한 금속마스크를 사용해서 생성할 수 있다. 용량(캐패시턴스)이 비교적 큰 출력버스는 큰 폭으로 제조할 수 있으며, 그들의 저항은 비교적 작아진다. 반대로, 용량이 비교적 작은 출력버스는 작은 폭으로 제조할 수 있으며, 그들의 저항은 비교적 커진다. 그 결과, 개개의 다른 폭에 대응하는 출력버스의 시정수는 매우 유사한 것으로 된다.
상술한 바와 같이, 도 1, 도 2 및 도 3은 16M비트 SDRAM용의 종래의 메인앰프 및 라이트앰프에 관한 회로와 타이밍도를 도시한 도면이다. 도 2의 종래의 라이트앰프회로(20)은 본 발명에 있어서도 사용되며, 따라서 다음의 설명에 있어서도 참조된다.
도 4를 참조하면, (100)은 일반적으로 본 발명의 특징을 구체화한 SDRAM을 나타낸다. 본 발명의 적합한 실시형태에 있어서 장치(100)을 64M비트 SDRAM이지만, 물론 본 발명은 SDRAM의 사용에 한정되는 것은 아니고, 다른 형태의 랜덤 액세스 메모리를 포함시키며 다른 플러스 전압레벨에 의한 다중앰프를 필요로 하는 어레이형태의 집적회로에 관련해서 사용해도 좋다. 또, 적합한 실시형태에서 열거되고 있는 전압레벨은 설명을 위한 것이지, 본 발명을 한정하는 것을 의도한 것은 아니다.
장치(100)은 각각 입력패드(102) 및 (104)를 거친 플러스의 외부전원(Vdd) 및 마이너스의 외부전원(Vss)를 수취한다. 적합한 실시형태에 있어서 Vdd전압은 3.3V와 동일하고, Vss전압은 0V와 동일하다. 또, 장치(100)은 장치의 메모리셀에 사용하기 위해 약 2. 2V의 내부전압(Vdl)을 공급하는 전압레귤레이터(106)을 포함한다. 이들 3종류의 전압 Vss, Vdd, Vdl은 대부분의 종래의 64M비트 DRAM에 전형적인 것이므로, 상세하게는 설명하지 않는다.
장치(100)은 입력패드(108a), (108b), (108c), (108d)를 거친 어드레스입력 및 제어신호입력을 수취한다. 적합한 실시형태에 있어서 보다 많은 어드레스용 입력 패드 및 제어용 입력패드가 존재하지만, 그들의 기능은 패드(108a)∼(108d)에 의해 표시한다. 또, 장치(100)은 여러개의 제어 및 어드레스 디코더회로를 포함하고 있고, 그들은 일반적으로 어드레스 디코더군(110)으로서 참조된다. 어드레스 디코더군(110) 및 입력패드(108a)∼(108d)는 대부분의 64M비트 DRAM 또는 16M비트 SDRAM에 종래부터 존재하는 것이므로, 상세하게는 설명하지 않는다.
장치(100)은 I/O패드(112a), (112b), (112c), (112d)를 거친 데이타입출력(I/O)를 송신하거나 또는 수취한다. I/O의 수는 장치(100)의 데이타폭을 결정하지만, 일반적으로 4, 8 또는 16비트폭이다. 특별히 언급하지 않는 한, 예를 들면 장치(100)은 4비트폭의 장치이고, 4개의 I/O패드(112a)~(112d)만을 구비하고 있는 것으로 한다. 또, 장치(100)은 여러개의 입력버퍼와 출력버퍼와 그 밖의 회로를 포함하고 있고, 그들은 일반적으로 I/O회로군(114)로서 참조된다. I/O회로군(114) 및 입력패드(112a)∼(112d)는 대부분의 64M비트 DRAM 또는 16M비트 SDRAM에 종래부터 존재하는 것이므로, 상세하게는 설명하지 않는다.
장치(100)은 64M(1M은 1, 048, 576과 동일하다)의 메모리셀을 포함하고 있다. 메모리셀은 0V(Vss)와 2. 2V(Vdl) 사이의 전압레벨에서 동작한다. 메모리 셀은 동일한 사이즈의 4개의 뱅크(116), (117), (118), (119)로 군분할되고, 개개의 뱅크는 각각이 첨자 "u" 또는 "l"에 의해 나타내지는 상위부분과 하위부분을 갖고 있다. 메모리셀은 종래부터 존재하는 것으로서, 여러개의 다른 신호선, 앰프회로, 디코더회로를 사용하고 있다. 뱅크(116)∼(119)는 대부분의 64M비트 DRAM에 종래부터 존재하는 메모리셀을 포함하므로, 그들의 기능을 상세하게 설명하지 않는다.
또, 메모리셀의 개개의 뱅크에 접속되어 있는 것은 여러개의 메인앰프회로 및 라이트 앰프회로이다. 장치(100)에서는 8개의 메인앰프회로와 8개의 라이트앰프회로가 개개의 뱅크부분에 접속되어 있다. 예를 들면, 뱅크부분(116u)에는 제 1의 메인앰프(120)과 제1의 라이트앰프(122)가 접속되어 있고, 그들은 일반적으로 군 A1로서 참조되어 있다. 그리고, 다른 7개의 메인앰프 및 라이트앰프는 각각 일반적으로 군A2, A3, A4, A5, A6, A7, A8로서 참조되어 있다. 마찬가지로, 개개의 뱅크부분(117u), (118u), (119u), (116l), (117l), (118l), (119l)은 8개의 메인앰프 및 라이트앰프를 구비하고 있고, 각각 일반적으로 군B1~B8, C1∼C8, D1∼D8, E1∼E8, F1~F8, G1~G8, H1∼H8로서 참조되어 있다. 모든 메인앰프 및 모든 라이트 앰프는 각각 동일하고, 이하 간략화를 위해 제1의 메인앰프(120) 및 제1의 라이트앰프(122)에 대해서만 설명한다. 그러나, 나머지 메인앰프 및 라이트 앰프도 마찬가지로 동작하는 것은 물론이다.
개개의 메인앰프는 메인출력버스(124)에, 개개의 라이트앰프는 데이타인 버스(data-in bus)(126)에 각각 접속되어 있다. 상술한 바와 같이, 장치(100)의 I/O의 수를 4, 8 또는 16으로 할 수 있다. 따라서, 출력버스(124) 및 데이타인 버스(126)은 각각 4개, 8개 또는 16개의 개개의 버스선을 포함한다.
도 5를 참조하면, 제1의 메인앰프(120)의 개량된 메인앰프회로(130)은 도 1의 종래의 메인앰프회로(10)과 마찬가지로 여러개의 신호를 이용한다. 그들은 뱅크활성화신호 MASJ, 메인 입출력 분리신호 MACBJ, 메인앰프 활성화신호 MAEJ, 테스트신호 MATESTB, 메인앰프 프리차지신호 MAPJ, 메인 입출력신호 MIOT, 반전메인입출력신호 MIOB, 메인앰프출력 MOJ를 포함한다. 또, 메인앰프회로(130)은 또 전원Vdd, Vdl, Vss에 접속되어 있다.
메인앰프회로(130)은 4개의 다른 섹션으로 분리할 수 있다. 제1의 섹션은 NAND회로(132)이다. NAND회로(132)는 3개의 신호 MAPJ, MASJ와 MACBJ를 수취한다. MACBJ 신호는 메인앰프회로(130)이 2개의 출력신호 MIOT와 MIOB를 분리하고 있을 때에는 항상 로우로 천이한다. MASJ신호는 뱅크부분(116u)가 활성일 때에는 항상 하이로 천이한다. MAPJ신호는 출력신호 MIOT와 MIOB가 프리차지될 때에는 항상 하이로 천이한다. 그 결과, NAND회로(132)의 출력N1'는 분리신호 MACBJ와 프리차지신호 MAPJ의 양쪽에 의존한다. 이 개량된 NAND회로(132)의 이점은 이하의 설명에서 더욱 명확하게 될 것이다.
메인앰프회로(130)의 제2의 섹션은 프리차지회로(134)이다. 프리차지회로(134)는 출력신호 MIOB와 MIOT를 서로 접속하여 특정 기간에 걸쳐 Vdd에, 그리고 다른 기간에 걸쳐 Vdl에 접속하는 것에 의해, 그들 출력신호 MIOB와 MIOT를 프리차지한다. Vdd로의 프리차지는 신호MAPJ에 의해 제어되고, 2개의 출력신호MIOT와 MIOB가 분리되어 있지 않을 때에는, 즉 N1' 가 로우일 때 프리차지가 실행된다. Vdl로의 프리차지는 신호MASJ에 의해 제어되고, 뱅크부분(116u)가 활성일 때에만 프리차지를 실행한다.
메인앰프회로(130)의 제3의 섹션은 플립플롭회로(136)이다. 플립플롭회로(136)은 프리차지회로(134)에서 발신하는 신호 N5' 와 N2' 를 수취한다. 플립플롭회로(136)은 2개의 출력신호 N3' 와 N4' 를 생성한다.
메인앰프회로(130)의 제4의 섹션은 구동회로(138)이다. 구동회로(138)은 플립플롭회로(136)의 출력 N3' 와 N4' 를 수취하고, 메인출력버스의 MOJ신호를 선택적으로 발신한다.
또, 구동회로(138)은 메인앰프회로(130)이 테스트모드에 있는 것을 나타내는 신호 MATESTB를 수취하고, MOJ신호를 발신하기 위해 출력 활성화신호 MAOEJ를 수취한다. 이들 2개의 신호와 출력 N3' 와 N4' 를 사용하는 것에 의해, 구동회로(138)은 MOJ버스 또는 메인앰프 테스트 출력버스 MOTJ 중 어느 하나를 선택적으로 발신할 수 있다. MOTJ신호는 MOJ버스와 유사하지만, 테스트모드 기간만 사용된다. 64개의 메인앰프회로가 존재하고, 그 중의 32개가 상위뱅크(116u), (117u), (118u), (119u)에 접속되어 있고, 나머지 32개가 하위뱅크(116l), (117l), (118l), (119l)에 접속되어 있으므로, 메인 테스트 출력버스(124t)는 각 메인앰프회로에 접속된 개개의 MOTJ버스에 대응하는 64개의 버스를 포함한다. 그것에 의해, 테스트모드시에 64개의 메모리셀을 동시에 액세스할 수 있다. MOTJ신호를 사용하지 않고 통상모드에서 동작하는 경우, 최대 16개의 메모리셀(16비트폭의 장치(100)의 경우)을 동시에 액세스할 수 있다. 그 결과, 테스트모드에서 동작하는 경우, 64M의 메모리셀 모두로 액세스하기 위해 소요되는 시간은 1/4로 단축된다. 테스트모드를 더욱 사용하기 편리한 것으로 하기 위해, 메모리셀에서 동시에 리드된 모든 데이타가 정확한지 정확하지 않은지를 결정하도록, 메인 테스트 출력버스(124t)는 압축 복원회로(139)에 접속되어 있다. 물론, 이 압축 복원회로는 종래의 16M비트 SDRAM에 사용되고 있고, 당업자에게 있어서 명확한 것으로서, 용이하게 이해되는 것이다.
상술한 바와 같이, 제1의 라이트앰프(122)는 도 2의 라이트앰프회로(20)을 포함하지만, 전압V1은 Vdl전원에 접속되어 있는 것으로 한다.
도 6을 참조하면, 여러가지의 입력신호의 파형이 도시되어 있지만, 그들의 파형은 장치(100)상에 배치된 다른 회로(도시되어 있지 않음)의 기능에 의해 결정된다. 그러나, 이들 입력신호의 대부분은 종래의 16M비트 SDRAM의 입력신호와 마찬가지인 것으로서, 상기의 신호명칭에 관한 이들의 입력신호와 그의 파형에 대해서는 당업자에게 잘 알려져 있다.
N1' 신호의 파형은 메인앰프회로(130)이 인에이블(MASJ가 하이)일 때에는 항상 신호MACBJ와 MAPJ의 양쪽에 의존한 것으로서, 그들은 (140), (142), (144), (146)으로 나타내는 바와 같다. 이와 같이 해서 N1' 신호는 메인앰프회로(130)에 언제 분리가 발생할지 또는 프리차지가 이루어지고 있지 않은지를 통지한다. N1' 신호가 로우일 때에는 항상 메인앰프회로(130)은 출력신호 MIOB와 MIOT(그들을 일반적으로 MIOx로 표시함)를 Vdd로 발신한다. 따라서, MAPJ신호는 N1' 신호를 제어하므로, 메인앰프회로(130)은 기간(148), (150), (152)에서는 MIOx신호를 Vdd로 발신하지 않는다.
(36), (38)을 참조하면, 라이트앰프회로(20)은 MIOx를 Vdl 또는 Vss로 특정 기간 계속 발신하지만, 경합하는 전압이 MIOx에 걸리는 것에 기인하는 단락은 전혀 발생하지 않는다.
재차 도 4를 참조하면, 장치(100)의 비트폭은 4, 8, 16비트로 할 수 있고, 이하 각각 by 4버젼, by 8버젼, by 16버젼으로서 참조한다. 본 장치의 제조시에 장치(100)의 어느 버젼으로 할지가 결정된다. 장치(100)은 여러개의 마스크층(도시되어 있지 않음)을 사용해서 제조되지만, 각 버젼은 특정의 금속마스크층(도시되어 있지 않음)에 관계한다. 물론, 다른 버젼의 장치를 금속마스크층 1개만을 변경해서 제조하는 이 방법은 당해 기술분야에서는 잘 알려져 있어 상세하게는 설명하지 않는다.
장치(100)의 특정 버젼에 따라 출력버스(124) 및 데이타인 버스(126)의 버스선의 수가 결정된다. by 4버젼의 경우, 출력버스(124)에는 4개의 버스선이 존재하고, 그 중의 2개는 상위뱅크(116u), (117u), (118u), (119u)에 대응하고, 나머지 2개는 하위뱅크(116l), (117l), (118l), (119l)에 대응한다. by 8버젼의 경우, 출력버스(124)에는 8개의 버스선이 존재하고, 그 중의 4개는 상위뱅크(116u), (117u), (118u), (119u)에 대응하고, 나머지 4개는 하위뱅크(116l), (117l), (118l), (119l)에 대응한다. by 16버젼의 경우, 출력버스(124)에는 16개의 버스선이 존재하고, 그 중의 8개가 상위뱅크(116u), (117u), (118u), (119u)에 대응하고, 나머지 8개는 하위뱅크(116l), (117l), (118l), (119l)에 대응하고 있다. 데이타인 버스(126)에 있어서의 버스선의 배열 및 개수는 출력버스(124)의 경우와 마찬가지이다.
장치(100)의 버젼에 따라 메인 출력버스(124) 또는 메인 데이타인 버스(126)의 단일의 버스선에 접속된 앰프군 A1~A8, B1~B8, C1~C8, D1∼D8, E1~E8, F1~F8, G1~G8, H1~H8의 수가 결정된다. by 4버젼의 경우, 단일의 버스선에 16개의 앰프군이 접속되어 있다. 뱅크(116), (117), (118), (119)가 상위 및 하위레벨로 분리되어 있으므로, 단일의 버스선상의 16개의 앰프군은 모두 동일레벨이다.
제1의 예로서, A1, A3, A5, A7, B1, B3, B5, B7, C1, C3, C5, C7, D1, D3, D5, D7의 메인앰프 군에 있어서, 개개의 군의 메인앰프는 동일 버스선에 접속되어 있지만, 장치(100)의 by 4버젼으로의 메모리 액세스에 의해 이들 군중에서 1개의 메인앰프가 활성으로 된다. 제2의 예로서, E2, E4, E6, E8, F2, F4, F6, F8, G2, G4, G6, G8, H2, H4, H6, H8의 군에 있어서, 개개의 군의 메인앰프는 동일 버스선에 접속되어 있지만, 장치(100)의 by 4버젼으로의 메모리 액세스에 의해 이들 군중에서 1개의 메인앰프가 활성으로 된다.
장치(100)의 by 8버젼의 경우, 단일의 버스선에 8개의 앰프군이 접속되어 있다. 뱅크(116), (117), (118), (119)가 상위 및 하위레벨로 분리되어 있으므로, 단일의 버스선상의 8개의 앰프군은 모두 동일레벨이다. 제1의 예로서, A1, A5, B1, B5, C1, C5, D1, D5의 메인앰프 군에 있어서, 개개의 군의 메인앰프는 동일 버스선에 접속되어 있지만, 장치(100)의 by 8버젼으로의 메모리 액세스에 의해 이들 군중에서 1개의 메인앰프가 활성으로 된다. 제2의 예로서, E2, E6, F2, F6, G2, G6, H2, H6의 군에 있어서, 개개의 군의 메인앰프는 동일 버스선에 접속되어 있지만, 장치(100)의 by 8버젼으로의 메모리 액세스에 의해 이들 군중에서 1개의 메인앰프가 활성으로 된다.
장치(100)의 by 16버젼의 경우, 단일의 버스선에 4개의 앰프군이 접속되어 있다. 뱅크(116), (117), (118), (119)가 상위 및 하위레벨로 분리되어 있으므로, 단일의 버스선상의 4개의 앰프군은 모두 동일레벨이다. 제1의 예로서, A1, B1, C1, D1의 메인앰프 군에 있어서 개개의 군의 메인앰프는 동일 버스선에 접속되어 있지만, 장치(100)의 by 16버젼으로의 메모리 액세스에 의해 이들 군중에서 1개의 메인앰프가 활성으로 된다. 제2의 예로서, E4, F4, G4, H4의 군에 있어서 개개의 군의 메인앰프는 동일 버스선에 접속되어 있지만, 장치(100)의 by 16버젼으로의 메모리 액세스에 의해 이들 군중에서 1개의 메인앰프가 활성으로 된다.
장치(100)의 by 4버젼, by 8버젼, by 16버젼에 관해서 다른 수의 앰프군이 단일의 버스선에 동시에 접속되어 있으므로, 메인출력버스(124)의 용량성 부하는 각 버젼마다 다르다. by 4버젼에서는 접속된 16개의 메인앰프에 의한 용량성 부하는 비교적 크지만, by 16버젼의 경우, 접속된 4개의 메인앰프에 의한 용량성 부하는 비교적 작다. 이 용량에 있어서의 불일치에 의해 여러가지의 문제가 발생한다.
하나는 I/O회로(114)에 발생한다. by 4버젼도 by 16버젼도 그 마스크층은 1개를 제외하고 공통이므로, 각 버젼에 대한 I/O회로는 실질적으로 동일하다. 그러나, 메인출력버스(124)는 다른 버젼에 대해 용량성 부하가 다르므로, I/O회로(114)로 구동되는 신호는 다른 시간에 도착한다. 그 결과, 버젼 사이에서의 신호의 불일치에 기인하는 I/O회로에 있어서 에러가 발생하는 경우가 있다. 다른 문제는 by 4버젼은 일반적으로 by 8버젼 및 by 16버젼보다 동작이 지연되는 경우가 있다.
이들 문제는 다른 버젼마다 메인출력버스(124)의 버스선의 수를 변경하는 것에 의해서 뿐만 아니라, 버스선의 폭도 변경하는 것에 의해 해결된다. 도 7a∼도 7c를 참조하면 메인출력버스(124)의 일부가 도시되어 있지만, 그것은 상위뱅크(117u)와 B1, B2, B3, B4, B5, B6, B7, B8의 군의 메인앰프와 함께 사용된다. 각 메인앰프의 출력은 MOJ(도 5)이므로, 다른 메인앰프의 출력은 각각이 B1, B2, B3, B4, B5, B6, B7, B8의 군의 메인앰프회로의 출력MOJ에 대응하는 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8로서 참조된다. 또, 물론 뱅크부분(117u)은 개개의 뱅크부분 및 그들의 메인출력버스(124)로의 접속의 전형에 지나지 않는다.
또, 메인출력버스(124)는 각 버젼마다 다르므로, 이하 by 16버젼, by 8버젼, by 4버젼에 대한 메인출력버스를 각각 (124'), (124" ), (124"')로서 참조한다.
도 7a는 장치(100)의 by 16버젼에 사용되는 8개의 버스선(160a), (160b), (160c), (160d), (160e), (160f), (160g), (160h)를 구비한 메인출력버스(124')를 도시한 도면이다. 개개의 8개의 버스선(160a)~(160h)는 특정의 폭(160W)를 갖는다. 또, 개개의 메인앰프출력 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8은 8개의 버스선(160a)~(160h)중의 1개에 접속되어 있다. 메인앰프출력 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8은 각 버젼과 정합하는 금속마스크층의 1개를 사용해서 형성되어 있다. 그 결과, 메인앰프출력의 형상은 장치(100)의 각 버젼에 대해서 동일하다. 또, 메인앰프출력 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8은 종래의 스루홀 기술을 사용해서 버스선(160a)∼(160h)에 접속되어 있다.
도 7b는 장치(100)의 by 8버젼에 사용되는 4개의 버스선(162a), (162b), (162c), (162d)를 구비한 메인출력버스(124" )를 도시한 도면이다. 개개의 4개의 버스선(162a)~(162d)는 특정의 폭(162W)(단, 162W＞160W)를 갖는다. 또, 개개의 메인앰프출력 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8은 4개의 버스선(162a)∼(162d) 중의 1개에 접속되어 있다. 메인앰프출력 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8의 형상은 장치(100)의 각 버젼에 대해서 일정하므로, 버스선(162a)∼(162d)의 폭(162W)는 도시되어 있는 바와 같이 적절한 메인앰프출력과 중첩되도록 충분히 큰 것이다.
도 7c는 장치(100)의 by 4버젼에 사용되는 2개의 버스선(164a), (164b)를 구비한 메인출력버스(124"')를 도시한 도면이다. 개개의 2개의 버스선(164a), (164b)는 특정의 폭(164W)(단, 164W＞162W＞160W)를 갖는다. 또, 개개의 메인앰프출력 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8은 2개의 버스선(164a), (164b) 중의 1개에 접속되어 있다. 도 7b에 관련해서 상술한 바와 같이, 메인앰프출력 MOB1, MOB2, MOB3, MOB4, MOB5, MOB6, MOB7, MOB8의 형상은 장치(100)의 각 버젼에 대해서 일정하므로, 버스선(164a), (164b)의 폭(164W)는 도시되어 있는 바와 같이 적절한 메인앰프출력과 중첩되도록 충분히 큰 것이다.
장치(100)의 다른 버젼마다 다른 버스폭을 제공하는 것에 의해, 버젼마다의 용량의 차이에 따라 야기되는 시간지연은 등화된다. 이 시간지연은 메인출력버스(124)의 버스선의 RC정수에 의해 결정된다(여기서, R은 각 버스선의 저항, C는 각 버스선의 용량을 나타냄). 버스선의 폭을 넓게 하는 것에 의해 각 버스선의 저항은 감소한다. 이와 같이 해서 by 4버젼의 버스선(164a), (164b)의 R은 비교적 작아지고, 이들의 버스선의 C는 비교적 커진다. 반대로, by 16버젼의 버스선(160a)~(160h)의 R은 비교적 커지고, 이들의 버스선의 C는 비교적 작아진다. 그 결과, 장치(100)의 각 버젼의 버스선에 있어서의 시간지연, 즉 RC정수는 매우 유사한 것으로 되고, 다른 버젼의 버스선의 신호성능은 상당히 정합한 것으로 된다.
도 9를 참조하면, 장치(200)은 본 발명이 적용되는 다른 실시형태의 SDRAM을 나타낸다. 장치(200)은 X래치 프리디코더, X디코더, Y래치 프리디코더, Y디코더, 메모리 어레이, 센스앰프 등을 각각 갖는 4개의 뱅크 BANK0~BANK3으로 구성된 64M SDRAM이다. 그러나, 본 발명은 SDRAM에 한정되는 것은 아니고, 다른 형태의 랜덤 액세스 메모리(RAM)를 포함하고, 또 뱅크구성도 특히 한정되는 것도 아니다. 또, 다른 여러개의 전원전압레벨을 필요로 하는 어레이형태의 집적회로에 사용해도 좋다. 이하 설명하는 전압레벨은 설명을 위한 것일 뿐, 본 발명을 한정하는 것을 의도한 것은 아니다.
장치(200)은 입력패드(202), (204)를 거쳐서 외부전원 Vdd 및 외부전원 Vss를 받는다. 외부전원 Vdd는 약 3. 3V이고, 외부전원 Vss는 약 0V이다. 또, 장치(200)은 도 8에 도시되는 바와 같은 메모리셀을 갖는다. 또, 약 2. 2V의 내부전원 Vdl을 공급하는 전압레귤레이터 Vdl gen(206)을 포함한다.
장치(200)은 도시하지 않은 여러개의 어드레스 입력 패드를 거쳐서 어드레스 신호를 받는다. 또, 입력된 어드레스신호는 LVTTL레벨에서 CMOS레벨 또는 칩내 레벨로 변환하기 위한 어드레스 초단회로 LVC(208)을 거쳐서 각 뱅크 BANK0∼BANK3에 입력된다. Y래치 카운터(210)은 버스트 모드시에 입력된 어드레스신호를 래치하고, 카운터에 의해서 그 어드레스신호를 갱신한다. 어드레스 초단회로 LVC(208)이나 Y래치 카운터(210)은 종래부터 존재하는 회로를 사용할 수 있다.
장치(200)은 도시하지 않은 I/O패드를 거쳐서 데이타의 리드 또는 라이트를 실행한다. 또, 라이트 또는 리드가 실행되는 데이타는 데이타 초단회로 DQ1∼DQ4(212), (218)에 의해서 LVTTL레벨, CMOS레벨 또는 특정 레벨로 변환된다.
데이타 초단회로(212), (218)은 하이임피던스 제어회로 Hi-Z Control(220)에 의해서 제어되는 여러개의 CMOS 입출력버퍼 CMOS buff(222), (228)에 접속되어 있다. 하이임피던스 제어회로 Hi-Z Control(220)은 어드레스 초단회로(208) 및 데이타 초단회로(212), (218)과 마찬가지로, 외부에서 입력되는 제어신호에 대해 레벨변환을 실행하고, 또 하이임피던스 제어회로 Hi-Z Control(220)은 내부제어신호를 출력하는 마스크 제어회로 DQM(230)에 의해서 제어된다. 여기서, 마스크 제어라고 하는 것은 데이타의 입출력버퍼를 동작타이밍에 따라서 하이 임피던스 또는 로우 임피던스로 제어하는 것을 말한다. 여러개의 CMOS 입출력버퍼 CMOS buff(222), (228)의 각각은 또, 여러개의 레이턴시 래치회로 Latency Latch(232), (238)의 각각에 접속되어 있다. 모드 디코더 래치회로(240)은 세트 커맨드에 의해 버스트모드가 세트될 때에 발생하는 모드 디코더 래치신호 MRS에 의해 CAS 레이턴시 CL, Bust레이턴시 BL 등을 출력한다. 레이턴시 제어회로(244)는 상기 CL, BL 등이 출력되는 것에 수반해서, 후술하는 제어계 회로(242)로부터의 래치 갱신신호(내부클럭)를 받아 레이턴시 래치회로(232), (238)을 위한 제어신호를 출력한다. 제어신호를 받은 레이턴시 래치회로(232), (238)은 상기 CL, BL 등에 대응한 데이타의 라이트 리드를 실행한다.
데이타 초단회로, CMOS 입출력버퍼, 레이턴시 래치회로, 도시하지 않은 I/O 패드의 수는 장치(200)의 데이타폭을 결정한다. 일반적으로 데이타폭은 4, 8 또는 16비트폭이다. 예를 들면, 장치(200)의 데이타폭은 4비트이고, 도시하지 않은 4개의 I/O패드와 대표로서 2개를 도시하고 있는 데이타 초단회로, CMOS 입출력버퍼, 레이턴시 래치회로를 각각 4개씩 구비하고 있다.
장치(200)은 칩선택 커맨드 CS/,로우 어드레스 커맨드 RAS/, 컬럼 어드레스 커맨드 CAS/, 라이트 인에이블 커맨드 WE/, 클럭 CLK, 클럭 인에이블 CLE를 외부로부터 각각 입력하고 내부신호를 발생하는 제어계회로(242)를 구비한다. 또한, 여기서 나타내는 "/ "는 커맨드입력이 로우레벨일 때 커맨드입력 사이클이 유효로 되는 것을 나타낸다. 입력된 커맨드에 따라 내부 제어계 회로(242)는 모드디코더 래치 세트신호 MRS, 신호 Bcu, 신호 Bact/Pre, 신호 R/W, 래치 갱신신호를 각각 출력한다. 모드 디코더 래치 세트신호 MRS는 모드 디코더 래치에 내부 어드레스신호를 래치하기 위한 신호이다. 신호 Bcu는 리드 또는 라이트시에 어드레스 신호를 페치하고(받아들이고), 버스트모드시에 Y래치 카운터(210)의 카운트업을 제어하기 위한 신호이다. 신호 Bact/Pre는 뱅크별로 활성 및 뱅크의 프리차지를 제어하기 위한 신호이다. 신호 R/W는 뱅크별로 라이트 또는 리드를 제어하기 위한 신호이다. 래치 갱신신호는 상기 모드 디코더 래치회로(240)의 출력 CAS 레이턴시 CL마다 발생되고 레이턴시 제어회로(244)를 제어하기 위해 사용되는 내부클럭신호이다.
장치(200)은 64M(1M은 1, 048, 756과 동일함)의 도 8에 도시한 바와 같은 메모리셀을 여러개 구비한다. 메모리셀은 약 0V(Vss)와 약 2. 2V(Vdl) 사이의 전압 레벨에서 동작한다. 배치된 여러개의 메모리셀은 메모리뱅크 BANK0~BANK3으로 군분할되어 있고, 개개의 뱅크는 X래치 프리디코더 X latch pre-dec, X디코더 XDEC, Y프리디코더 Ypre-dec, Y디코더 YDEC, 메모리매트 Mat, 도 10에 도시되는 바와 같은 센스앰프회로 SA, 도 11에 도시되는 바와 같은 I/O선택부 회로를 구비한다. 상기 I/O선택부 회로는 로컬 입출력 LIOT, LIOB와 메인입출력 MIOB, MIOT의 접속 또는 비접속을 선택하기 위해 사용된다. 또한, 도 10에 도시한 센스앰프회로 SA 및 도 11에 도시한 I/O선택부 회로에 대해서는 나중에 상세하게 설명한다.
도 10 및 도 11에는 장치(200)에 사용되는 센스앰프회로 SA(300) 및 I/O선택부 회로(400)이 도시되어 있다. 도 12에는 장치(200)의 뱅크가 활성 동작일 때의 센스앰프회로 SA(300)과 I/O선택부 회로(400)의 각 신호의 파형도가 도시되어 있다. 도 13에는 각 뱅크의 프리차지 동작시의 센스앰프회로 SA(300)과 I/O선택부 회로(400)의 각 신호의 파형도가 도시되어 있다. 이하, 뱅크 활성 동작시와 프리차지동작시에 대해서 설명한다.
도 10, 도 11 및 도 12를 참조하면, 각 회로의 뱅크활성동작이 도시되어 있다. 각 뱅크가 활성으로 되는 것에 의해 센스앰프회로(300)의 각 노드를 Vdl/2레벨로 프리차지하기 위한 동작이 종료한다. 즉, 제어신호 BLEQB가 Vdd레벨의 하이레벨에서 Vss레벨의 로우레벨로 천이하고, 센스앰프회로(300)의 프리차지 MOSFET가 오프상태로 되어 프리차지동작이 중지되고, 센스앰프회로(300)이 동작가능한 상태로 된다. 또, I/O선택부 회로(400)의 로컬입출력 LIOT, LIOB를 Vdl/2레벨로 프리차지하기 위한 동작이 종료한다. 즉, BLEQB 제어신호가 Vdd레벨의 하이레벨에서 Vss레벨의 로우레벨로 천이한다. 그 결과, 인버터회로(402), (404)의 출력신호가 I/O선택부 회로(400)의 프리차지 MOSFET를 오프상태로 하고, 로컬입출력 LIOT, LIOB의 프리차지동작이 중지된다. 따라서, 센스앰프회로(300)의 프리차지동작이 중지되는 것보다 인버터회로(402), (404)의 지연시간만큼 지연되어 I/O선택부회로(400)의 로컬입출력 LIOT, LIOB의 프리차지동작이 중지된다. 또, 제어신호 BLEQB는 로컬입출력 LIOT, LIOB와 메인입출력 MIOT, MIOB를 접속하여 동작가능한 상태로 하기 위한 제어신호로서도 사용되고 있다.
I/O선택부 회로(400)의 로컬입출력 LIOT, LIOB와 메인입출력 MIOT, MIOB가 접속되기 직전에 있어서 메인입출력신호 MIOT, MIOB는 Vdl레벨이고, 센스앰프회로(300) 및 I/O선택부 회로(400)의 로컬입출력신호 LIOT, LIOB의 전압레벨은 Vdl/2레벨이다. 로컬입출력 LIOT, LIOB와 메인입출력 MIOT, MIOB가 접속되면, 메인입출력 MIOT, MIOB는 Vdl에서 Vdl/2레벨방향을 향해 천이하고, 로컬입출력신호 LIOT, LIOB는 Vdl/2에서 Vdl레벨을 향해 천이한다. 도 2에 도시되는 바와 같이 라이트앰프회로(20)은 메인입출력 MIOT, MIOB에 접속되어 있다. 메인입출력 MIOT, MIOB에 접속되어 있는 라이트앰프회로(20)의 신호선 MILSB, MILST는 Vdl전압에 접속되어 있는 프리차지회로 WAP에 의해 Vdl레벨로 프리차지되어 있다.
따라서, 신호선 MILSB, MILST에 접속되어 있는 메인입출력신호 MIOT, MIOB 및 로컬입출력신호 LIOT, LIOB의 전압레벨은 라이트앰프회로(20)의 신호선 MILSB, MILST의 프리차지전압 Vdl레벨로 된다.
공유신호 SHR0이 각각 Vdd보다 더 높은 전압레벨 Vpp와 Vss레벨로 천이하면, 비트선 BL0B, BL0T와 센스앰프회로(300)의 신호선(302), (304)가 접속상태로 되고, 비트선 BL0B, BL0T의 전압레벨의 차가 도 10에 도시되는 신호선(302), (304)에 나타난다. 외부 또는 어드레스 래치 카운터(도 9참조)로부터의 어드레스신호에 의해 워드선 SWL0(도 8참조)이 Vpp레벨로 상승한다. 어느 일정시간 경과하면 센스앰프 활성화 신호 SDP, SDN이 각각 Vdl레벨 및 Vss레벨로 천이하고, 비트선의 BL0B, BL0T의 전압레벨의 차를 센스앰프회로(300)의 센스앰프부 SAN, SPN에 의해 또 증폭한다. 그 후, 컬럼선택신호 YS가 상승하고, 외부로부터의 데이타의 라이트 또는 메모리셀로부터의 데이타의 리드를 실행한다.
도 10, 도 11 및 도 13을 참조하면, 각 회로의 프리차지동작이 도시되어 있다. 우선, 라이트 또는 리드가 종료한 것에 의해, 워드선 SWL0은 Vpp레벨의 하이레벨에서 Vss레벨의 로우레벨로 천이한다. 워드선 SWL0이 Vss레벨로 천이한 시점에서 공유제어신호 SHR0 및 SHR1이 Vdd레벨로 천이한다. 다음에, 제어신호 BLEQB가 Vss의 로우레벨에서 Vdd의 하이레벨로 천이하는 것에 의해 센스앰프회로(300)의 프리차지 MOSFET가 온상태로 되고, 센스앰프회로(300)의 각 노드가 Vdl/2 레벨로 프리차지된다.
도 9에 도시한 개개의 뱅크의 회로군 WA/MA(246)은 각각 8개의 메인앰프회로와 8개의 라이트앰프회로를 구비하고 있고, 메인앰프회로 및 라이트앰프회로는 도 5 및 도 2에 도시한 것을 사용한다.
도 14에는 도 2에 도시되어 있는 라이트앰프회로(20) 및 도 5에 도시되어 있는 본 발명의 메인앰프회로(130)의 라이트시의 여러가지의 입력신호 및 출력신호의 상세한 파형이 도시되어 있고, 도 14의 (c)는 도 6에 도시되어 있는 라이트시의 파형을 더욱 상세하게 도시한 것이다. 각각의 내부제어신호의 전압레벨은 도 14의 (a)에 도시되는 바와 같이, Vdd레벨을 하이레벨로 하고 Vss레벨을 로우레벨로 하는 동작전압레벨이다. 그러나, 도 14의 (b)에 도시되는 바와 같이, 제1 및 제2의 라이트신호 MDIB 및 MDIT는 Vdd레벨을 하이레벨로 하고 Vss레벨을 로우레벨로 하는 것에 비해, 메모리셀에 라이트되는 신호, 즉 메인입출력신호 MIOT, MIOB는 Vdl레벨을 하이레벨로 하고 Vss레벨을 로우레벨로 하는 전압레벨로 하고 있다. 즉, 이 라이트앰프회로(20)은 하이레벨을 Vdd레벨에서 Vdl레벨로 레벨변환하고 있다.
기간(152)에 메인앰프 프리차지신호 MAPJ와 동기하는 신호N1' 가 하이레벨인 것에 의해서, 메인입출력 MIOT, MIOB는 신호N1' 가 게이트에 입력되어 있는 PMOS(한쌍의 스위치 MOSFET Q1, Q2)를 경계로 분리되어 있다. 그 결과, 한쪽의 데이타선쌍(l1, l2)의 프리차지 전압레벨 Vdl과 다른쪽의 데이타선쌍(m1, m2)의 프리차지 전압레벨인 Vdd레벨을 분리할 수 있다.
만약, MIOT, MIOB가 상기 PMOS(Q1, Q2)를 경계로 분리되지 않는 경우, Vdd레벨로 프리차지되는 데이타선쌍(m1, m2)보다 데이타선쌍(l1, l2) 쪽이 전압레벨이 낮기 때문에, 상기 데이타선쌍(l1, l2)의 전압레벨은 Vdd레벨로 천이해 버린다.
따라서, 신호선 MIOT, MIOB는 신호N1' 가 게이트에 입력되어 있는 PMOS(Q1,Q2)를 경계로 데이타선쌍(l1, l2)과 데이타선쌍(m1, m2)으로 분리되는 것에 의해, 라이트앰프회로(20)의 Vdl 전압단자와 데이타선쌍(m1, m2)를 프리차지하기 위한 Vdd전압단자의 단락에 의해 불필요한 전류가 흐르는 것을 방지할 수 있다. 즉, 신호MAPJ에 의해 구동되는 프리차지 MOSFET가 온상태일 때에는 신호N1' 에 의해 제어되는 PMOS(Q1, Q2)는 오프상태로 되므로, 데이타선쌍(m1, m2)을 프리차지하는 Vdd전압단자와 라이트앰프회로(20)의 Vdl전압단자의 단락에 의한 불필요한 전류소비를 방지할 수 있다.
도 15를 참조하면, 도 5에 도시되어 있는 본 발명의 메인앰프회로(130)의 리드시의 여러가지의 입력신호 및 출력신호의 상세한 파형이 도시되어 있다. 도 15의 (d)는 도 6에 도시되어 있는 리드시의 파형을 더욱 상세하게 도시한 것이다. 각각의 내부제어신호의 전압레벨은 도 15의 (a)에 도시되는 바와 같이 Vdd레벨을 하이레벨로 하고 Vss레벨을 로우레벨로 하는 전압레벨이다. 그러나, 도 15의 (b)에 도시되는 바와 같이, 메모리셀로부터 MIOT, MIOB에 리드된 신호는 Vdl레벨을 하이레벨로 하고 있는 것에 비해, 메인앰프의 출력신호 MOJ는 Vdd레벨을 하이레벨로 하고 있다. 즉, 이 메인앰프회로(130)은 하이레벨을 Vdl레벨에서 Vdd레벨로 레벨변환하고 있다.
도 15의 (c)를 참조하면, 메인앰프회로(130)의 각 신호 N1', N2', N5' 의 동작 전압레벨은 Vdd레벨을 하이레벨로 하고, Vss를 로우레벨로 하고 있다. 신호 N1' 는 메인앰프가 인에이블(MASJ가 하이레벨)일 때에 항상 메인입출력 분리신호 MACBJ와 메인 프리차지신호 MAPJ의 양쪽에 의존한 것이며, 도 15의 (d)에 도시되는 (144), (146)과 같다.
데이타선쌍(l1, l2, m1, m2)은 신호N1' 가 게이트에 입력되는 PMOS(한쌍의 스위치 MOSFET Q1, Q2)를 경계로 분리가능하게 된다. 프리차지회로(134)는 분리된 한쪽의 데이타선쌍(l1, l2)을 Vdl레벨로 프리차지하고, 다른쪽의 데이타선쌍(m1, m2)를 Vdd레벨로 프리차지할 수 있다.
신호N1' 가 로우레벨인 기간에 메모리셀에서 리드된 데이타가 한쪽의 데이타선쌍(l1, l2)로부터 다른쪽의 데이타선쌍(m1, m2)로 전달된다. 그 후, 이 데이타가 CMOS 래치형 증폭회로(Q3, Q4, Q5, Q6)에 의해 증폭되고, 플립플롭회로(136)에 리드데이타가 유지된다. 신호N1' 가 로우레벨인 기간에 제1 및 제2의 프리차지신호 MIPBIJ 및 MIPTIJ가 하이레벨로 되는 것에 의해, 라이트앰프회로(20)으로부터의 데이타선쌍(l1, l2)로의 프리차지는 정지된다.
또, 프리차지 기간중에는 PMOS(Q1, Q2)가 오프상태로 되는 것에 의해, 신호 N5' 및 신호N2' 는 데이타선쌍(m1, m2)의 프리차지레벨인 Vdd레벨로 유지되고, 신호N5' 와 신호N2' 의 전압레벨 저하에 따른 플립플롭회로(136)내에 흐르는 관통 전류를 방지할 수 있다.
만약, 프리차지 기간중에 데이타선쌍(l1, l2, m1, m2)가 상기 PMOS(Q1, Q2)를 경계로 분리되지 않는 경우, Vdd레벨로 프리차지되는 데이타선쌍(m1, m2)와 Vdl레벨로 프리차지되는 데이타선쌍(l1, l2)가 단락되고, 상기 데이타선쌍(l1, l2)의 전압 레벨은 Vdd레벨을 향해 천이되어 버린다. 또, 데이타선쌍(m1, m2)의 프리차지레벨인 Vdd레벨이 저하하고, 신호N5' 및 신호N2' 의 전압레벨 저하에 따라 플립플롭회로(136)내에 상기 관통전류가 발생한다.
따라서, 도 15의 (d)에 도시되는 바와 같이, 프리차지 기간(150)에 있어서 제1 및 제2의 메인 프리차지신호 MIPBIJ 및 MIPTIJ가 로우레벨인 것에 의해, 라이트앰프회로(도 2)측의 데이타선쌍(l1, l2)은 Vdl레벨로 프리차지된다. 또, CMOS 래치증폭회로(Q3~Q6)측의 데이타선쌍(m1, m2)은 도 15의 (c)에 도시한 바와 같이 Vdd레벨로 프리차지된다. 즉, 프리차지회로(134)의 데이타선쌍(l1, l2, m1, m2)을 분리하기 위한 PMOS(Q1, Q2)가 오프상태에 있기 때문에, Vdl레벨로 프리차지되는 라이트앰프회로측의 데이타선쌍(l1, l2)와 Vdd레벨로 프리차지되는 데이타선쌍(m1, m2)의 단락이 방지된다.
본 실시예의 메모리는 어레이의 내부전압이 외부출력전압보다 낮은 전압으로 된다. 이것에 의해, 내부회로의 저소비 전력화를 도모하고 있다. 이 경우, 메모리내에서 내부 저전압에서 외부 고전압으로 리드신호레벨을 변환할 필요가 있다. 신호레벨을 변환하기 위해 새로운 변환회로를 마련하면, 변환회로에서의 지연시간에 의해 리드 속도의 지연을 초래한다. 본 발명의 실시예에 의하면, 데이타선쌍(l1, l2, m1, m2)을 스위치 MOSFET(Q1, Q2)에 의해 분할하고, 내부회로측의 데이타선쌍을 저전압으로 프리차지하고, 증폭회로(Q3∼Q6)측의 데이타선쌍(m1, m2)을 고전압으로 프리차지하고, 리드시에 양 데이타선을 결합하는 것에 의해 전압레벨 변환을 실행하므로, 레벨변환에 따른 지연이 실질적으로 발생하지 않는다. 본 실시예와 같이 증폭회로(Q3∼Q6)의 출력신호를 받아 데이타를 유지하는 유지회로(136)을 마련하는 것에 의해, 증폭회로의 프리차지동작을 다음의 리드동작에 대비해서 조기에 개시할 수 있다.
또, 증폭회로(Q3∼Q6)으로서 도 5에 도시되는 바와 같은 CMOS 래치 증폭회로(Q3~Q6)을 사용하는 것에 의해, 보다 고속인 리드동작이 가능하다. 즉, 상기 리드시의 레벨변환에 의해 신호N2', N5' 가 Vdd레벨에서 Vdl레벨로 하강하고(도 15의 (c) 참조), 그 후 CMOS 래치 증폭회로(Q3~Q6)에 의해 한쪽이 Vdd레벨, 다른 쪽이 Vss레벨을 향해 각각 상보적으로 고속으로 증폭된다.
이상 설명한 바와 같이, 증폭회로(Q3∼Q6)의 전원전압으로서 내부전압의 전원전압(Vdl)보다 높은 전압(Vdd)을 사용하고, 증폭회로의 입력데이타선을 높은 전압(Vdd)로 프리차지하기 위해 스위치 MOSFET(Q1, Q2)를 이용하는 것에 의해, 증폭회로의 동작과 레벨변환 동작을 동시에 실행하는 것이 가능하게 되었다. 따라서, 레벨변환을 위한 지연시간을 실질적으로 무시할 수 있으므로, 고속인 리드동작이 가능하게 된다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
즉, 타이밍의 경합 및 전압레벨의 불일치에 기인하는 문제를 해결할 수 있다.
또, 테스트 모드에서는 반도체메모리의 메모리셀의 2배의 수를 동시에 액세스할 수 있고, 따라서 시험시간을 단축할 수 있다.
또, 개개의 다른 폭에 대응하는 출력버스의 시정수를 매우 유사한 것으로 할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 예시적인 실시형태에 따라 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 어느 경우에는 본 발명의 임의의 특징을 사용하는 한편, 본 발명의 다른 특징을 사용하지 않을 수도 있다. 또, 본 발명의 범위를 이탈하지 않고 본 실시형태에 부가적 또는 대체적인 구성요소나 다른 회로를 추가할 수도 있다. 따라서, 첨부의 특허청구범위는 본 발명의 범위와 정합하는 형태로 널리 해석해야 할 것이다.
도 1은 종래의 16M비트 SDRAM용 메인앰프회로의 개략도,
도 2는 종래의 16M비트 SDRAM용 라이트앰프회로의 개략도,
도 3은 도 1 및 도 2의 종래의 회로의 타이밍도,
도 4는 본 발명의 실시형태인 64M비트 SDRAM의 블럭도,
도 5는 도 4의 64M비트 SDRAM용의 개량된 메인앰프회로의 개략도,
도 6은 도 2의 종래의 라이트앰프회로를 구비한 도 5의 개량된 메인앰프회로의 타이밍도로서 본 발명의 특징을 도시한 도면,
도 7a, 도 7b 및 도 7c는 도 4의 64M비트 SDRAM의 메인출력버스용 레이아웃도,
도 8은 도 4 및 도 9의 64M SDRAM의 메모리셀을 도시한 도면,
도 9는 본 발명의 적합한 다른 64M SDRAM의 전체도,
도 10은 본 발명의 64M SDRAM의 센스앰프회로도,
도 11은 본 발명의 64M SDRAM의 I/O선택부 회로도,
도 12는 뱅크 활성시의 타이밍도,
도 13은 프리차지시의 타이밍도,
도 14는 라이트앰프의 타이밍도,
도 15는 본 발명의 메인앰프의 타이밍도,
<부호의 설명>
10: 메인앰프회로, 12: NAND 게이트(제1의 섹션), 14: 프리차지회로(제2의 섹션), 16: 플립플롭(제3의 섹션), 18: 구동회로(제4의 섹션), 20: 라이트앰프회로, 100: 장치(SDRAM), 102: 입력패드, 104: 입력패드, 106: 전압레귤레이터, 108a, 108b, 108c, 108d: 입력패드, 110: 어드레스, 디코더군, 112a, 112b, 112c, 112d: I/O패드, 114: I/O회로군, 116, 117, 118, 119: 뱅크, 120: 메인앰프, 122: 라이트 앰프, 124: 메인출력버스, 124t: 메인테스트출력버스, 124' : 메인출력버스, 124" : 메인출력버스, 124"': 메인출력버스, 126: 데이타인 버스(data-in bus), 130: 메인앰프회로, 132: NAND회로(제1의 섹션), 134: 프리차지회로(제2의 섹션), 136: 플립플롭회로(제3의 섹션), 138: 구동회로(제4의 섹션), 139: 압축 복원회로, 148, 150, 152: 기간, 160: 버스선, 160a, 160b, 160c 160d, 160e, 160f, 160g, 160h: 버스선, 160W: 버스폭, 162a, 162b, 162c, 162d: 버스선, 162W: 버스폭, 164a~164b: 버스선, 164W: 버스폭, 200: 장치(SDRAM), 202: 입력패드, 204; 입력패드, 206: 전압레귤레이터 Vdl gen, 208: 어드레스 초단회로 LVC, 210: Y래치 카운터, 212, 218: 데이타 초단회로, 220: 하이임피던스 제어회로, 222, 228 : CMOS버퍼, 230: 마스크제어회로, 232, 238: 레이턴시 래치회로, 240: 모드디코더 래치회로, 242: 제어계 회로, 244: 레이턴시 제어회로, 246: 회로군, 300: 센스앰프회로, 302, 304: 신호선, 400: I/O선택부 회로, 402, 404: 인버터회로, A1~A8, B1∼B8, C1∼C8, D1∼D8, E1∼E8, F1∼F8, G1∼G8, H1~H8: 군, Q1∼Q6: MOSFET, l1, l2, m1, m2: 데이타선, WAP: 프리차지회로, MILSB, MILST: 신호선, SAN, SPN: 센스앰프부, MOB1∼MOB8: 메인앰프출력, MASJ: 뱅크 활성화신호, MACBJ: 메인입출력 분리신호, MAEJ: 메인앰프 활성신호, MATESTB: 테스트신호, MAPJ: 메인앰프 프리차지신호, MIOT: 메인입출력신호 또는 메인입출력, MIOB: 반전 메인입출력신호 또는 반전메인입출력, MIOx: 입출력신호, MIPTIJ: 제1의 프리차지신호, MIPBIJ: 제2의 프리차지신호, MIEQIJ: 등화신호, MIDB: 제1의 라이트신호, MIDT: 제2의 라이트신호, MOJ: 메인앰프출력 또는 메인앰프출력신호, MAOEJ: 출력활성신호, MOTJ: 메인앰프 테스트 출력신호, Vdd: 플러스외부전원, Vss: 접지전압, V1: 내부전압, Vdl: 내부전압, N1: 출력 또는 신호, N2: 출력 또는 신호, N3: 출력신호, N4: 출력신호, N1' : 출력 또는 신호, N2' : 출력 또는 신호, N3' : 출력 또는 출력신호, N4' : 출력 또는 출력신호, N5' : 출력 또는 출력신호, 4비트 : by 4버젼, 8비트: by 8버젼, 16비트: by16 버젼, BANKO~BANK8 : 뱅크, MRS:모드디코더 래치세트신호, Bcu: 신호, Bact/Pre: 신호, R/W: 신호, BLEQB: 신호, LIOT, LIOB: 로컬입출력신호 또는 로컬입출력, BL0B, BL0T, BL1B, BL1T: 비트선, SWL0: 워드선, YS: 컬럼선택신호, SHR0, SHR1: 공유신호, SDP, SDN: 센스앰프 활성화신호.

Claims (21)

  1. 라이트앰프회로와 함께 동작하는 반도체메모리용 메인앰프회로로서,
    상기 메인앰프회로와 상기 라이트앰프회로는 모두 제1의 플러스 전압레벨에서 동작하고, 2개의 I/O버스를 제2의 플러스 전압레벨로 선택적으로 구동하여 프리차지할 수 있는 것이며,
    상기 메인앰프회로는
    외부 전원전압을 받고, 여러개의 신호를 수취하는 NAND회로와,
    상기 NAND회로의 출력신호를 수취하고, 상기 2개의 I/O버스의 분리와 해당 2개의 I/O버스의 프리차지를 모두 실행할 수 있는 프리차지회로와,
    상기 프리차지회로의 출력신호를 수취하는 플립플롭회로와,
    상기 플립플롭회로의 출력신호를 수취하고, 상기 프리차지회로를 활성으로 하는 신호를 발신하기 위한 구동회로를 포함하고,
    상기 2개의 I/O버스가 분리되어 있을 때에만 2개의 I/O신호를 프리차지하도록, 상기 구동회로의 출력신호가 상기 프리차지회로를 인에이블로 하는 것을 특징으로 하는 반도체메모리용 메인앰프회로.
  2. 제1항에 있어서,
    라이트사이클 동안, 상기 2개의 I/O버스의 프리차지에서 상기 메인앰프회로의 상기 프리차지회로를 디스에이블로 하는 것을 특징으로 하는 반도체메모리용 메인앰프회로.
  3. 여러개의 메모리셀과 메인앰프회로를 갖는 반도체메모리로서,
    상기 메인앰프회로가 메인출력버스와 테스트출력버스를 갖고, 통상모드에서는 상기 메인출력버스만을 상기 메모리셀로 액세스할 수 있고, 테스트모드에서는 상기 메인출력버스와 상기 테스트출력버스의 양쪽이 상기 메모리셀로 동시에 액세스할 수 있는 것을 특징으로 하는 반도체메모리.
  4. 제3항에 있어서,
    상기 메인앰프회로가 출력활성화 신호와 테스트활성화 신호의 양쪽을 포함하는 것을 특징으로 하는 반도체메모리.
  5. 제3항에 있어서,
    64M의 메모리셀을 포함하는 것을 특징으로 하는 반도체메모리.
  6. 제1 또는 제2의 금속마스크 중 어느 한쪽을 포함하는 여러개의 마스크를 사용하는 반도체메모리의 제조방법으로서,
    제1의 데이타폭을 갖는 제1의 반도체메모리는 상기 제1의 금속마스크를 사용해서 제조되고,
    제2의 데이타폭을 갖는 제2의 반도체메모리는 상기 제2의 금속마스크를 사용해서 제조되고,
    상기 제1 및 제2의 반도체메모리의 양쪽이 출력버스상에 출력신호를 수취하는 동일의 출력회로를 구비하고,
    상기 제1의 반도체메모리의 상기 출력버스는 상기 제2의 반도체메모리의 상기 출력버스보다 큰 용량을 갖고,
    상기 제조방법은
    상기 제1의 출력버스의 저항이 상기 제2의 출력버스의 저항보다 작아지도록 제1의 버스폭과 제2의 버스폭을 선택하는 것을 특징으로 하는 반도체메모리의 제조방법.
  7. 제6항에 있어서,
    상기 출력버스의 각각의 시정수가 비교적 동일한 것을 특징으로 하는 반도체 메모리의 제조방법.
  8. 제6항에 있어서,
    상기 반도체메모리의 각각이 64M의 메모리셀을 포함하는 것을 특징으로 하는 반도체메모리의 제조방법.
  9. 제8항에 있어서,
    상기 제1의 폭이 4비트이고, 상기 제2의 폭이 16비트인 것을 특징으로 하는 반도체메모리의 제조방법.
  10. 제6항에 있어서,
    상기 제1의 출력버스의 버스폭이 상기 제2의 출력버스의 버스폭보다 작으므로, 상기 제1의 출력버스의 상기 저항이 상기 제2의 출력버스의 상기 저항보다 작은 것을 특징으로 하는 반도체메모리의 제조방법.
  11. 여러개의 비트선쌍, 상기 여러개의 비트선쌍과 교차하는 여러개의 워드선, 다이나믹형 메모리셀 및 상기 여러개의 비트선쌍에 접속되는 여러개의 센스앰프회로를 포함하는 메모리어레이와;
    상기 여러개의 비트선쌍의 소정의 비트선쌍이 선택적으로 접속되는 여러개의 데이타선쌍과;
    상기 여러개의 데이타선쌍중 한쪽의 데이타선쌍에 접속되고, 제1의 플러스전압레벨을 출력하는 라이트회로와;
    상기 여러개의 데이타선쌍중 다른쪽의 데이타선쌍에 접속되고, 제2의 플러스전압레벨을 출력하는 리드증폭회로와;
    상기 여러개의 데이타선쌍을 한쪽의 데이타선쌍과 다른쪽의 데이타선쌍으로 분할하기 위해, 상기 여러개의 데이타선쌍 사이에 마련된 한쌍의 스위치 MOSFET와;
    상기 라이트회로와 상기 한쌍의 스위치 MOSFET 사이에 배치되고, 상기 한쪽의 데이타선쌍을 상기 제1의 플러스 전압레벨로 프리차지하는 제1의 프리차지회로와;
    상기 한쌍의 스위치 MOSFET와 상기 리드증폭회로 사이에 배치되고, 상기 다른쪽의 데이타선쌍을 상기 제2의 플러스 전압레벨로 프리차지하는 제2의 프리차지회로를 구비하고,
    상기 제2의 프리차지회로가 동작상태일 때에, 상기 한쌍의 스위치 MOSFET는 오프상태로 되는 것을 특징으로 하는 반도체메모리.
  12. 제11항에 있어서,
    상기 제2의 플러스 전압레벨은 상기 제1의 플러스 전압레벨보다 높은 전압인 것을 특징으로 하는 반도체메모리.
  13. 제12항에 있어서,
    상기 여러개의 센스앰프의 하이레벨의 출력전압은 상기 제1의 플러스전압레벨인 것을 특징으로 하는 반도체메모리.
  14. 제13항에 있어서,
    상기 리드증폭회로는 CMOS래치회로인 것을 특징으로 하는 반도체메모리.
  15. 여러개의 비트선쌍, 상기 여러개의 비트선쌍과 교차하는 여러개의 워드선, 다이나믹형 메모리셀 및 상기 여러개의 비트선쌍에 접속되는 여러개의 센스앰프회로를 포함하는 메모리어레이와;
    상기 여러개의 비트선쌍중의 소정의 비트선쌍이 선택적으로 접속되는 여러개의 데이타선쌍과;
    상기 데이타선쌍에 접속되는 리드증폭회로와;
    상기 여러개의 데이타선쌍을 한쪽의 데이타선쌍과 다른쪽의 데이타선쌍으로 분할하기 위해, 상기 여러개의 데이타선쌍 사이에 마련된 한쌍의 스위치 MOSFET와;
    상기 한쪽의 데이타선쌍을 제1의 플러스 전압레벨로 프리차지하는 제1의 프리차지회로와;
    상기 리드증폭회로와 상기 한쌍의 스위치 MOSFET 사이에 배치되고, 상기 다른쪽의 데이타선쌍을 상기 제1의 플러스 전압레벨보다 높은 제2의 플러스 전압레벨로 프리차지하는 제2의 프리차지회로를 구비하고,
    상기 소정의 비트선쌍은 상기 한쪽의 데이타선쌍에 접속되고, 상기 리드증폭회로는 상기 다른쪽의 데이타선쌍에 접속되고,
    상기 리드증폭회로의 전원전압은 상기 제2의 플러스 전압레벨인 것을 특징으로 하는 반도체메모리.
  16. 제15항에 있어서,
    상기 리드증폭회로는 CMOS 래치회로인 것을 특징으로 하는 반도체메모리.
  17. 제16항에 있어서,
    상기 여러개의 센스앰프의 하이레벨의 출력전압은 상기 제1의 플러스 전압레벨인 것을 특징으로 하는 반도체메모리.
  18. 제17항에 있어서,
    상기 리드증폭회로의 출력신호를 받아 데이타를 유지하는 유지회로를 더 구비하고,
    상기 유지회로의 전원전압은 상기 제2의 플러스 전압레벨인 것을 특징으로 하는 반도체메모리.
  19. 제18항에 있어서,
    입력패드를 거쳐 여러개의 외부 전원전압을 수취하고, 상기 메모리셀로 공급될 상기 제1의 플러스 전압레벨의 전압을 생성하는 전압레귤레이터를 더 구비하는 것을 특징으로 하는 반도체메모리.
  20. 제19항에 있어서,
    상기 여러개의 데이타선쌍중 한쪽의 데이타선쌍에 접속되고, 상기 제1의 플러스 전압레벨을 출력하는 라이트 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리.
  21. 제18항에 있어서,
    상기 제2의 프리차지회로가 동작상태일 때에는 상기 한쌍의 스위치 MOSFET는 오프상태로 되는 것을 특징으로 하는 반도체메모리.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3266141B2 (ja) 1999-05-26 2002-03-18 日本電気株式会社 半導体記憶装置
KR100355225B1 (ko) * 1999-07-12 2002-10-11 삼성전자 주식회사 교류 스트레스의 번-인 테스트가 가능한 집적회로 및 이를 이용한 테스트 방법
EP1264313B1 (en) * 2000-02-02 2004-11-17 Broadcom Corporation Memory module with hierarchical functionality
US6937538B2 (en) 2000-02-02 2005-08-30 Broadcom Corporation Asynchronously resettable decoder for a semiconductor memory
KR100372247B1 (ko) * 2000-05-22 2003-02-17 삼성전자주식회사 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법
KR100400309B1 (ko) 2001-05-04 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법
KR100611404B1 (ko) * 2004-07-27 2006-08-11 주식회사 하이닉스반도체 메인 증폭기 및 반도체 장치
KR100991999B1 (ko) * 2008-10-21 2010-11-04 주식회사 하이닉스반도체 데이터 전송 회로 및 이를 이용한 반도체 집적 회로
TWI503821B (zh) * 2012-07-09 2015-10-11 Faraday Tech Corp 靜態隨機存取記憶裝置及其位元線電壓控制電路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0787037B2 (ja) * 1984-03-02 1995-09-20 沖電気工業株式会社 半導体メモリ回路のデータ書込方法
US4754433A (en) * 1986-09-16 1988-06-28 Ibm Corporation Dynamic ram having multiplexed twin I/O line pairs
JPH0786425A (ja) * 1993-06-30 1995-03-31 Hitachi Ltd ダイナミック型ｒａｍ
KR960006271B1 (ko) * 1993-08-14 1996-05-13 삼성전자주식회사 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치
JPH07235187A (ja) * 1994-02-22 1995-09-05 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
US5481500A (en) * 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5671181A (en) * 1994-12-16 1997-09-23 Matsushita Electric Industrial Co., Ltd. Data read circuit used in semiconductor storage device
TW301747B (ko) * 1995-06-08 1997-04-01 Matsushita Electric Ind Co Ltd
JPH1139880A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置

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