KR100932724B1 - 반도체 집적 회로 - Google Patents

반도체 집적 회로 Download PDF

Info

Publication number
KR100932724B1
KR100932724B1 KR1020087006657A KR20087006657A KR100932724B1 KR 100932724 B1 KR100932724 B1 KR 100932724B1 KR 1020087006657 A KR1020087006657 A KR 1020087006657A KR 20087006657 A KR20087006657 A KR 20087006657A KR 100932724 B1 KR100932724 B1 KR 100932724B1
Authority
KR
South Korea
Prior art keywords
data
switch
output
data line
signal
Prior art date
Application number
KR1020087006657A
Other languages
English (en)
Other versions
KR20080045224A (ko
Inventor
히로유키 고바야시
Original Assignee
후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 마이크로일렉트로닉스 가부시키가이샤 filed Critical 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Publication of KR20080045224A publication Critical patent/KR20080045224A/ko
Application granted granted Critical
Publication of KR100932724B1 publication Critical patent/KR100932724B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048Data bus control circuits, e.g. precharging, presetting, equalising
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4091Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4093Input/output [I/O] data interface arrangements, e.g. data buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4097Bit-line organisation, e.g. bit-line layout, folded bit lines
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069I/O lines read out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

한 쌍의 데이터 출력부의 한쪽이, 기준 전압으로 프리차지된 데이터선쌍의 한쪽에 데이터를 출력한다. 스위치 제어부는 데이터선쌍의 한쪽에 데이터가 출력되고나서 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 이 데이터선쌍의 한쪽을, 데이터를 출력하지 않는 데이터 출력부에서의 데이터가 출력되지 않는 데이터선에 대응하는 데이터선에 접속한다. 이에 따라, 데이터선쌍의 한쪽은 그 부하량이 증가한다. 따라서, 데이터선쌍의 다른쪽의 전압이 데이터 출력시의 커플링 용량의 영향으로 변화하는 것을 방지할 수 있다. 이 결과, 차동 앰프가 증폭 동작을 개시할 때에, 데이터선쌍 및 접속선쌍의 전압차가 작아지는 것을 방지할 수 있다. 즉, 데이터의 판독 마진이 커플링 용량에 의해 저하되는 것을 방지할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 데이터선쌍의 전압차를 증폭하는 차동 앰프를 갖는 반도체 집적 회로에 관한 것이다.
반도체 집적 회로에 있어서, DRAM 등의 반도체 메모리에서는, 메모리 셀로부터 판독되는 데이터는 비트선쌍의 한쪽에 전달된다. 이때, 비트선쌍의 다른쪽은 기준 전압으로 프리차지되어 있다. 그리고, 비트선쌍의 전압차를 센스 앰프에 의해 증폭하고, 증폭된 신호를 추출함으로써, 데이터가 판독된다.
일본 특허 공개 제2000-36194호 공보 및 일본 특허 공개 소화 제63-42095호 공보에는, 센스 앰프가 동작하기 직전까지 기준측의 비트선을 프리차지하는 회로가 기재되어 있다. 구체적으로는, 비트선은 서로 독립적으로 동작하는 스위치 트랜지스터에 의해 기준 전압선에 접속되어 있다. 이에 따라, 판독 동작시에 기준측의 비트선의 전압이 비트선간의 커플링 용량에 의해 변화하는 것이 방지된다. 즉, 비트선쌍의 전압차가 작아지는 것이 방지된다.
특허 문헌 1: 일본 특허 공개 제2000-36194호 공보
특허 문헌 2: 일본 특허 공개 소화 제63-42095호 공보
최근, 소자 구조의 미세화에 의해, 메모리 셀의 면적은 작아지고, 비트선의 간격은 좁아지는 경향에 있다. 이에 따라, 비트선간의 커플링 용량은 커지는 경향에 있다. 또한, 비트선의 간격이 좁아지면, 메모리 셀 어레이에 배치되는 프리차지 트랜지스터의 사이즈를 크게 하는 것이 곤란해진다. 이것은 프리차지 트랜지스터의 구동력을 크게 하는 것을 방해한다. 또한, 트랜지스터와 비트선·기준 전압선 사이에는, 콘택트 저항 등의 저항 성분이나 확산 용량 등의 용량 성분이 존재한다. 이상으로부터, 판독 데이터가 한쪽의 비트선에 전달되었을 때에, 커플링 용량의 작용을 상쇄하여 다른쪽의 비트선을 프리차지 전압과 일치시키는 것은, 미세화에 의해 점점 곤란해지고 있다.
또한, 칩 사이즈를 줄이기 위하여, 센스 앰프의 양측에 메모리 셀 어레이를 배치하고, 이들 메모리 셀 어레이에 의해 센스 앰프를 공유하는 반도체 메모리가 제안되어 있다. 그러나, 이러한 종류의 반도체 메모리에 있어서, 비트선간의 커플링 용량의 영향을 저감하는 기술은 제안되어 있지 않다.
본 발명의 목적은 데이터의 판독 마진이 커플링 용량에 의해 저하되는 것을 방지하는 데 있다.
본 발명의 제1 형태에서는, 상보의 데이터선쌍을 각각 갖는 한 쌍의 데이터 출력부 중 어느 한쪽이 데이터를 출력한다. 이때, 데이터 출력부는 기준 전압으로 프리차지된 데이터선 중 어느 하나에 데이터를 출력한다. 앰프 스위치는 데이터선을 접속 배선에 각각 접속한다. 스위치 제어부는 앰프 스위치의 동작을 각각 제어하는 앰프 스위치 제어 신호를 출력한다. 구체적으로는, 스위치 제어부는, 데이터 출력부의 한쪽이 데이터선쌍의 한쪽에 데이터를 출력할 때에, 앰프 스위치 제어 신호에 의해, 데이터를 출력하는 데이터 출력부의 데이터선쌍에 접속된 한 쌍의 앰프 스위치를 온한다. 이에 따라, 데이터가 출력되는 데이터선쌍은 접속 배선쌍에 접속된다.
또한, 스위치 제어부는, 데이터 출력부의 한쪽이 데이터를 출력하고 나서 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터를 출력하지 않는 데이터 출력부에서의 데이터가 출력되지 않는 데이터선에 대응하는 데이터선에 접속된 앰프 스위치를 온한다. 이에 따라, 데이터가 전달되지 않는 접속 배선 및 데이터선은, 데이터를 출력하지 않는 데이터 출력부의 프리차지된 데이터선에 접속되어, 부하량이 증가한다. 따라서, 데이터가 전달되지 않는 데이터선 및 접속 배선의 전압이, 데이터 출력시의 커플링 용량의 영향으로 변화하는 것을 방지할 수 있다. 이 결과, 차동 앰프가 증폭 동작을 개시할 때에, 데이터선쌍 및 접속 배선쌍의 전압차가 작아지는 것을 방지할 수 있다. 즉, 데이터의 판독 마진이 데이터선쌍 및 접속 배선쌍 커플링 용량에 의해 저하되는 것을 방지할 수 있다. 차동 앰프에 의해 충분한 증폭 동작이 가능하기 때문에, 예컨대, 데이터의 출력 요구로부터 증폭된 데이터를 외부에 출력하기까지의 시간인 액세스 시간을 단축할 수 있다.
예컨대, 각 데이터 출력부는 복수의 메모리 셀을 갖는 메모리 셀 어레이이다. 각 데이터선쌍은 메모리 셀에 각각 접속된 상보의 비트선쌍이다. 이와 같이, 본 발명은 차동 앰프가 한 쌍의 메모리 셀 어레이에 공유되는 반도체 메모리에도 적용할 수 있다.
본 발명의 제1 형태의 바람직한 예에서는, 스위치 제어부는, 차동 앰프가 증폭 동작을 개시하기 전에, 데이터를 출력하지 않는 데이터 출력부에서의 데이터가 출력되지 않는 데이터선에 대응하는 데이터선에 접속된 앰프 스위치를 오프한다. 데이터가 출력되지 않는 접속 배선은, 증폭 동작 전에 플로팅으로 설정된다. 이 때문에, 차동 앰프에 의해, 접속 배선쌍의 전압차를 확실하게 차동 증폭할 수 있다.
예컨대, 프리차지 스위치가 각 데이터선과 기준 전압이 공급되는 기준 전압선 사이에 배치되어 있다. 그리고, 스위치 제어부는 프리차지 스위치 제어 신호에 의해, 데이터 출력부의 한쪽이 데이터를 출력하고 나서 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터를 출력하지 않는 데이터 출력부의 데이터선쌍에 접속된 프리차지 스위치를 온한다. 이에 따라, 데이터가 전달되지 않는 데이터선 및 접속 배선의 전압을, 증폭 동작의 직전까지 기준 전압으로 프리차지해 둘 수 있다. 이 결과, 데이터가 전달되지 않는 데이터선 및 접속 배선의 전압이 데이터 출력시의 커플링 용량의 영향으로 변화하는 것을 확실하게 방지할 수 있다.
본 발명의 제1 형태의 바람직한 예에서는, 이퀄라이즈 스위치는 데이터선쌍의 데이터선을 서로 접속한다. 스위치 제어부는 이퀄라이즈 스위치의 동작을 각각 제어하는 이퀄라이즈 스위치 제어 신호를 출력한다. 또한, 스위치 제어부는 이퀄라이즈 스위치 제어 신호에 의해, 데이터를 출력하는 데이터 출력부의 데이터선쌍에 접속된 이퀄라이즈 스위치를 오프하고, 이 데이터 출력부가 데이터를 출력하고 나서 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터를 출력하지 않는 데이터 출력부의 데이터선쌍에 접속된 이퀄라이즈 스위치를 온한다.
데이터가 전달되지 않는 접속 배선은, 데이터를 출력하지 않는 데이터 출력부의 양방의 데이터선에 접속된다. 따라서, 데이터가 전달되지 않는 접속 배선의 부하량을 대폭적으로 증가할 수 있다. 이 결과, 데이터가 전달되지 않는 데이터선 및 접속 배선의 전압이 데이터 출력시의 커플링 용량의 영향으로 변화하는 것을 확실하게 방지할 수 있다.
본 발명의 제2 형태에서는, 상보의 데이터선쌍을 갖는 데이터 출력부는, 기준 전압으로 프리차지된 데이터선 중 어느 하나에 데이터를 출력한다. 용량 스위치와, 부하로서 사용 가능한 프리차지 용량은, 각 데이터선과 기준 전압이 공급되는 기준 전압선 사이에 직렬로 배치되어 있다. 스위치 제어부는 용량 스위치의 동작을 각각 제어하는 스위치 제어 신호를 출력한다. 구체적으로는, 스위치 제어부는, 데이터 출력부가 데이터선쌍의 한쪽에 데이터를 출력할 때에, 스위치 제어 신호에 의해, 데이터가 출력되는 데이터선에 대응하는 온되어 있는 용량 스위치를 오프한다. 이에 따라, 데이터가 출력되는 데이터선의 부하량이 감소하기 때문에, 데이터선에 출력되는 데이터에 응답하여 변화하는 데이터선의 전압 변화량을 크게 할 수 있다.
또한, 스위치 제어 회로는, 데이터 출력부가 데이터를 출력하고 나서 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터가 출력되지 않는 데이터선에 대응하는 용량 스위치를 온한다. 이에 따라, 데이터 출력부가 데이터선쌍의 한쪽에 데이터를 출력할 때에, 데이터가 출력되지 않는 데이터선은, 프리차지 용량에 접속되어, 데이터선의 부하량이 증가하고 있다. 이 때문에, 데이터가 출력되지 않는 데이터선의 전압이, 데이터 출력시의 커플링 용량의 영향으로 변화하는 것을 방지할 수 있다. 이 결과, 차동 앰프가 증폭 동작을 개시할 때에, 데이터선쌍의 전압차가 작아지는 것을 방지할 수 있다. 즉, 데이터의 판독 마진이 데이터선쌍의 커플링 용량에 의해 저하되는 것을 방지할 수 있다.
본 발명의 제2 형태의 바람직한 예에서는, 스위치 제어부는 데이터가 출력되지 않는 데이터선에 대응하는 온되어 있는 용량 스위치를, 차동 앰프가 증폭 동작을 개시하기 전에 오프한다. 이에 따라, 데이터가 출력되지 않는 데이터선은, 증폭 동작 전에 부하량이 감소한다. 이 때문에, 차동 앰프에 의해, 접속 배선쌍의 전압차를 확실하게 차동 증폭할 수 있다.
본 발명의 제2 형태의 바람직한 예에서는, 데이터 출력부는 복수의 메모리 셀을 갖는 메모리 셀 어레이이다. 데이터선쌍은 메모리 셀에 각각 접속된 상보의 비트선쌍이다. 본 발명은 차동 앰프가 한 쌍의 메모리 셀 어레이에 공유되는 반도체 메모리에도 적용할 수 있다.
본 발명의 제2 형태의 바람직한 예에서는, 각 메모리 셀은 데이터를 보유하는 메모리 셀 용량과 전송 트랜지스터를 갖고 있다. 용량 스위치 및 프리차지 용량은, 메모리 셀의 전송 트랜지스터 및 메모리 셀 용량을 사용하여 형성되어 있다. 용량 스위치 및 프리차지 용량을, 메모리 셀을 이용하여 형성함으로써, 반도체 집적 회로의 레이아웃 설계를 용이하게 할 수 있다. 바꿔 말하면, 이미 설계된 메모리 셀 어레이의 레이아웃 데이터를 유용할 수 있기 때문에, 설계 효율을 향상시킬 수 있다.
예컨대, 반도체 집적 회로는 용장(冗長) 제어 회로를 갖고 있다. 용장 제어 회로는 부하로서 사용되지 않는 프리차지 용량과, 이 프리차지 용량에 접속된 용량 스위치로 구성되는 메모리 셀을, 불량을 구제하기 위한 용장 메모리 셀로서 사용한다. 이에 따라, 불량의 구제 효율을 향상시킬 수 있으며, 반도체 집적 회로의 수율을 향상시킬 수 있다.
본 발명의 제3 형태에서는, 상보의 데이터선쌍을 갖는 데이터 출력부는, 기준 전압으로 프리차지된 데이터선 중 어느 하나에 데이터를 출력한다. 용량 스위치와 부하로서 사용 가능한 프리차지 용량은, 각 데이터선과 기준 전압이 공급되는 기준 전압선 사이에 직렬로 배치되어 있다. 프리차지 스위치는 각 데이터선과 기준 전압이 공급되는 기준 전압선 사이에 각각 배치되어 있다. 스위치 제어부는 용량 스위치 및 프리차지 스위치의 동작을 각각 제어하는 스위치 제어 신호를 출력한다. 차동 앰프는 데이터선쌍에 접속되어, 데이터선쌍의 전압차를 증폭한다.
구체적으로는, 스위치 제어부는, 데이터 출력부가 데이터선쌍의 한쪽에 데이터를 출력할 때에, 스위치 제어 신호에 의해, 데이터가 출력되는 데이터선에 대응하는 온되어 있는 용량 스위치 및 프리차지 스위치를 오프한다. 또한, 스위치 제어부는, 데이터 출력부가 데이터를 출력하고 나서 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터가 출력되지 않는 데이터선에 대응하는 온되어 있는 용량 스위치를 오프한 후, 데이터가 출력되지 않는 데이터선에 대응하는 온되어 있는 프리차지 스위치를 오프한다. 데이터가 출력되지 않는 데이터선에 프리차지 용량이 접속되어 있는 동안에, 데이터선의 부하량이 증가한다. 이 때문에, 데이터가 출력되지 않는 데이터선의 전압이, 데이터 출력시의 데이터선의 커플링 용량의 영향으로 변화하는 것을 방지할 수 있다.
데이터가 출력되지 않는 데이터선과 프리차지 용량과의 접속이 해제된 후, 데이터선의 부하량은 감소한다. 이 때문에, 데이터가 출력되지 않는 데이터선의 전압이 데이터 출력시의 커플링 용량의 영향으로 변화한 경우에도, 온되어 있는 프리차지 스위치를 통하여, 데이터선을 단시간에 기준 전압으로 프리차지할 수 있다. 이 결과, 차동 앰프가 증폭 동작을 개시할 때에, 데이터선쌍의 전압차가 작아지는 것을 방지할 수 있다. 즉, 데이터의 판독 마진이 데이터선의 커플링 용량에 의해 저하되는 것을 방지할 수 있다.
본 발명의 제3 형태의 바람직한 예에서는, 스위치 제어부는 데이터가 출력되는 데이터선에 대응하는 온되어 있는 용량 스위치 및 프리차지 스위치를, 데이터 출력부가 데이터를 출력하기 전에 오프한다. 이에 따라, 데이터가 출력되는 데이터선은, 플로팅 상태가 되고, 또한 그 부하량이 감소하기 때문에, 데이터선에 출력되는 데이터에 응답하여 변화하는 데이터선의 전압 변화량을 크게 할 수 있다.
본 발명의 제1 내지 제3 형태의 바람직한 예에서는, 스위치 제어부는 스위치 제어 신호의 생성 타이밍을 변경하기 위한 타이밍 변경 회로를 갖고 있다. 타이밍 변경 회로에 의해, 스위치 제어 신호의 타이밍과, 데이터선의 커플링 노이즈의 영향과의 관계를 평가할 수 있다. 평가 결과를 제조 공정 또는 설계 공정에 피드백함으로써, 데이터의 판독 마진이 큰 반도체 집적 회로를 구성할 수 있다.
본 발명의 제2 및 제3 형태의 바람직한 예에서는, 예컨대, 복수의 용량 스위치가 각 데이터선마다 형성된다. 스위치 선택 회로는 부하로서 사용하는 프리차지 용량의 수를 설정한다. 데이터선에 접속되는 프리차지 용량의 수를 변경시킴으로써, 데이터가 출력될 때, 및 데이터가 차동 증폭될 때의 데이터선의 전압 변화를 최적으로 조정할 수 있다. 이 결과, 데이터의 판독 마진을 향상시킬 수 있다.
<발명의 효과>
차동 앰프가 증폭 동작을 개시할 때에, 데이터선쌍의 전압차가 작아지는 것을 방지할 수 있다. 즉, 데이터의 판독 마진이 커플링 용량에 의해 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 제1 실시형태를 도시하는 블록도이다.
도 2는 도 1에 도시한 반도체 집적 회로의 데이터의 출력 동작을 도시하는 타이밍도이다.
도 3은 본 발명의 제2 실시형태를 도시하는 블록도이다.
도 4는 도 3에 도시한 반도체 집적 회로의 데이터의 출력 동작을 도시하는 타이밍도이다.
도 5는 본 발명의 제3 실시형태에 있어서의 데이터의 출력 동작을 도시하는 타이밍도이다.
도 6은 도 5의 기간(P1)에 있어서의 데이터선쌍의 전압 변화를 도시하는 파형도이다.
도 7은 본 발명의 제4 실시형태를 도시하는 블록도이다.
도 8은 도 7에 도시한 메모리 코어부의 개요를 도시하는 블록도이다.
도 9는 도 8에 도시한 경계 영역의 상세를 도시하는 회로도이다.
도 10은 제4 실시형태의 FCRAM의 판독 동작을 도시하는 타이밍도이다.
도 11은 제4 실시형태의 시험 커맨드 시퀀스를 도시하는 설명도이다.
도 12는 도 7에 도시한 프리차지 제어 회로 내에 형성되는 타이밍 변경 회로를 도시하는 회로도이다.
도 13은 제4 실시형태의 FCRAM이 탑재되는 멀티 칩 패키지를 도시하는 블록도이다.
도 14는 본 발명의 제5 실시형태를 도시하는 블록도이다.
도 15는 도 14에 도시한 프리차지 제어 회로 내에 형성되는 타이밍 변경 회로를 도시하는 회로도이다.
도 16은 제5 실시형태의 FCRAM이 내장된 실리콘 온 칩을 도시하는 블록도이다.
도 17은 본 발명의 제6 실시형태를 도시하는 블록도이다.
도 18은 본 발명의 제7 실시형태를 도시하는 블록도이다.
도 19는 본 발명의 제8 실시형태를 도시하는 블록도이다.
도 20은 도 19에 도시한 프리차지 제어 회로 내에 형성되는 타이밍 변경 회로를 도시하는 회로도이다.
도 21은 도 20에 도시한 지연 회로의 상세를 도시하는 회로도이다.
도 22는 제9 실시형태에 있어서의 모드 레지스터 및 타이밍 변경 회로를 도시하는 블록도이다.
도 23은 도 22에 도시한 지연 회로의 상세를 도시하는 회로도이다.
도 24는 본 발명의 제10 실시형태를 도시하는 블록도이다.
도 25는 도 24에 도시한 기판 전압 생성 회로의 상세를 도시하는 블록도이다.
도 26은 도 24에 도시한 프리차지 제어 회로 내에 형성되는 타이밍 변경 회로를 도시하는 회로도이다.
도 27은 본 발명의 제11 실시형태를 도시하는 블록도이다.
도 28은 도 27에 도시한 프리차지 제어 회로 내에 형성되는 타이밍 변경 회로를 도시하는 회로도이다.
도 29는 본 발명의 제12 실시형태를 도시하는 블록도이다.
도 30은 도 29에 도시한 프리차지 제어 회로 내에 형성되는 타이밍 변경 회로를 도시하는 회로도이다.
도 31은 본 발명의 제13 실시형태를 도시하는 블록도이다.
도 32는 도 31에 도시한 메모리 코어의 주요부를 도시하는 회로도이다.
도 33은 제13 실시형태의 FCRAM의 판독 동작을 도시하는 타이밍도이다.
도 34는 제13 실시형태의 시험 커맨드 시퀀스를 도시하는 설명도이다.
도 35는 도 31에 도시한 프리차지 제어 회로 내에 형성되는 타이밍 변경 회로를 도시하는 회로도이다.
도 36은 본 발명의 제14 실시형태를 도시하는 블록도이다.
도 37은 도 36에 도시한 메모리 코어의 주요부를 도시하는 회로도이다.
도 38은 제14 실시형태의 시험 커맨드 시퀀스를 도시하는 설명도이다.
도 39는 본 발명의 제15 실시형태를 도시하는 블록도이다.
도 40은 도 39에 도시한 메모리 코어의 주요부를 도시하는 회로도이다.
도 41은 제15 실시형태의 FCRAM의 판독 동작을 도시하는 타이밍도이다.
도 42는 본 발명의 제16 실시형태를 도시하는 블록도이다.
도 43은 도 42에 도시한 메모리 코어의 주요부를 도시하는 회로도이다.
도 44는 본 발명의 제14 실시형태에 있어서의 메모리 코어의 주요부를 도시하는 블록도이다.
이하, 본 발명의 실시형태를 도면을 사용하여 설명한다. 도면 중의 이중 동그라미(도 7 등)는 외부 단자를 나타내고 있다. 도면 중, 굵은 선으로 나타낸 신호선은 복수 개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙어 있는 신호는 부논리(負論理)를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정논리(正論理)를 나타내고 있다.
도 1은 본 발명의 제1 실시형태를 도시하고 있다. 반도체 집적 회로는 상보의 데이터선쌍(DL1/DL2, DR1/DR2)을 각각 갖는 한 쌍의 데이터 출력부(2L, 2R), 접속 배선쌍(CW1, CW2)에 접속된 차동 앰프(4) 및 스위치 제어부(6A)를 갖고 있다. 데이터선(DL1-2, DR1-2)은 앰프 스위치(ASL1, ASL2, ASR1, ASR2)를 통해 접속 배선쌍(CW1-2)에 접속되어 있다. 즉, 차동 앰프(4)는 데이터 출력부(2L, 2R)에 공유되 어 있다.
또한, 데이터선(DL1-2, DR1-2)은 프리차지 스위치(PSL1, PSL2, PSR1, PSR2)를 통하여 기준 전압선(VREF)에 각각 접속되어 있다. 데이터선쌍(DL1-2)은 이퀄라이즈 스위치(ESL1)를 통하여 서로 접속된다. 데이터선쌍(DR1-2)은 이퀄라이즈 스위치(ESR1)를 통하여 서로 접속된다. 각 스위치(ASL1-2, ASR1-2, PSL1-2, PSR1-2, ESL1, ESR1)는 nMOS 트랜지스터, pMOS 트랜지스터, 또는 nMOS 트랜지스터와 pMOS 트랜지스터를 조합한 CMOS 전달 게이트로 구성되어 있다.
데이터 출력부(2L, 2R)는 그 한쪽이 동작하여, 데이터를 데이터선쌍(DR1-2)의 한쪽(또는 DL1-2의 한쪽)으로 출력한다. 스위치 제어부(6A)는 앰프 스위치(ASL1-2, ASR1-2)의 동작을 각각 제어하는 앰프 스위치 제어 신호, 프리차지 스위치(PSL1-2, PSR1-2)의 동작을 각각 제어하는 프리차지 스위치 제어 신호, 이퀄라이즈 스위치(ESL1, ESR2)의 동작을 각각 제어하는 이퀄라이즈 스위치 제어 신호를, 제어 신호선에 각각 출력한다. 각 제어 신호선은 각 스위치(ASL1-2, ASR1-2, PSL1-2, PSR1-2, ESL1, ESR1)의 트랜지스터의 게이트에 접속되어 있다.
예컨대, 데이터 출력부(2R)의 데이터선(DR1)으로부터 데이터가 출력될 때, 스위치 제어부(6A)는 앰프 스위치(ASR1-2)를 온한다. 이에 따라, 데이터선(DR1-2)은 접속 배선쌍(CW1-2)을 통하여 차동 앰프(4)에 접속된다. 차동 앰프(4)는 데이터가 출력되는 데이터선(DR1)과, 기준 전압으로 프리차지된 대응하는 데이터선(DR2)의 전압차를 증폭하고, 증폭한 데이터를 출력한다.
반도체 집적 회로가 반도체 메모리인 경우, 데이터선(DL1-2), 데이터 출력 부(2L, 2R) 및 차동 앰프(4)는, 상보의 비트선쌍, 메모리 셀 어레이 및 센스 앰프에 대응한다. 또는, 이들 요소는 센스 앰프로 증폭된 데이터를 외부로 전송하기 위한 상보의 데이터 버스선, 센스 앰프로 증폭된 데이터를 데이터 버스선에 출력하기 위한 데이터 버스 스위치, 및 데이터 버스선상의 데이터의 신호량을 증폭하는 리드 앰프에 대응한다. 도 1의 구성은 로직 LSI에도 적용 가능하다.
도 2는 도 1에 도시한 반도체 집적 회로의 데이터의 출력 동작을 도시하고 있다. 이 예에서는, 데이터 출력부(2R)의 데이터선(DR1)으로부터 데이터가 출력된다. 도면 중의 "ON"은 스위치의 온을 나타내고, "OFF"는 스위치의 오프를 나타내고 있다. 데이터의 출력 동작이 개시되기 전, 모든 스위치(ASL1-2, ASR1-2, PSL1-2, PSR1-2, ESR1, ESL1)는 온되어 있다. 이 때문에, 데이터선(DL1-2, DR1-2) 및 접속 배선쌍(CW1-2)은, 기준 전압(VREF)으로 프리차지되어 있다.
스위치 제어부(6A)는, 데이터 출력부(2R)가 데이터선(DR1)에 데이터를 출력하기 전에, 데이터가 출력되는 데이터선쌍(DR1-2)에 대응하는 스위치(PSR1-2, ESR1)를 오프한다(도 2의 (a)). 또한, 스위치 제어부(6A)는, 데이터 출력부(2R)가 데이터선(DR1)에 데이터를 출력하기 전에, 데이터가 출력되지 않는 데이터 출력부(2L)에 있어서, 데이터가 출력되는 데이터선(DR1)에 대응하는 데이터선(DL1)에 접속된 스위치(ASL1)를 오프한다(도 2의 (b)). 이에 따라, 데이터선(DR1)의 부하량이 감소하기 때문에, 데이터선(DR1)에 출력되는 데이터에 응답하여 변화하는 데이터선(DR1)의 전압 변화량을 크게 할 수 있다. 데이터를 출력하지 않는 데이터 출력부(2L)의 데이터선(DL1-2)에 대응하는 스위치(PSL1-2)는, 데이터 출력부(2R)로부터 의 데이터의 출력 동작중에 계속 온한다(도 2의 (c)). 이 때문에, 데이터선(DL1-2)에는, 출력 동작중에 항상 기준 전압(VREF)이 공급된다. 또한, 스위치(ESL1, ASL2)의 온에 의해, 접속 배선(CW2) 및 데이터선(DR2)은, 데이터선(DL2)뿐만 아니라, 데이터선(DL1)에 접속된다. 접속 배선(CW2) 및 데이터선(DR2)의 부하량은, 데이터의 출력시에 증가되고 있다. 이 때문에, 접속 배선(CW2) 및 데이터선(DR2)의 전압이, 데이터 출력시의 커플링 용량의 영향으로 변화하는 것을 확실하게 방지할 수 있다.
스위치(ASR1-2)는, 데이터가 출력되는 데이터선쌍(DR1-2)의 전압차를 차동 앰프(4)로 증폭하기 위하여, 출력 동작중에 계속 온한다(도 2의 (d)). 데이터가 데이터선(DR1)에 출력되었을 때에, 데이터가 출력되지 않는 데이터선(DR2)에 대응하는 데이터 출력부(2L)측의 스위치(ASL2)는 온되어 있다. 이 때문에, 데이터선(DR2)은 스위치(ASR2, ASL2, PSL2)를 통하여 기준 전압선(VREF)에 접속되어 있다. 또한, 데이터선(DR2)은 스위치(ASR2, ASL2, ESL1, PSL1)를 통하여 기준 전압선(VREF)에 접속되어 있다. 이에 따라, 데이터선쌍의 한쪽의 데이터선(DR1)에 데이터가 출력되어 전압이 변화했을 때에, 데이터선쌍의 다른쪽의 데이터선(DR2)의 전압이, 커플링 용량의 영향으로 변화하는 것을 확실하게 방지할 수 있다(도 2의 (e)). 즉, 차동 앰프(4)가 동작을 개시할 때에 데이터선쌍(DR1-2)의 전압차가 작아지는 것을 방지할 수 있다.
스위치 제어부(6A)는, 차동 앰프(4)가 증폭 동작을 개시하기 직전에, 데이터가 출력되지 않는 데이터선(DR2)에 대응하는 데이터 출력부(2L)측의 스위치(ASL2)를 오프한다(도 2의 (f)). 이에 따라, 데이터선(DR2) 및 접속 배선(CW2)은, 증폭 동작 전에 기준 전압선(VREF)에 비접속되어, 플로팅 상태가 된다. 이 때문에, 이후 동작하는 차동 앰프(4)에 의해, 접속 배선쌍(CW1, CW2) 및 데이터선(DR1, DR2)의 전압차를 확실하게 차동 증폭할 수 있다. 또한, 상술한 바와 같이, 데이터선쌍(DR1-2)의 전압차가 작아지는 것이 방지되기 때문에, 차동 앰프(4)는 데이터 출력부(2R)로부터 출력되는 데이터를 확실하게 증폭할 수 있다. 스위치 제어부(6A)는 차동 앰프(4)의 증폭 동작이 완료된 후, 스위치(ASL1-2, PSR1-2, ESR1)를 온한다(도 2의 (g)). 이에 따라, 데이터선쌍(DR1-2) 및 접속 배선쌍(CW1-2)은, 기준 전압선(VREF)에 접속되어, 기준 전압(VREF)으로 프리차지된다. 그리고, 데이터의 출력 동작이 완료된다.
또, 도 1에 도시한 데이터선쌍(DL1-2, DR1-2)을 이퀄라이즈하는 이퀄라이즈 스위치(ESL1, ESL2)는 형성하지 않아도 좋다. 그러나, 이퀄라이즈 스위치(ESL1-2)를 형성함으로써, 도 2에서 설명한 바와 같이, 데이터가 출력되지 않는 데이터선(DR2)을 데이터선(DL2)뿐만 아니라 데이터선(DL1)을 통하여 기준 전압선(VREF)에 접속할 수 있다. 이 때문에, 데이터가 출력되고 나서 차동 앰프(4)가 동작을 개시하기까지의 사이에, 데이터선(DR2)의 전압이 데이터선(DR1)의 전압 변화의 영향을 받아 변화하는 것을 확실하게 방지할 수 있다.
또한, 도 1에서는, 스위치(PSL1-2, ESL1) 및 스위치(PSR1-2, ESR1)에 독립적으로 제어 신호선을 배선하고 있다. 그러나, 스위치(PSL1-2, ESL1)에 공통의 제어 신호선을 배선하고, 스위치(PSR1-2, ESR1)에 공통의 제어 신호선을 배선해도 좋다.
이상, 제1 실시형태에서는, 데이터가 전달되지 않는 데이터선(DR2) 및 접속 배선(CW2)을, 데이터가 출력된 후로부터 차동 앰프(4)가 증폭 동작을 개시하기 직전까지 기준 전압선(VREF)에 접속함으로써, 데이터선(DR2) 및 접속 배선(CW2)의 전압이, 데이터 출력시의 데이터선쌍(DR1-2) 및 접속 배선쌍(CW1-2)의 커플링 용량의 영향으로 변화하는 것을 방지할 수 있다. 이 결과, 차동 앰프(4)가 증폭 동작을 개시할 때에, 데이터선쌍(DR1-2) 및 접속선쌍(CW1-2)의 전압차가 작아지는 것을 방지할 수 있다. 즉, 데이터의 판독 마진이 커플링 용량에 의해 저하되는 것을 방지할 수 있다. 차동 앰프(4)가 증폭 동작을 개시하기 직전에, 스위치 제어 신호(ASL2)를 오프함으로써, 데이터선(DR2) 및 접속 배선(CW2)을 증폭 동작 전에 플로팅으로 설정할 수 있다. 이 때문에, 차동 앰프(4)에 의해, 접속 배선쌍(CW1-2)의 전압차를 확실하게 차동 증폭할 수 있다.
도 3은 본 발명의 제2 실시형태를 도시하고 있다. 제1 실시형태와 동일한 요소에는 동일한 부호를 붙이고, 상세한 설명을 생략한다. 반도체 집적 회로는 상보의 데이터선쌍(D1, D2)을 갖는 데이터 출력부(2), 데이터선쌍(D1, D2)에 접속된 차동 앰프(4) 및 스위치 제어부(6B)를 갖고 있다. 이 실시형태는 차동 앰프(4)가 공유되어 있지 않은 점, 및 데이터선(D1, D2)이 프리차지 용량(C1, C2)을 통하여 접지선(VSS)에 접속되어 있는 점에서 제1 실시형태와 다르다.
데이터선(D1-2)은 프리차지 스위치(PS1, PS2)를 통하여 기준 전압선(VREF)에 각각 접속된다. 데이터선쌍(D1-2)은 이퀄라이즈 스위치(ES1)를 통하여 서로 접속된다. 또한, 데이터선(D1-2)은 용량 스위치(CS1-2) 및 프리차지 용량(C1-2)을 통하여 접지선(VSS)에 접속된다. 각 스위치(PS1-2, ES1, CS1-2)의 회로 구성은, 제1 실시 형태의 스위치(PSR1-2) 등과 동일하다.
데이터 출력부(2)는 데이터를 데이터선쌍(D1-2)의 한쪽으로 출력한다. 스위치 제어부(6B)는 프리차지 스위치(PS1-2)의 동작을 각각 제어하는 프리차지 스위치 제어 신호, 이퀄라이즈 스위치(ES1)의 동작을 제어하는 이퀄라이즈 스위치 제어 신호, 및 용량 스위치(CS1-2)의 동작을 제어하는 용량 스위치 제어 신호를 출력한다.
도 4는 도 3에 도시한 반도체 집적 회로의 데이터의 출력 동작을 도시하고 있다. 이 예에서는, 데이터 출력부(2)는 데이터선(D1)에 데이터를 출력한다. 데이터의 출력 동작이 개시되기 전, 모든 스위치(PS1-2, ES1, CS1-2)는 온되어 있다. 이 때문에, 데이터선(D1-2)은 기준 전압(VREF)으로 프리차지되어 있다. 프리차지 용량(C1-2)은 데이터선(D1-2)에 각각 접속되어 있다. 이 때문에, 데이터선(D1-2)의 부하 용량은 프리차지 용량(C1-2)에 의해 증가한다.
스위치 제어부(6B)는 데이터선(D1)에 데이터가 출력되기 직전에 스위치(PS1-2, ES1)를 오프한다(도 4의 (a)). 또한, 스위치 제어부(6B)는 데이터선(D1)에 데이터가 출력되기 직전에 스위치(CS1)를 오프한다(도 4의 (b)). 데이터선(D1)은 스위치(CS1)의 오프에 의해 프리차지 용량(C1)으로부터 분리된다. 이에 따라, 데이터선(D1)의 부하 용량값이 감소하기 때문에, 데이터의 출력에 의한 데이터선(D1)의 전압의 변화량을 크게 할 수 있다.
데이터가 데이터선(D1)에 출력되었을 때에, 데이터가 출력되지 않는 데이터선(D2)은 데이터선(D2)에 접속된 프리차지 용량(C2)에 의해 부하 용량값이 증가하고 있다. 이에 따라, 데이터선쌍의 한쪽의 데이터선(D1)에 데이터가 출력되어 전압 이 변화했을 때에, 데이터선쌍의 다른쪽의 데이터선(D2)의 전압이 커플링 용량의 영향으로 변화하는 것이 억제된다(도 4의 (c)). 즉, 데이터선쌍(D1-2)의 전압차가 작아지는 것이 방지된다.
스위치 제어부(6B)는 차동 앰프(4)가 증폭 동작을 개시하기 직전에 스위치 (CS2)를 오프한다(도 4의 (d)). 이 때문에, 프리차지 용량(C2)은 데이터가 출력되지 않는 데이터선(D2)으로부터 분리된다. 데이터선(D2)의 부하 용량값이 감소함으로써, 차동 앰프(4)에 의한 데이터선쌍(DR1-2)의 전압차의 증폭 속도가 저하되는 것이 방지된다. 바꿔 말하면, 차동 앰프(4)는 데이터 출력부(2)로부터 출력되는 데이터를 확실하게 증폭할 수 있다. 스위치 제어부(6B)는 차동 앰프(4)의 증폭 동작이 완료된 후, 스위치(PS1-2, ES1, CS1-2)를 온한다(도 4의 (e)). 이에 따라, 데이터선쌍(D1-2)은 기준 전압선(VREF)에 접속되어, 기준 전압(VREF)으로 프리차지된다.
또, 제1 실시형태와 마찬가지로, 이퀄라이즈 스위치(ES1)는 형성되지 않아도 좋다. 또한, 스위치(PS1-2, ES1)에 공통의 제어 신호선을 배선해도 좋다. 스위치(PS1-2, ES1)에 독립적인 제어 신호선을 각각 배선하는 경우에는, 데이터가 출력되지 않는 데이터선(예컨대, D2)에 접속된 프리차지 스위치(예컨대, PS2)를, 차동 앰프(4)가 동작을 개시하기 직전에 오프할 수 있다. 이 경우, 데이터가 출력되고 나서 차동 앰프(4)가 동작을 개시하기까지의 사이에, 데이터가 출력되지 않는 데이터선을 기준 전압선(VREF)에 접속할 수 있다. 따라서, 이 기간에 있어서, 데이터선(D1)의 전압 변화에 의한 데이터선(D2)의 전압의 변화량을 최소한으로 할 수 있 다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 데이터가 출력되기 전에 데이터선(D1)의 부하량을 감소시킴으로써, 데이터의 출력에 따라 변화하는 데이터선(D1)의 전압 변화량을 크게 할 수 있다. 차동 앰프(4)가 증폭 동작을 개시하기 직전까지, 데이터가 출력되지 않는 데이터선(D2)의 부하량을 증가시켜 둠으로써, 데이터선(D2)의 전압이 데이터 출력시의 데이터선쌍(D1-2)의 커플링 용량의 영향으로 변화하는 것을 방지할 수 있다. 이 결과, 데이터의 판독 마진이 커플링 용량에 의해 저하되는 것을 방지할 수 있다.
도 5는 본 발명의 제3 실시형태에 있어서의 데이터의 출력 동작을 도시하고 있다. 제1 및 제2 실시형태와 동일한 요소에는 동일한 부호를 붙이고, 상세한 설명을 생략한다. 이 실시형태에서는, 데이터가 출력되지 않는 데이터선(이 예에서는, D2)에 접속된 스위치(PS2, CS2)의 동작이, 제2 실시형태와 비교하여 상이하다. 이 때문에, 스위치 제어부가 제2 실시형태와 상이한다. 반도체 집적 회로의 그 외의 구성은 제2 실시형태(도 3)와 동일하다.
스위치 제어부는 데이터가 출력된 후, 스위치(PS2)가 오프되기 전에 스위치(CS2)를 오프한다(도 5(a)). 스위치(PS2)는 차동 앰프(4)가 동작을 개시하기 직전에 오프된다(도 5(b)). 데이터가 출력되고 나서 차동 앰프(4)가 동작을 개시하기까지의 기간(P1)에 있어서, 데이터선(D2)의 부하 용량값은 스위치(CS2)가 온되어 있는 동안에 증가한다. 또한, 기간(P1)에서는, 데이터가 출력되지 않는 데이터선(D2)은 스위치(PS2)의 온에 의해 기준 전압선(VREF)에 접속된다. 이 때문에, 데 이터선(D1)의 전압 변화에 의한 데이터선(D2)의 전압의 변화량을 최소한으로 할 수 있다.
또한, 기간(P1)에 있어서, 스위치(CS2)의 오프에 의해, 프리차지 용량(C2)과 데이터선(D2)과의 접속이 해제된다. 데이터선(D2)의 부하 용량값이 감소하기 때문에, 데이터선(D1)의 전압 변화의 영향을 받아서 변화한 데이터선(D2)의 전압을, 신속하게 기준 전압(VREF)으로 복귀시킬 수 있다.
도 6은 도 5의 기간(P1)에 있어서의 데이터선쌍(D1-2)의 전압 변화의 상세를 도시하고 있다. 본 발명이 적용되었을 때의 데이터선(D2)의 변화는, 굵은 곡선(d)으로 나타내고 있다. 데이터선(D2)이 기간(P1)에 기준 전압선(VREF) 및 용량(C2)에 접속되지 않는 경우, 데이터선(D2)은 데이터선(D1)의 전압 변화의 영향을 받아서 크게 변화한다(곡선 a). 데이터선(D2)이 기간(P1)에 기준 전압선(VREF)에 접속되지 않고, 또한 기간(P1)의 전반(前半)에 용량(C2)에 접속되는 경우, 데이터선(D2)은 부하 용량값이 증가하기 때문에, 데이터선(D1)의 전압 변화의 영향을 받기 어려워진다(곡선 b).
데이터선(D2)이 기간(P1)에 기준 전압선(VREF)에 접속되고, 또한 용량(C2)에 접속되지 않는 경우, 데이터선(D2)의 부하 용량값은 작다. 이 때문에, 데이터선(D2)의 전압은, 데이터선(D1)의 전압 변화의 영향을 일시적으로 받아서 상승한다. 그러나, 그 후, 스위치(PS2)를 통하여 공급되는 기준 전압(VREF)에 의해, 기준 전압(VREF)을 향하여 저하한다(곡선 c).
데이터선(D2)이 기간(P1)에 기준 전압선(VREF)에 접속되고, 또한 기간(P1)의 전반에 용량(C2)에 접속되는 경우, 데이터선(D2)은 부하 용량값이 증가하고 있기 때문에, 데이터선(D1)의 전압 변화의 영향을 받기 어렵다(곡선 d; 본 실시형태). 즉, 데이터의 출력시의 데이터선(D2)의 전압 변화는 얼마 안 된다. 그 후, 용량(C2)은 데이터선(D2)으로부터 분리되고, 부하 용량값은 감소한다. 이 때문에, 데이터선(D2)의 전압은 스위치(PS2)를 통하여 공급되는 기준 전압(VREF)에 의해 신속하게 기준 전압(VREF)으로 복귀된다. 이 결과, 차동 앰프(4)가 동작을 개시할 때의 데이터선(D1-2)의 전압차(VD)를 가장 크게 할 수 있다. 전압차(VD)를 종래와 동일한 정도로 하는 경우, 차동 앰프(4)의 동작을 개시하는 타이밍을 빠르게 할 수 있다. 이 경우, 데이터 출력부(18)가 데이터의 출력을 개시하고 나서 차동 앰프(4)가 증폭한 데이터를 출력하기까지의 시간을 단축할 수 있다. 예컨대, 액세스 시간을 단축할 수 있다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 데이터가 출력되고 나서 차동 앰프(4)가 증폭 동작을 개시하기까지의 사이에, 데이터가 출력되지 않는 데이터선(D2)에 대응하는 스위치(CS2) 및 스위치(PS2)를 순차적으로 오프함으로써, 차동 앰프(4)가 증폭 동작을 개시하기 전에 데이터선(D2)의 전압을 기준 전압(VREF)으로 확실하게 설정할 수 있다. 즉, 데이터가 출력되지 않는 데이터선(D2)의 전압이, 데이터 출력시의 커플링 용량의 영향으로 변화하는 것을 방지할 수 있다.
데이터선(D1)에 대응하는 스위치(CS1, PS1)를, 데이터가 데이터선(D1)에 출력되기 전에 오프함으로써, 데이터선(D1)을 플로팅 상태로 할 수 있으며, 또한 데 이터선(D1)의 부하량을 감소할 수 있다. 이 때문에, 데이터선(D1)에 출력되는 데이터에 응답하여 변화하는 데이터선(D1)의 전압 변화량을 크게 할 수 있다.
도 7은 본 발명의 제4 실시형태를 도시하고 있다. 이 반도체 메모리는 CMOS 기술을 사용하여, DRAM의 메모리 셀(다이내믹 메모리 셀)을 가지며, SRAM의 인터페이스를 갖는 FCRAM(Fast Cycle RAM)으로서 형성되어 있다. FCRAM은 의사 SRAM의 일종이며, 외부로부터 리프레시 커맨드를 받지 않고, 칩 내부에서 정기적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 보유한다. 또, 본 발명은 클록 동기식 FCRAM 및 클록 비동기식 FCRAM에 양방 적용 가능하다.
FCRAM은 커맨드 입력 회로(10), 커맨드 디코더(12), 동작 제어 회로(14), 어드레스 입력 회로(16), 프리디코더(18, 20), 데이터 입출력 회로(22) 및 메모리 코어(24)를 갖고 있다. 메모리 코어(24)는 프리차지 제어 회로(26), 센스 앰프부(SA), 비트선 트랜스퍼부(BT), 프리차지부(PRE), 로우 디코더부(RDEC), 칼럼 스위치부(CSW), 칼럼 디코더부(CDEC), 리드 앰프부(RA) 및 라이트 앰프부(WA)를 갖고 있다. FCRAM은 도시한 것 이외에도, 리프레시 타이머, 리프레시 카운터, 및 외부 액세스 요구와 리프레시 타이머로부터의 내부 리프레시 요구의 우선순위를 결정하는 재정 회로와, 워드선 등의 고레벨 전압을 생성하는 승압 회로, 후술하는 비트선(BL, /BL)의 프리차지 전압을 생성하는 프리차지 전압 생성 회로 등을 갖고 있다.
커맨드 입력 회로(10)는 커맨드 단자(CMD)를 통하여 공급되는 커맨드 신호(CMD)(외부 액세스 요구 신호, 모드 레지스터 설정 신호 및 시험 커맨드 신호 등)를 받고, 받은 신호를 내부 커맨드 신호(ICMD)로서 출력한다. 커맨드 신호(CMD)는 예컨대 칩 인에이블 신호(/CE), 아웃풋 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상위 바이트 신호(/UB) 및 하위 바이트 신호(/LB)를 포함한다.
커맨드 디코더(12)는 내부 커맨드 신호(ICMD)를 디코드하여, 판독 동작을 실행하기 위한 판독 신호(RDZ) 또는 기록 동작을 실행하기 위한 기록 신호(WRZ)를 출력한다. 또한, 커맨드 디코더(12)는 시험 커맨드 신호(CMD) 및 로우 어드레스 신호(RAD)를 디코드하여, 타이밍 조정 신호(TADJ0-4) 중 어느 하나를 고논리 레벨로 활성화한다. 타이밍 조정 신호(TADJ0-4)의 선택은, 시험 커맨드 신호(CMD)에 의해 FCRAM의 상태가 통상 동작 모드로부터 시험 모드로 이행되었을 때에 가능해진다. 또, FCRAM이 파워온된 후, 디폴트로서 타이밍 조정 신호(TADJ2)가 고논리 레벨로 활성화되고, 다른 신호(TADJ0, 1, 3, 4)는 저논리 레벨로 비활성화된다. 통상 동작 모드는 외부 액세스 요구에 따라서 액세스 동작(판독 동작 및 기록 동작)이 실행되는 동작 모드이다.
동작 제어 회로(14)는 판독 신호(RDZ), 기록 신호(WRZ) 또는 도시하지 않은 리프레시 요구 신호를 받았을 때에, 메모리 코어(24)에 판독 동작, 기록 동작 또는 리프레시 동작을 실행시키기 위하여, 비트선 리셋 신호(BRS), 비트선 트랜스퍼 신호(BTZ), 래치 인에이블 신호(LEZ), 워드선 활성화 신호(WLZ) 등의 기본 타이밍 신호를 출력한다.
어드레스 입력 회로(16)는 어드레스 단자(AD)를 통하여 어드레스 신호(AD)를 수신하고, 수신한 신호를 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)로 서 출력한다. 또, 이 FCRAM은 상위 어드레스와 하위 어드레스를 동시에 수신하는 어드레스 비다중식의 메모리이다. 프리디코더(18)는 로우 어드레스 신호(RAD)를 디코드하여, 로우 디코드 신호(RAZ)를 생성한다. 프리디코더(20)는 칼럼 어드레스 신호(CAD)를 디코드하여, 칼럼 디코드 신호(CAZ)를 생성한다.
데이터 입출력 회로(22)는 메모리 셀(MC)로부터의 판독 데이터를 코먼 데이터 버스선(CDB)을 통하여 수신하고, 수신한 데이터를 데이터 단자(DQ)에 출력한다. 또한, 데이터 입출력 회로(28)는 기록 데이터를 데이터 단자(DQ)를 통하여 수신하고, 수신한 데이터를 코먼 데이터 버스선(CDB)에 출력한다.
프리차지 제어 회로(26)는 비트선 리셋 신호(BRS), 비트선 트랜스퍼 신호(BT Z), 타이밍 조정 신호(TADJ0-4) 및 로우 디코더(RDEC)로부터의 로우 어드레스 정보를 받아, 프리차지부(PRE) 및 비트선 트랜스퍼부(BT)에 스위치 제어 신호를 출력한다. 프리차지 제어 회로(26)는 후술하는 비트선 트랜스퍼 스위치(앰프 스위치), 프리차지 스위치 및 이퀄라이즈 스위치의 동작을 제어하기 위하여 앰프 스위치 제어 신호(BLTL1-2, BLTR1-2), 프리차지 스위치 제어 신호(BRS1-2) 및 이퀄라이즈 스위치 제어 신호(BRS1-2)를 출력하는 스위치 제어부로서 동작한다.
메모리 셀 어레이(ARY)는 복수의 휘발성의 다이내믹 메모리 셀(MC)과, 다이내믹 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 상보의 비트선쌍(BL, /BL)을 갖고 있다. 각 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 메모리 셀 용량과, 이 용량과 비트선(BL)(또는 /BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는, 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해, 판독 동작, 기록 동작 및 리프레시 동작 중 어느 하나가 실행된다. 메모리 셀(MC)의 삼각 표시는 메모리 셀 용량이 셀 플레이트 전압선(VCP)에 접속되어 있는 것을 나타내고 있다. 메모리 셀 어레이(ARY)는 판독 동작, 기록 동작 및 리프레시 동작 중 어느 하나를 실행한 후, 비트선 리셋 신호(BRS)에 동기하여 비트선(BL, /BL)을 프리차지 전압(VPR)(기준 전압)으로 설정하는 프리차지 동작을 실행한다.
센스 앰프부(SA)는 비트선쌍(BL, /BL)에 각각 접속된 복수의 센스 앰프(차동 앰프)를 갖고 있다. 각 센스 앰프는 래치 인에이블 신호(LEZ)로부터 생성되는 센스 앰프 활성화 신호(PSD, NSD)의 활성화에 동기해서 동작하여, 비트선쌍(BL, /BL)(도 9의 접속 배선쌍(CW, /CW))의 전압차를 증폭한다. 센스 앰프로 증폭된 데이터는 판독 동작시에 칼럼 스위치를 통하여 로컬 데이터 버스선(LDB)에 전달되고, 기록 동작시에 비트선(BL, /BL)을 통하여 메모리 셀(MC)에 기록된다.
비트선 트랜스퍼부(BT)는 비트선(BL, /BL)을 센스 앰프에 접속하기 위한 복수의 비트선 트랜스퍼 스위치(앰프 스위치)를 갖고 있다. 각 비트선 트랜스퍼 스위치는 비트선 트랜스퍼 신호(BTZ)에 동기하여 동작한다. 본 실시형태에서는, 센스 앰프는 복수의 메모리 셀 어레이(ARY)에서 공유되어 있다. 비트선 트랜스퍼부(BT)는 각 메모리 셀 어레이(ARY)의 비트선(BL, /BL)을 센스 앰프에 선택적으로 접속하기 위하여 필요하다.
프리차지부(PRE)는 비트선쌍(BL, /BL)에 각각 접속된 복수의 프리차지 회로를 갖고 있다. 각 프리차지 회로는 비트선 리셋 신호(BRS)의 활성화(고논리 레벨) 에 동기해서 동작하여, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속하고, 비트선(BL, /BL)을 서로 접속한다.
로우 디코더부(RDEC)는 고논리 레벨의 워드선 활성화 신호(WLZ)를 받았을 때, 로우 디코드 신호(RAZ)에 따라서 워드선(WL) 중 어느 하나를 선택하고, 선택한 워드선(WL)을 고논리 레벨로 변화시킨다. 칼럼 디코더부(CDEC)는 칼럼 디코드 신호(CAZ)에 따라서 칼럼 스위치를 온시키기 위하여 후술하는 칼럼 선택 신호(CL)를 출력한다.
칼럼 스위치부(CSW)는 비트선(BL, /BL)에 각각 접속된 복수의 칼럼 스위치를 갖고 있다. 각 칼럼 스위치는 칼럼 디코더(CDEC)에 의해 생성되는 칼럼 선택 신호(CL)의 활성화중에 비트선(BL, /BL)을 도 9에 도시하는 로컬 데이터 버스선(LDB)에 접속한다.
리드 앰프(RA)는 로컬 데이터 버스선(LDB)상의 판독 데이터의 신호량을 증폭하여, 코먼 데이터 버스선(CDB)에 출력한다. 라이트 앰프(WA)는 코먼 데이터 버스선(CDB)상의 기록 데이터의 신호량을 증폭하여, 로컬 데이터 버스선(LDB)에 출력한다.
도 8은 도 7에 도시한 메모리 코어부(24)의 개요를 도시하고 있다. 메모리 코어부(24)는 교대로 배치된 메모리 셀 어레이(ARY) 및 경계 영역(BA)을 갖고 있다. 경계 영역(BA) 내의 굵은 선 테두리는, 하나의 센스 앰프의 형성 영역을 나타내고 있다. 센스 앰프부(SA), 프리차지부(PRE), 비트선 트랜스퍼부(BT) 및 칼럼 스위치부(CSW)는 경계 영역(BA)에 배치되어 있다. 경계 영역(BA)은 인접하는 한 쌍의 메모리 셀 어레이(ARY)의 비트선쌍(BL, /BL)(데이터선)에 공통으로 사용된다. 보다 상세하게는, 각 경계 영역(BA)은 말미의 숫자가 짝수인 비트선쌍(BL, /BL) 또는 홀수인 비트선쌍(BL, /BL)에 접속되어 있다. 한 쌍의 메모리 셀 어레이(ARY)는 비트선(BL, /BL)의 한쪽에 데이터를 출력하는 한 쌍의 데이터 출력부로서 동작한다.
각 메모리 셀 어레이(ARY)는, 예컨대, 64개의 워드선(WL0-WL63)과, 용장(冗長) 워드선(RWL)을 갖고 있다. 용장 워드선(RWL)은 불량의 메모리 셀 등을 구제하기 위하여 사용된다. 워드선(WL, RWL)과 비트선(BL)(또는 /BL)의 교차 부분의 동그라미 표시는 메모리 셀(MC)을 나타내고 있다. 경계 영역(BA)상에는, 로컬 데이터 버스선(LDB)(LDB0-3, /LDB0-3)이 배선되어 있다. 로컬 데이터 버스선(LDB0-3, /LDB0-3)은 도면 중에 검은 동그라미로 나타낸 칼럼 스위치를 통하여 비트선(BL, /BL)에 접속되어 있다. 칼럼 스위치는 비트선(BL, /BL)상에 평행하게 배선되는 칼럼 선택선(CL)(CL0 등)에 전달되는 칼럼 선택 신호를 사용하여 선택된다. 각 메모리 셀 어레이(ARY)에 있어서, 도면의 상하 방향으로 늘어서는 비트선쌍(BL, /BL)(BL0, /BL0 등)은 좌우 양측의 경계 영역(BA)에 교대로 접속되어 있다.
도 9는 도 8에 도시한 경계 영역(BA)의 상세를 도시하고 있다. 이후의 설명에서는, 프리차지부(PRE), 비트선 트랜스퍼부(BT), 칼럼 스위치부(CSW) 및 센스 앰프부(SA)에 형성되는 파선 테두리로 나타낸 회로 요소를, 프리차지 회로(PRE), 비트선 트랜스퍼 스위치(BT), 칼럼 스위치(CSW) 및 센스 앰프(SA)라고도 칭한다. 도 9에서, 경계 영역(BA)의 좌측 및 우측의 메모리 셀 어레이(ARY)에 형성되는 비트선(BL, /BL)의 말미에 각각 "L" 및 "R"을 붙이고 있다.
프리차지 회로(PRE)는 비트선 트랜스퍼부(BT)에 대하여 메모리 셀 어레이(ARY)측에 배치되어 있다. 프리차지 회로(PRE)는 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속하기 위한 한 쌍의 nMOS 트랜지스터(프리차지 스위치)와, 비트선(BL, /BL)을 서로 접속하기 위한 nMOS 트랜지스터(이퀄라이즈 스위치)를 갖고 있다. 프리차지 회로(PRE)의 nMOS 트랜지스터의 게이트는, 비트선 리셋 신호(BRS1-2)(프리차지 스위치 제어 신호, 이퀄라이즈 스위치 제어 신호) 중 어느 하나를 받고 있다. 비트선 리셋 신호(BRS1-2)는 비트선 리셋 신호(BRS)와 로우 어드레스 정보를 사용하여 도 7에 도시한 프리차지 제어 회로(26)에 의해 생성된다.
비트선 트랜스퍼 스위치(BT)는 nMOS 트랜지스터(앰프 스위치)에 의해 구성되어 있다. 비트선 트랜스퍼 스위치(BT)는 비트선(BL, /BL)을, 접속 배선쌍(CW, /CW(CW0, CW2, /CW0, /CW2))을 통하여 센스 앰프(SA)에 접속한다. 비트선 트랜스퍼 스위치(BT)의 게이트는 비트선 트랜스퍼 신호(BLTL1-2, BLTR1-2)(앰프 스위치 제어 신호)를 받고 있다. 비트선 트랜스퍼 신호(BLTL1-2, BLTR1-2)는 비트선 트랜스퍼 신호(BLT)와 로우 어드레스 정보를 사용하여 프리차지 제어 회로(26)에 의해 생성된다. 비트선 리셋 신호(BRS1-2) 및 비트선 트랜스퍼 신호(BLTL1-2, BLTR1-2)의 고레벨 전압은 nMOS 트랜지스터의 게이트·소스간 전압을 높게 하고, 온 저항을 낮추기 위하여, 승압 전압이 사용된다.
칼럼 스위치(CSW)는 비트선(BL)과 로컬 데이터 버스선(LDB)을 접속하는 nMOS 트랜지스터와, 비트선(/BL)과 로컬 데이터 버스선(/LDB)을 접속하는 nMOS 트랜지스터로 구성되어 있다. 칼럼 스위치(CSW)의 각 nMOS 트랜지스터의 게이트는, 칼럼 선 택 신호(CL)(도 9에서는, CL0)를 받고 있다.
센스 앰프(SA)는 전원 단자가 센스 앰프 활성화 신호선(NSD, PSD)에 각각 접속된 래치 회로로 구성되어 있다. 센스 앰프 활성화 신호선(NSD, PSD)은 래치 회로를 구성하는 pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 소스에 각각 접속되어 있다. 센스 앰프 활성화 신호선(NSD, PSD)은 래치 인에이블 신호(LEZ)와 로우 어드레스 정보를 사용하여 도 7에 도시한 프리차지 제어 회로(26)에 의해 생성된다. 센스 앰프(SA)는 도면의 좌우 양측의 메모리 셀 어레이(ARY)에 공유되어 있다.
도 10은 제4 실시형태의 FCRAM의 판독 동작을 도시하고 있다. 이 예에서는, 도 9에 도시한 우측의 메모리 셀 어레이(ARY)의 워드선(WL0)이 선택되고, 도 9에 굵은 파선 테두리로 나타낸 비트선(BL0R, BL1R, BL2R)에 접속된 메모리 셀(MC)로부터 데이터가 판독된다. 또, 비트선(BL1R)에 판독된 데이터는, 도시하지 않은 센스 앰프(SA)에 의해 증폭된다. 상술한 도 2와 동일한 동작에 대해서는, 상세한 설명을 생략한다. 이후의 설명에서는, 데이터가 판독되는 메모리 셀(MC)을 포함하는 우측의 메모리 셀 어레이(ARY)를 액티브 어레이라고 칭하고, 데이터가 판독되지 않는 메모리 셀(MC)을 포함하는 좌측의 메모리 셀 어레이(ARY)를 비액티브 어레이라고 칭한다.
판독 동작에서는, 워드선(WL0)의 활성화에 의해 도면 우측의 메모리 셀 어레이(ARY)의 메모리 셀(MC)로부터 비트선(BL0R)에 데이터가 판독된 후, 비트선쌍(BL0R, /BL0R)의 전압차가 센스 앰프(SA)에 의해 증폭된다. 판독 동작 전, 프리차지 회로(PRE)의 nMOS 트랜지스터 및 비트선 트랜스퍼 스위치(BT)는 모두 온되어 있다. 이에 따라, 모든 비트선(BL, /BL)은 프리차지 전압(VPR)으로 프리차지되어 있다.
비트선(BL0R, /BL0R)은 도 2의 데이터선(DR1, DR2)에 대응한다. 비트선(BL0L, /BL0L)은 도 2의 데이터선(DL1, DL2)에 대응한다. 비트선 리셋 신호(BRS1)는 도 2의 스위치(PSL1-2, ESL1)의 동작을 제어하는 스위치 제어 신호에 대응한다. 비트선 리셋 신호(BRS2)는 도 2의 스위치(PSR1-2, ESR1)의 동작을 제어하는 스위치 제어 신호에 대응한다. 비트선 트랜스퍼 신호(BLTL1, BLTL2)는 도 2의 스위치(ASL1, ASL2)의 동작을 제어하는 스위치 제어 신호에 대응한다. 비트선 트랜스퍼 신호(BLTR1, BLTR2)는 도 2의 스위치(ASR1, ASR2)의 동작을 제어하는 스위치 제어 신호에 대응한다.
워드선(WL0)이 고레벨 전압(VPP)으로 활성화되기 직전에, 비트선 리셋 신호(BRS2)가 저논리 레벨로 비활성화되어, 액티브 어레이측의 비트선(BL, /BL)과 프리차지 전압선(VPR)과의 접속이 해제된다. 동시에, 비트선 트랜스퍼 신호(BLTL1)가 저논리 레벨로 비활성화되어, 데이터가 출력되는 비트선(BL0R)에 대응하는 비액티브 어레이측의 비트선(BL0L)과 센스 앰프(SA)와의 접속이 해제된다(도 10의 (a)).
비트선 리셋 신호(BRS1) 및 비트선 트랜스퍼 신호(BLTR1-2)는, 판독 동작중에 고레벨 전압(VPP)으로 유지된다(도 10의 (b)). 비트선 트랜스퍼 신호(BLTL2)는 워드선(WL0)이 활성화된 후, 센스 앰프 활성화 신호(PSD, NSD)가 활성화되기 직전까지 고레벨 전압(VPP)으로 유지된다(도 10의 (c)).
또, 이 실시형태에서는, 시험 모드중에, 데이터가 출력되지 않는 비트 선(/BL0R)에 대응하는 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 조정 가능하다. 이 실시형태에서는, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍을 조정 가능하다. 조정을 위해 필요한 회로 및 조정 방법은, 후술하는 도 11 및 도 12에서 설명한다.
비트선 트랜스퍼 신호(BLTL2)의 고논리 레벨 기간(VPP), 액티브 어레이측에 있어서 데이터가 출력되지 않는 비트선(/BL0R)은, 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT) 및 프리차지 회로(PRE)를 통하여 프리차지 전압선(VPR)에 접속된다. 또한, 비트선(/BL0R)은, 비액티브 어레이측의 프리차지 회로(PRE)의 이퀄라이즈 스위치에 의해, 프리차지 전압(VPR)으로 충전되어 있는 비트선(BL0L)에도 접속된다. 이에 따라, 워드선(WL0)의 활성화에 의해 비트선(BL0R)에 데이터가 판독되었을 때에, 비트선(/BL0R)의 전압이 비트선(BL0R)과의 커플링 용량의 영향으로 변화하는 것이 확실하게 방지된다(도 10의 (d)). 즉, 비트선쌍(BL0R, /BL0R)의 전압차가 작아지는 것이 방지된다.
다음으로, 센스 앰프 활성화 신호(PSD, NSD)가 비활성화 레벨(VPR)로부터 각각 활성화된다. 센스 앰프(SA)는 증폭 동작을 개시하여, 비트선쌍(BL0R, /BL0R)의 전압차가 증폭된다(도 10의 (e)). 이후, 도시하지 않은 칼럼 선택 신호(CL0)가 고논리 레벨로 활성화되어, 판독 데이터는 로컬 데이터 버스선(LDB, /LDB)에 출력된다.
다음으로, 워드선(WL0) 및 센스 앰프 활성화 신호(PSD, NSD)가 순차적으로 비활성화된다(도 10의 (f)). 센스 앰프 활성화 신호(PSD, NSD)의 비활성화에 의해 센스 앰프(SA)의 증폭 동작은 정지한다. 다음으로, 비트선 리셋 신호(BRS2) 및 비트선 트랜스퍼 신호(BLTL1-2)가 고레벨 전압(VPP)으로 변화하고, 액티브 어레이측의 비트선쌍(BL0R, /BL0R)이 프리차지 전압(VPR)으로 프리차지되며, 판독 동작이 완료된다(도 10의 (g)). 이에 따라, 현재 상태의 센스 앰프부(SA)에 특별한 소자를 추가하지 않고, 커플링 용량의 영향에 의한 비트선의 전압의 변화를 방지할 수 있다.
도 11은 데이터가 출력되는 비트선에 대응하는 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 변경할 때의 시험 커맨드 시퀀스를 도시하고 있다. 시험 커맨드는 칩 인에이블 신호(/CE), 아웃풋 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상위 바이트 신호(/UB) 및 하위 바이트 신호(/LB)를 4회 연속하여 저논리 레벨로 어서트함으로써 접수된다. 이때, FCRAM의 상태는 통상 동작 모드로부터 시험 모드로 이행된다.
비트선 트랜스퍼 신호(BLTL2)의 오프 타이밍은, 시험 커맨드와 함께 어드레스 단자(AD)(RAD4-0)에 공급되는 시험 코드(CODE)에 의해 변경된다. 즉, 도 12에 도시하는 타이밍 변경 회로(26)는 시험 모드중에만 비트선 트랜스퍼 신호(BLTL2)의 오프 타이밍을 조정 가능하다. 또한, 커맨드 입력 회로(10) 및 어드레스 입력 회로(16)는, 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 변경하기 위한 타이밍 변경 커맨드를 받는 커맨드 입력 회로로서 동작한다.
아웃풋 인에이블 신호(/OE)는 판독 동작을 실행할 때에 저논리 레벨로 설정되고, 라이트 인에이블 신호(/WE)는 기록 동작을 실행할 때에 저논리 레벨로 설정 된다. 이 때문에, 신호(/OE, /WE)가 동시에 저논리 레벨로 변화하는 시험 커맨드는, 통상의 판독 동작 및 기록 동작에서는 사용되지 않는 잘못된 커맨드(illegal command)이다.
이 실시형태에서는, 도 7에 도시한 커맨드 디코더(12)는, 시험 커맨드와 함께, 2진수의 "000"의 어드레스 신호(RAD2-0)를 받았을 때에, 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 최소값(DLY0)으로 설정하고, 타이밍 조정 신호(TADJ0)만을 고논리 레벨로 활성화한다. 마찬가지로, 커맨드 디코더(12)는 시험 커맨드와 함께 공급되는 어드레스 신호(RAD2-0)에 따라서, 비트선 트랜스퍼 스위치(BT)의 오프 타이밍(DLY1-4)으로 설정하기 위하여, 타이밍 조정 신호(TADJ0-4) 중 어느 하나를 고논리 레벨로 활성화한다.
또한, 커맨드 디코더(12)는 2진수의 "111"의 어드레스 신호(RAD2-0)를 받았을 때에, 시험 모드를 종료(exit)하고, 통상 동작 모드로 복귀한다(종료 커맨드). 어드레스 단자(AD)를 사용하여 시험 코드(CODE)를 받음으로써, 복수의 스위치의 타이밍을 용이하게 변경할 수 있다. 예컨대, 리저브되어 있는 어드레스 신호(RAD4-3)에 의해 스위치를 선택함으로써, 스위치마다 오프 타이밍을 조정할 수 있다. 시험 모드중에 조정된 오프 타이밍은 FCRAM의 전원이 오프될 때까지, 또는, 시험 커맨드에 의해 오프타이밍이 다시 조정될 때까지 유지된다.
본 실시형태에서는, 시험 커맨드를 사용하여 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍(오프 타이밍)이 평가된다. 평가에 의해, 디폴트의 타이밍(TADJ2)이 최적이 아니라고 판정된 경우, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍 을 최적으로 설정하기 위하여, 예컨대, FCRAM을 제조하기 위한 포토마스크가 변경된다.
또, 본 실시형태를, 후술하는 제7 실시형태(퓨즈 회로(34))와 조합함으로써, 포토마스크를 변경하지 않고, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍을 최적으로 설정할 수 있다. 구체적으로는, 우선, 시험 커맨드를 사용하여, 최적의 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍이 평가된다. 다음으로, 평가 결과에 따라서 퓨즈를 프로그램하면 된다.
도 12는 도 7에 도시한 프리차지 제어 회로(26)에 있어서 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 결정하는 타이밍 신호(BLTF1)를 생성하는 타이밍 변경 회로(26a)를 도시하고 있다. 타이밍 변경 회로(26a)는 버퍼 회로(26b), 종속(cascade) 접속된 4개의 지연 회로(26c), 및 지연 회로(26c)의 출력 중 어느 하나를 선택하는 선택 회로(26d)를 갖고 있다.
버퍼 회로(26b)는 동작 제어 회로(14)로부터의 비트선 트랜스퍼 신호(BT)를 지연시켜서 타이밍 신호(BLTF0)를 생성한다. 타이밍 신호(BLTF0)는 데이터가 출력되는 비트선에 대응하는 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍(도 10의 (a)의 비트선 트랜스퍼 신호(BLTL1))을 설정한다. 지연 회로(26c)는 한 쌍의 인버터와, 인버터 사이에 접속된 용량을 갖고 있다.
선택 회로(26d)는 각 지연 회로(26c)로부터의 출력 신호 및 버퍼 회로(26b)로부터의 출력 신호를 인버터를 통하여 타이밍 신호(BLTF1)로서 선택적으로 출력하기 위한 CMOS 전달 게이트를 갖고 있다. 타이밍 신호(BLTF1)는 데이터가 출력되지 않는 비트선에 대응하는 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍(도 10의 (c)의 비트선 트랜스퍼 신호(BLTL2))을 설정한다.
또, 워드선(WL1)이 선택되는 경우, 타이밍 신호(BLTF0)에 의해 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍이 설정되고, 타이밍 신호(BLTF1)에 의해 비트선 트랜스퍼 신호(BLTL1)의 비활성화 타이밍이 설정된다. 또한, 도 9의 좌측의 메모리 셀 어레이(ARY)가 액세스되는 경우, 타이밍 신호(BLTF0)에 의해 비트선 트랜스퍼 신호(BLTR1-2)의 한쪽의 비활성화 타이밍이 설정된다. 타이밍 신호(BLTF1)에 의해 비트선 트랜스퍼 신호(BLTR1-2)의 다른쪽의 비활성화 타이밍이 설정된다.
선택 회로(26d)는, 타이밍 조정 신호(TADJ1-4)의 활성화를 각각 받았을 때, 1-4단째의 지연 회로(26c)의 출력을 선택하고, 선택한 출력의 레벨을 반전하여, 타이밍 신호(BLTF1)로서 출력한다. 즉, 선택 회로(26d)는 비트선 트랜스퍼 신호(BLTL2)를 생성하기 위한 신호 경로상에 존재하는 부하량을 변경함으로써, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍을 변경한다.
선택 회로(26d)는 타이밍 조정 신호(TADJ0)의 활성화를 받았을 때, 버퍼 회로(26b)의 출력을 반전하여, 타이밍 신호(BLTF1)로서 출력한다. 이 때문에, 타이밍 조정 신호(TADJ0)가 활성화될 때, 비액티브 어레이측의 한 쌍의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍은 동일해진다. 즉, 데이터가 출력되지 않는 비트선에 대응하는 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍은 워드선(WL)이 활성화되기 전에 설정된다.
또, 프리차지 제어 회로(26) 내에 복수의 타이밍 변경 회로(26a)를 형성함으 로써, 다른 비트선 트랜스퍼 신호(BLTL1)나 비트선 리셋 신호(BRS1-2) 등의 스위치 제어 신호의 비활성화 타이밍(오프 타이밍)을 조정하는 것도 가능하다. 또는, 스위치 제어 신호의 활성화 타이밍(온 타이밍)을 조정하는 것도 가능하다. 이때, 시험 커맨드와 함께 공급되는 시험 CODE에 사용하는 어드레스 신호(RAD)의 비트를 증가시킴으로써, 스위치 제어 신호의 타이밍을 용이하게 조정할 수 있다.
도 13은 상술한 FCRAM이 탑재되는 멀티 칩 패키지(MCP)(시스템)를 도시하고 있다. 멀티 칩 패키지(MCP)는 FCRAM 이외에, 플래시 메모리(이하, FLASH라고 칭한다)와, FCRAM 및 FLASH를 액세스하기 위한 메모리 컨트롤러를 탑재하고 있다. 본 발명은 멀티 칩 패키지(MCP)에 탑재되는 FCRAM 등의 반도체 집적 회로에도 적용할 수 있다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 타이밍 변경 회로(26a)에 의해, 비트선 트랜스퍼 신호(BLTL2 등)의 최적의 비활성화 타이밍을 평가할 수 있다. 평가 결과를 제조 공정 또는 설계 공정에 피드백함으로써, 데이터의 판독 마진이 큰 FCRAM을 구성할 수 있다. 환언하면, FCRAM의 수율을 향상시킬 수 있다.
비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍은, 선택 회로(26d)에 의해 비트선 트랜스퍼 신호(BLTL2)를 생성하기 위한 신호 경로상에 존재하는 부하량을 변경함으로써 용이하게 변경할 수 있다. 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍에 대해서도 동일하다.
도 14는 본 발명의 제5 실시형태를 도시하고 있다. 상술한 실시형태에서 설 명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제4 실시형태(도 7)의 커맨드 디코더(12) 및 프리차지 제어 회로(26) 대신에 커맨드 디코더(12A) 및 프리차지 제어 회로(28)가 형성되어 있다. 또한, 모드 레지스터(30)가 새롭게 형성되어 있다. 그 외의 구성은 제4 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
커맨드 디코더(12A)는 제4 실시형태의 기능에 더하여 모드 레지스터 설정 커맨드를 디코드했을 때에, 모드 레지스터 설정 신호(MRSZ)를 활성화하는 기능을 갖고 있다. 모드 레지스터(30)는 모드 레지스터 설정 신호(MRSZ)의 활성화에 동기하여 어드레스 신호(RAD)를 수신하고, 수신한 어드레스 신호(RAD)에 따라서 타이밍 조정 신호(TADJ0-4) 중 어느 하나를 활성화한다. 즉, 이 실시형태에서는, 모드 레지스터(30)에 설정된 값에 따라서, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍이 변경된다. 어드레스 신호(RAD)와 활성화되는 타이밍 조정 신호(TADJ0-4)의 관계는 도 11과 동일하다.
프리차지 제어 회로(28)는, 제4 실시형태와 마찬가지로, 타이밍 조정 신호(TADJ0-4)에 따라서, 데이터가 출력되지 않는 비트선에 대응하는 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 조정한다.
도 15는 도 14에 도시한 프리차지 제어 회로(28)에 있어서 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 결정하는 타이밍 신호(BLTF1)를 생성하는 타이밍 변경 회로(28a)를 나타내고 있다. 타이밍 변경 회로(28a)는 버퍼 회로(28b), 4개의 지연 회로(28c), 버퍼 회로(28b) 및 지연 회로(28c)의 출력 중 어느 하나를 선택하는 선택 회로(28d)를 갖고 있다.
버퍼 회로(28b) 및 선택 회로(28d)는, 제4 실시형태의 버퍼 회로(26b) 및 선택 회로(26d)와 동일하다. 지연 회로(28c)는 한 쌍의 인버터와, 인버터 사이에 접속된 저항 및 용량을 갖고 있다. 지연 회로(28c)는 비트선 트랜스퍼 신호(BTZ)를 공통으로 받고, 지연시킨 신호를 선택 회로(28d)에 출력한다. 지연 회로(28c)의 지연 시간은 저항 및 용량에 의해 결정되는 시정수에 따라서 설정된다. 이 때문에, 지연 회로(28c)의 지연 시간은, 저항값 및 용량값의 곱이 클수록 길어진다. 저항(R/2, 2R)은 저항(R)의 1/2배 및 2배의 저항값을 갖는 것을 나타내고 있다. 마찬가지로, 용량(2C)은 용량(C)의 2배의 용량값을 갖는 것을 나타내고 있다.
선택 회로(28d)는 제4 실시형태와 마찬가지로, 활성화되는 타이밍 조정 신호(TADJ0-4)에 따라서, 지연 회로(28c) 중 어느 하나의 출력 또는 버퍼 회로(28b)의 출력을 선택한다. 즉, 선택 회로(28d)는 비트선 트랜스퍼 신호(BLTL2)를 생성하기 위한 신호 경로상에 존재하는 부하량을 변경함으로써, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍을 변경한다.
도 16은 상술한 FCRAM이 내장된 실리콘 온 칩(SOC)(시스템)을 도시하고 있다. SOC는 FCRAM 이외에 CPU, 메모리 컨트롤러, 주변 회로, FLASH 및 전원 유닛을 갖고 있다. 메모리 컨트롤러는 CPU에 의해 FCRAM 및 FLASH를 액세스하기 위하여 동작한다. 주변 회로는 타이머, 통신 인터페이스 등이다. 전원 유닛은 SOC 내에서 사용하는 복수종의 전원 전압을 생성한다. 본 발명은 실리콘 온 칩(SOC)에 내장되는 FCRAM 등의 반도체 집적 회로에도 적용할 수 있다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 비트선 트랜스퍼 신호(예컨대, BLTL2)의 비활성화 타이밍을 모드 레지스터(30)에 의해 조정할 수 있다.
도 17은 본 발명의 제6 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제4 실시형태(도 7)의 커맨드 디코더(12) 대신에 커맨드 디코더(12B)가 형성되어 있다. 또한, 타이밍 디코더(32)가 새롭게 형성되어 있다. 그 외의 구성은 제4 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
커맨드 디코더(12B)는 타이밍 조정 신호(TADJ0-4)를 출력하는 기능을 갖고 있지 않은 것을 제외하고, 도 7의 커맨드 디코더와 동일하다. 타이밍 디코더(32)는 FCRAM의 외부로부터 시험 패드(EXT2-0)를 통하여 공급되는 외부 시험 신호(EXT2-0)의 논리 레벨을 디코드하고, 타이밍 조정 신호(TADJ0-4) 중 어느 하나를 활성화한다.
외부 시험 신호(EXT2-0)와 활성화되는 타이밍 조정 신호(TADJ0-4)의 관계는, 도 11의 어드레스 신호(RAD2-0)와 타이밍 조정 신호(TADJ0-4)의 관계와 동일하다. 프리차지 제어 회로(26) 내의 도시하지 않은 타이밍 변경 회로(26a)는, 타이밍 조정 신호(TADJ0-4)에 따라서 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍(오프 타이밍)을 변경한다. 즉, 이 실시형태에서는, 시험 패드(EXT2-0)에 공급되는 신호 의 논리 레벨에 따라서, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍이 변경된다.
이 실시형태에서는, 시험 패드(EXT2-0)는 FCRAM 내부에서 전원선에 풀업(pull up)되어 있다. 이 때문에, 외부 시험 신호(EXT2-0)가 공급되지 않을 때(디폴트 상태), 타이밍 디코더(32)는 고논리 레벨의 외부 시험 신호(EXT2-0)를 받는다. 이때, 타이밍 디코더(32)는 타이밍 조정 신호(TADJ2)만을 고논리 레벨로 활성화한다.
또, FCRAM을 패키징하기 전에, 시험 패드(EXT2-0)를 전원선 또는 접지선에 본딩함으로써, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍을, FCRAM 칩마다 최적으로 설정할 수 있으며, 이 상태로 출하할 수 있다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍을, FCRAM의 외부로부터 공급되는 외부 시험 신호(EXT2-0)에 따라서 조정할 수 있다. 이 때문에, FCRAM의 제조 공정(예컨대, 시험 공정)에서, FCRAM 칩마다 판독 마진을 조정할 수 있다.
도 18은 본 발명의 제7 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제4 실시형태(도 7)의 커맨드 디코더(12) 대신에 커맨드 디코더(12B)가 형성되어 있다. 또한, 퓨즈 회로(34) 및 타이밍 디코더(32)가 새롭게 형성되어 있다. 그 외의 구성은 제4 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
퓨즈 회로(34)는 퓨즈(FS2-0)를 갖고 있다. 퓨즈 회로(34)는 각 퓨즈(FS2-0)가 컷트(프로그램)되어 있을 때에 저논리 레벨의 퓨즈 신호(F2-0)를 출력하고, 각 퓨즈(FS2-0)가 컷트되어 있지 않을 때에 고논리 레벨의 퓨즈 신호(F2-0)를 출력한다. 즉, 퓨즈 신호(F2-0)는 퓨즈(FS2-0)의 프로그램 상태를 각각 나타낸다.
타이밍 디코더(32)는 제6 실시형태와 마찬가지로, 퓨즈 회로(34)로부터 출력되는 퓨즈 신호(F2-0)의 논리 레벨을 디코드하여, 타이밍 조정 신호(TADJ0-4) 중 어느 하나를 활성화한다. 퓨즈 신호(F2-0)와 활성화되는 타이밍 조정 신호(TADJ0-4)와의 관계는, 도 11의 어드레스 신호(RAD2-0)와 타이밍 조정 신호(TADJ0-4)의 관계와 동일하다. 프리차지 제어 회로(26) 내의 도시하지 않은 타이밍 변경 회로(26a)는, 타이밍 조정 신호(TADJ0-4)에 따라서 비트선 트랜스퍼 신호(BLTL2)의 비활성화 타이밍(오프 타이밍)을 변경한다. 즉, 이 실시형태에서는, 퓨즈(FS2-0)의 프로그램 상태를 나타내는 퓨즈 신호(F2-0)의 논리 레벨에 따라서, 비트선 트랜스퍼 신호(예컨대, BLTL2)의 비활성화 타이밍이 변경된다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 비트선 트랜스퍼 신호(예컨대, BLTL2)의 비활성화 타이밍을, 퓨즈(FS2-0)의 프로그램 상태에 따라서 조정할 수 있다.
도 19는 본 발명의 제8 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제4 실시형태(도 7)의 커맨드 디코더(12) 및 프리차지 제어 회로(26) 대신에 커맨드 디코더(12A) 및 프리차지 제어 회로(36) 가 형성되어 있다. 또한, 모드 레지스터(30)가 새롭게 형성되어 있다. 그 외의 구성은 제4 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
커맨드 디코더(12A) 및 모드 레지스터(30)는 제5 실시형태와 동일하다. 단, 모드 레지스터(30)는 타이밍 조정 신호(TADJ0)를 제외한 타이밍 조정 신호(TADJ1-4)를 출력한다. 이 때문에, 도 11에 도시한 시험 코드(CODE) 중 RAD2-0="000"은 사용 금지(리저브)로 설정되어 있다.
프리차지 제어 회로(36)는, 제4 실시형태와 마찬가지로, 타이밍 조정 신호(TADJ1-4)에 따라서, 데이터가 출력되지 않는 비트선에 대응하는 비액티브 어레이측의 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 조정한다.
도 20은 도 19에 도시한 프리차지 제어 회로(36)에 있어서 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 결정하는 타이밍 신호(BLTF1)를 생성하는 타이밍 변경 회로(36a)를 도시하고 있다. 타이밍 변경 회로(36a)는 버퍼 회로(28b), 지연 회로(36b) 및 타이밍 조정 신호(TADJ1-4)에 따라서 지연 회로(36b)로부터의 지연 신호(/BLTF1-4) 중 어느 하나를 선택하는 선택 회로(36c)를 갖고 있다.
도 21은 도 20의 지연 회로(36b)의 상세를 도시하고 있다. 지연 회로(36b)는 종속 접속된 2단의 인버터로 이루어지는 지연단(36d, 36e, 36f, 36g)을 갖고 있다. 지연단의 지연 시간은 36d<36e<36f<36g이다. 지연단(36d)은 지연 시간을 짧게 하기 위하여, 전단의 CMOS 인버터의 출력에 내부 전원선(VII)에 접속된 pMOS 트랜지스터가 형성되고, 후단의 CMOS 인버터의 출력에 접지선(VSS)에 접속된 nMOS 트랜 지스터가 형성되어 있다. 이에 따라, 지연 신호(/BLTF0)의 하강 엣지로부터 지연 신호(/BLTF1)의 하강 엣지까지의 지연 시간은 짧아진다.
내부 전원선(VII)에 공급되는 내부 전원 전압(VII)은, 외부 전원 단자를 통해서 FCRAM의 외부로부터 공급되는 외부 전원 전압을 사용하여 생성된다. 내부 전원 전압(VII)은 외부 전원 전압이나 칩 온도에 의존하지 않는 일정 전압이다.
지연단(36e)은 통상의 CMOS 인버터로 구성되어 있다. 지연단(36f)의 각 CMOS 인버터는 지연 시간을 길게 하기 위하여, pMOS 트랜지스터와 nMOS 트랜지스터 사이에, 채널 길이(L)가 다른 트랜지스터보다 짧은 pMOS 트랜지스터(PS)/nMOS 트랜지스터(NS)를 배치하고 있다. 지연단(36g)의 각 CMOS 인버터는, 지연 시간을 가장 길게 하기 위하여, pMOS 트랜지스터와 nMOS 트랜지스터 사이에 채널 길이(L)가 다른 트랜지스터보다 긴 pMOS 트랜지스터(PL)/nMOS 트랜지스터(NL)를 배치하고 있다.
지연 회로(36b)에 있어서, 트랜지스터(PS/NS, PL/NL) 이외의 트랜지스터의 채널 길이(L)는 표준 사이즈이다. 또, 예컨대, pMOS 트랜지스터(PS, PL)의 채널 길이(L)를 표준 사이즈로 하고, pMOS 트랜지스터(PS)의 게이트 폭(W)을 표준 사이즈보다 길게 하며, pMOS 트랜지스터(PL)의 게이트 폭(W)을 표준 사이즈보다 짧게 해도 동일한 지연 시간을 얻을 수 있다. 즉, 이 실시형태에서는, 트랜지스터의 채널 길이(L) 또는 게이트 폭(W)이 다른 트랜지스터를 갖는 지연단(36d, 36e, 36f, 36g) 중 어느 하나를 선택함으로써, 비트선 트랜스퍼 신호(예컨대, BLTL2)의 비활성화 타이밍이 변경된다.
일반적으로는, pMOS 트랜지스터(PS, PL)의 지연 시간은, 게이트 폭(W)과 채 널 길이(L)의 비(W/L)를 크게 함으로써 감소할 수 있고, 비(W/L)를 작게 함으로써 증가한다. 이 때문에, pMOS 트랜지스터(PS)의 비(W/L)를 크게 하고, pMOS 트랜지스터(PL)의 비(W/L)를 작게 함으로써도, 동일한 지연 시간을 얻을 수 있다. 즉, 게이트 폭(W) 및 채널 길이(L) 중 적어도 어느 하나가 다른 트랜지스터를 타이밍 변경 회로(36)에 형성함으로써, 도 10에 도시한 비트선 트랜스퍼 신호(BLTL2)의 하강 엣지의 생성 타이밍을 변경할 수 있다.
이상, 제8 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 비트선 트랜스퍼 신호(예컨대, BLTL2)의 비활성화 타이밍을, 선택 회로(36c)에 의해 트랜지스터 사이즈가 다른 지연단(36d, 36e, 36f, 36g) 중 어느 하나를 선택함으로써 용이하게 변경할 수 있다.
도 22는 본 발명의 제9 실시형태에 있어서의 모드 레지스터(30a) 및 타이밍 변경 회로(37a)를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제8 실시형태의 모드 레지스터(30) 및 타이밍 변경 회로(36a) 대신에 모드 레지스터(30a) 및 타이밍 변경 회로(37a)가 형성되어 있다. 그 외의 구성은 제8 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
모드 레지스터(30a)는 타이밍 조정 신호(TADJ1-4)와 타이밍 조정 신호(TADJ1-4)의 논리 레벨을 반전한 타이밍 조정 신호(/TADJ1-4)를 출력하는 기능을 갖는다. 모드 레지스터(30a)의 그 외의 기능은, 모드 레지스터(30)와 동일하다.
타이밍 변경 회로(37a)는 버퍼 회로(28b)와, 타이밍 조정 신호(TADJ1-4, /TADJ1-4)에 따라서 지연 신호(/BLTF0)를 지연시켜서, 타이밍 신호(BLTF1)를 생성하는 지연 회로(37b)를 갖고 있다.
도 23은 지연 회로(37b)의 상세를 도시하고 있다. 지연 회로(37b)는 종속 접속된 2단의 인버터로 이루어지는 지연단(37d, 37e, 37f, 37g)을 갖고 있다. 지연단의 지연 시간은 37d<37e<37f<37g이다. 지연단(37d, 37e, 37f, 37g)은 후단의 CMOS 인버터의 전원선(VII, VSS)측에 pMOS 트랜지스터 및 nMOS 트랜지스터를 부가하여 구성되어 있다. 지연단(37d, 37e, 37f, 37g)의 그 외의 구성은 도 21에 도시한 지연단(36d, 36e, 36f, 36g)과 동일하다.
새롭게 부가된 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트는, 타이밍 조정 신호(TADJ1-4, /TADJ1-4)를 받고 있다. 이에 따라, 지연 신호(/BLTF0)를 지연시킨 신호는, 타이밍 조정 신호(TADJ1-4, /TADJ1-4)에 따라서 선택되는 지연단(37d, 37e, 37f, 37g) 중 어느 하나로부터 지연 신호(/BLTF1-4) 중 어느 하나로서 출력된다. 도 22에 도시한 바와 같이, 지연 신호(/BLTF1-4)의 신호선은 서로 접속되어 있다(와이어드 OR). 이 때문에, 제8 실시형태와 마찬가지로, 지연 회로(37b)는 타이밍 조정 신호(TADJ1-4, /TADJ1-4)에 따라서 타이밍 신호(BLTF1)의 지연 시간을 조정할 수 있다. 이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다.
도 24는 본 발명의 제10 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세 한 설명을 생략한다. 이 실시형태에서는, 제4 실시형태(도 7)의 커맨드 디코더(12) 및 프리차지 제어 회로(26) 대신에 커맨드 디코더(12A) 및 프리차지 제어 회로(40)가 형성되어 있다. 또한, 모드 레지스터(30) 및 복수종의 기판 전압(BP, BN)을 생성하는 기판 전압 생성 회로(38)가 새롭게 형성되어 있다. 그 외의 구성은 제4 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
기판 전압 생성 회로(38)는 타이밍 조정 신호(TADJ1-4)에 따라서, 기판 전압(BP, BN)의 전압값을 변경한다. 기판 전압(BP)은 도 26에 도시하는 지연 회로(40b)를 구성하는 pMOS 트랜지스터의 기판에 공급된다. 기판 전압(BN)은 지연 회로(40b)를 구성하는 nMOS 트랜지스터의 기판에 공급된다. 프리차지 제어 회로(40)는 기판 전압(BP, BN)을 사용하여 비트선 트랜스퍼 신호(BLTL2)의 하강 엣지의 타이밍을 생성한다.
도 25는 도 24에 도시한 기판 전압 생성 회로(38)의 상세를 도시하고 있다. 기판 전압 생성 회로(38)는 저항렬(抵抗列; R1, R2) 및 선택 회로(38a, 38b)를 갖고 있다. 저항렬(R1)은 승압 전압선(VPP)과 내부 전원선(VII) 사이에 직렬로 배치된 복수의 저항을 갖고 있다. 선택 회로(38a)는 고논리 레벨의 타이밍 조정 신호(TADJ1-4)를 받았을 때에, 저항렬(R1)로부터 출력되는 전압(VP1-4)(VP1<VP2<VP3<VP4)을 각각 선택하고, 기판 전압(BP)으로서 출력한다.
저항렬(R2)은 접지선(VSS)과 부전압선(VNG) 사이에 직렬로 배치된 복수의 저항을 갖고 있다. 선택 회로(38b)는 고논리 레벨의 타이밍 조정 신호(TADJ1-4)를 받 았을 때에, 저항렬(R2)로부터 출력되는 전압(VN1-4)(VN1>VN2>VN3>VN4)을 각각 선택하고, 기판 전압(BN)으로서 출력한다. 환언하면, 타이밍 조정 신호(TADJ1-4)의 말미의 숫자가 작을수록, 기판 전압(BP)은 낮아지고, 기판 전압(BN)은 높아진다.
도 26은 도 25에 도시한 프리차지 제어 회로(40)에 있어서 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 결정하는 타이밍 신호(BLTF1)를 생성하는 타이밍 변경 회로(40a)를 도시하고 있다. 타이밍 변경 회로(40a)는 버퍼 회로(28b) 및 지연 회로(40b)를 갖고 있다.
지연 회로(40b)는 종속 접속된 한 쌍의 CMOS 인버터로 구성되어 있다. 각 CMOS 인버터의 pMOS 트랜지스터 및 nMOS 트랜지스터의 기판은, 기판 전압(BP, BN)을 각각 받고 있다. pMOS 트랜지스터의 역치 전압(절대값)은 기판 전압(BP)이 낮을수록 낮아져, pMOS 트랜지스터는 온되기 쉬워진다. nMOS 트랜지스터의 역치 전압은 기판 전압(BN)(부전압)이 높을수록 낮아져, nMOS 트랜지스터는 온되기 쉬워진다.
도 25에서 설명한 바와 같이, 타이밍 조정 신호(TADJ1-4)의 말미의 숫자가 작을수록, 기판 전압(BP)은 낮아지고, 기판 전압(BN)은 높아진다. 이 경우, pMOS 트랜지스터 및 nMOS 트랜지스터의 역치 전압이 내려가기 때문에, 지연 회로(40b)의 지연 시간은 짧아진다. 이와 같이, 타이밍 변경 회로(40a)는 가변인 기판 전압을 이용하여, 타이밍 조정 신호(TADJ1-4)에 따라서 타이밍 신호(BLTF1)의 지연 시간을 조정한다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 기판 전압(BP, BN)을 변경함으로써 비트선 트랜스퍼 신호(예컨대, BLTL2)의 하강 엣지의 생성 타이밍을 용이하게 변경할 수 있다.
도 27은 본 발명의 제11 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제10 실시형태의 기판 전압 생성 회로(38) 및 프리차지 제어 회로(40) 대신에 기판 전압 생성 회로(39) 및 프리차지 제어 회로(41)가 형성되어 있다. 그 외의 구성은 제10 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
기판 전압 생성 회로(39)는 전압이 서로 다른 기판 전압(BP1-4, BN1-4)을 생성한다. 기판 전압(BP1-4)의 값은 BP1<BP2<BP3<BP4로 설정되어 있다. 기판 전압(BN1-4)의 값은 BN1>BN2>BN3>BN4로 설정되어 있다. 프리차지 제어 회로(41)는 타이밍 조정 신호(TADJ1-4)에 따라서, 기판 전압(BP1-4) 중 어느 하나 및 기판 전압(BN1-4) 중 어느 하나를 사용하여 비트선 트랜스퍼 신호(예컨대, BLTL2)의 하강 엣지의 타이밍을 생성한다.
도 28은 도 27에 도시한 프리차지 제어 회로(41)에 있어서 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 결정하는 타이밍 신호(BLTF1)를 생성하는 타이밍 변경 회로(41a)를 도시하고 있다. 타이밍 변경 회로(41a)는 버퍼 회로(28b), 지연 회로(41b, 41c, 41d, 41e) 및 도 20과 동일한 선택 회로(36c)를 갖고 있다.
지연 회로(41b, 41c, 41d, 41e)는 종속 접속된 한 쌍의 CMOS 인버터로 각각 구성되어 있다. 각 CMOS 인버터의 pMOS 트랜지스터 및 nMOS 트랜지스터의 기판은, 기판 전압(BP1-4, BN1-4)을 각각 받고 있다. 기판 전압(BP1-4, BN1-4)의 관계에 의 해, 지연 회로(41b, 41c, 41d, 41e)의 지연 시간은, 41b<41c<41d<41e로 설정된다. 지연 회로(41b, 41c, 41d, 41e)는 지연 신호(/BLTF0)를 지연시켜서, 타이밍 신호(/BLTF1-4)를 각각 생성한다.
선택 회로(36c)는 타이밍 조정 신호(TADJ1-4)에 따라서 타이밍 신호(/BLTF1-4) 중 어느 하나를 선택하고, 타이밍 신호(BLTF1)로서 출력한다. 이에 따라, 도 10에 도시한 비트선 트랜스퍼 신호(BLTL2)의 하강 엣지의 생성 타이밍을 변경할 수 있다.
이상, 제11 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 다른 기판 전압(BP1-4, BN1-4)이 공급되는 지연 회로(41b, 41c, 41d, 41e) 중 어느 하나를 선택 회로(36c)에 의해 선택함으로써, 비트선 트랜스퍼 신호(예컨대, BLTL2)의 하강 엣지의 생성 타이밍을 용이하게 변경할 수 있다.
도 29는 본 발명의 제12 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제10 실시형태의 기판 전압 변경 회로(38) 및 프리차지 제어 회로(40) 대신에 내부 전압 생성 회로(42) 및 프리차지 제어 회로(44)가 형성되어 있다. 그 외의 구성은 제10 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
내부 전압 생성 회로(42)는 외부 전원 전압(VDD)을 사용하여 내부 전원 전압(VII)을 생성하고 내부 전원 전압(VII1)을 생성한다. 내부 전원 전압(VII)은 고정된 전압이고, 내부 전원 전압(VII1)은 가변하는 전압이다. 내부 전압 생성 회 로(42)는 타이밍 조정 신호(TADJ1-4)에 따라서 내부 전원 전압(VII1)의 값을 변경한다. 구체적으로는, 타이밍 조정 신호(TADJ1-4)의 말미의 숫자가 작을수록, 내부 전원 전압(VII1)은 높아진다. 프리차지 제어 회로(44)는 내부 전원 전압(VII1)을 사용하여 비트선 트랜스퍼 신호(BLTL2)의 하강 엣지의 타이밍을 생성한다.
도 30은 도 29에 도시한 프리차지 제어 회로(44)에 있어서 비트선 트랜스퍼 스위치(BT)의 오프 타이밍을 결정하는 타이밍 신호(BLTF1)를 생성하는 타이밍 변경 회로(44a)를 도시하고 있다. 타이밍 변경 회로(44a)는 버퍼 회로(28b) 및 지연 회로(44b)를 갖고 있다. 지연 회로(44b)는 종속 접속된 한 쌍의 CMOS 인버터로 구성되어 있다. 각 CMOS 인버터의 pMOS 트랜지스터의 소스는, 내부 전원선(VII1)에 접속되어 있다.
도 29에서 설명한 바와 같이, 타이밍 조정 신호(TADJ1-4)의 말미의 숫자가 작을수록, 내부 전원 전압(VII1)은 높아진다. 내부 전원 전압(VII1)은 높을수록, 지연 회로(44b)의 지연 시간은 짧아진다. 이와 같이, 타이밍 변경 회로(44a)는 가변인 내부 전원 전압(VII1)을 이용하여, 타이밍 조정 신호(TADJ1-4)에 따라서 타이밍 신호(BLTF1)의 지연 시간을 조정한다. 이에 따라, 도 10에 도시한 비트선 트랜스퍼 신호(BLTL2)의 하강 엣지의 생성 타이밍을 변경할 수 있다.
이상, 제12 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 내부 전원선(VII1)을 변경함으로써 비트선 트랜스퍼 신호(예컨대, BLTL2)의 하강 엣지의 생성 타이밍을 용이하게 변경할 수 있다.
도 31은 본 발명의 제13 실시형태를 도시하고 있다. 상술한 실시형태에서 설 명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제4 실시형태(도 7)의 커맨드 디코더(12) 및 메모리 코어(24) 대신에 커맨드 디코더(12B) 및 메모리 코어(24A)가 형성되어 있다. 그 외의 구성은 제4 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다. FCRAM은 제4 또는 제5 실시형태(도 13, 도 16)와 마찬가지로, MCP 또는 SOP로서 구성 가능하다.
커맨드 디코더(12B)는 시험 커맨드와 함께 공급되는 시험 코드(로우 어드레스 신호(RAD))에 따라서, 타이밍 조정 신호(TADJ0-6) 중 어느 하나를 고논리 레벨로 활성화한다. 또, FCRAM이 파워온된 후, 디폴트로서 타이밍 조정 신호(TADJ2)가 고논리 레벨로 활성화된다.
메모리 코어(24A)는 제4 실시형태의 프리차지 제어 회로(26) 대신에 프리차지 제어 회로(46)를 갖고 있다. 이 실시형태에서는, 각 센스 앰프(SA)는 한 쌍의 비트선(BL, /BL)에만 접속된다. 이 때문에, 메모리 코어(24A)는 도 7의 비트선 트랜스퍼부(BT)는 갖고 있지 않다. 또한, 메모리 코어(24A)는 후술하는 도 32에 도시하는 프리차지 용량부(PC)를 갖고 있다.
프리차지 제어 회로(46)는 비트선 트랜스퍼부(BT)를 제어하는 기능 대신에 프리차지 용량부(PC)를 제어하는 기능을 갖고 있다. 즉, 프리차지 제어 회로(46)는 후술하는 용량 스위치(PSW), 프리차지 스위치 및 이퀄라이즈 스위치의 동작을 제어하기 위하여 스위치 제어 신호(CNT1-2, BRS)를 출력하는 스위치 제어부로서 동작한다. 또한, 프리차지 제어 회로(46)는 후술하는 데이터가 출력되지 않는 비트선(BL, /BL의 한쪽)에 접속된 용량 스위치(PSW)의 동작을 제어하는 스위치 제어 신호(CNT1-2의 한쪽)의 비활성화 타이밍을, 타이밍 조정 신호(TADJ0-6)에 따라서 변경하는 기능을 갖고 있다. 프리차지 제어 회로(46)의 그 외의 기능은, 프리차지 제어 회로(26)와 동일하다.
도 32는 도 31에 도시한 메모리 코어(24A)의 주요부를 도시하고 있다. 프리차지 용량부(PC), 프리차지부(PRE), 칼럼 스위치부(CSW) 및 센스 앰프부(SA)는, 경계 영역(BA1)에 배치되어 있다. 메모리 셀 어레이(ARY)의 상보의 비트선쌍(BL0-1, /BL0-1)은 센스 앰프(SA)에 각각 접속되어 있다. 경계 영역(BA1)에 가장 가까운 메모리 셀(MC)은, 용장 메모리 셀이며, 용장 워드선(RWL)에 접속되어 있다. 그 외의 기본적인 구성은 프리차지 용량부(PC)를 제외하고 도 9와 동일하다.
프리차지 용량부(PC)는 비트선(BL, /BL)에 각각 대응하여 nMOS 트랜지스터로 이루어지는 용량 스위치(PSW)와, 용량 스위치(PSW) 및 프리차지 전압선(VPR) 사이에 배치된 프리차지 용량(PCA)을 갖고 있다. 프리차지 용량(PCA)은 비트선(BL, /BL)에 접속되는 부하로서 사용된다. 비트선(BL, /BL)에 접속된 용량 스위치(PSW)의 게이트는, 스위치 제어 신호(CNT1, CNT2)를 각각 받고 있다. 스위치 제어 신호(CNT1-2)는 프리차지 제어 회로(46)에 의해 생성된다.
용량 스위치(PSW) 및 프리차지 용량(PCA)은, 메모리 셀 어레이(ARY)의 외측에 위치하는 경계 영역(BA1)에 형성된다. 이 때문에, 프리차지 용량(PCA)을 메모리 셀(MC)의 배열 피치와 관계없이 형성할 수 있다. 즉, 프리차지 용량(PCA)의 용량값을 임의로 설정할 수 있다.
도 33은 이 실시형태의 FCRAM의 판독 동작을 도시하고 있다. 이 예에서는, 도 32에 도시한 워드선(WL62)이 선택되고, 굵은 파선 테두리로 나타낸 비트선(BL0, BL1)에 접속된 메모리 셀(MC)로부터 데이터가 판독된다. 기본적인 동작은 상술한 도 4와 동일하다. 이하에서는, 비트선(BL0, /BL0)에 주목하여 설명한다. 여기에서, 비트선(BL0, /BL0)은 도 4의 데이터선(D1, D2)에 대응한다. 스위치 제어 신호(CNT1-2)는 도 4의 스위치(CS1-2)를 오프시키기 위한 스위치 제어 신호에 대응한다. 비트선 리셋 신호(BRS2)는 도 4의 스위치(PS1, PS2, ES1)를 오프시키기 위한 스위치 제어 신호에 대응한다.
우선, 워드선(WL62)이 활성화되기 직전에, 비트선 리셋 신호(BRS)가 저논리 레벨로 비활성화되어, 비트선(BL0, /BL0)과 프리차지 전압선(VPR)과의 접속이 해제된다. 동시에, 데이터가 출력되는 비트선(BL0)에 대응하는 스위치 제어 신호(CNT1)가 저논리 레벨로 비활성화된다(도 33의 (a)). 비트선(BL0)에 접속된 용량 스위치(PSW)는 스위치 제어 신호(CNT1)에 의해 오프된다. 이에 따라, 비트선(BL0)과 프리차지 용량(PCA)과의 접속이 해제된다. 데이터가 출력되는 비트선(BL0)의 부하 용량값이 감소하기 때문에, 데이터의 출력에 의한 비트선(BL0)의 전압의 변화량은 커진다.
이후, 워드선(WL62)이 활성화되어, 데이터가 비트선(BL0)에 출력된다(도 33의 (b)). 이때, 데이터가 출력되지 않는 비트선(/BL0)에 접속된 용량 스위치(PSW) 는 온되어 있다. 이 때문에, 비트선(/BL0)은 프리차지 용량(PCA)에 접속되어 부하 용량값이 증가하고 있다. 따라서, 비트선(BL0)에 데이터가 출력되어 전압이 변화했 을 때에, 비트선(/BL0)의 전압이 커플링 용량의 영향으로 변화하는 것이 억제된다(도 33의 (c)). 즉, 비트선쌍(BL0, /BL0)의 전압차가 작아지는 것이 방지된다.
다음으로, 센스 앰프(SA)가 증폭 동작을 개시하기 직전에, 데이터가 출력되지 않는 비트선(/BL0)에 대응하는 스위치 제어 신호(CNT2)가 저논리 레벨로 비활성화된다(도 33의 (d)). 데이터가 출력되지 않는 비트선(/BL0)에 대응하는 프리차지 용량(PCA)은 비트선(/BL0)으로부터 분리된다. 비트선(/BL0)의 부하 용량값이 감소함 으로써, 센스 앰프(SA)에 의한 비트선쌍(BL0, /BL0)의 전압차의 증폭 속도가 저하되는 것이 방지된다.
다음으로, 센스 앰프(SA)가 동작하여, 비트선쌍(BL0, /BL0)의 전압차가 증폭된다(도 33의 (e)). 워드선(WL62)이 비활성화된 후, 센스 앰프(SA)의 증폭 동작이 완료된다(도 33의 (f)).
이후, 비트선 리셋 신호(BRS) 및 스위치 제어 신호(CNT1-2)는 활성화된다(도 33의 (g)). 이에 따라, 비트선쌍(BL0, /BL0)은 프리차지 전압선(VPR)에 프리차지된다(도 33의 (h)). 그리고, 판독 동작이 완료된다.
도 34는 데이터가 출력되지 않는 비트선에 대응하는 스위치 제어 신호의 오프 타이밍을 변경할 때의 시험 커맨드 시퀀스를 도시하고 있다. 어드레스 신호(RAD)의 할당이 다른 것을 제외하고, 도 11과 동일하다. 커맨드 디코더(12B)는 시험 커맨드와 함께 공급되는 시험 코드(CODE)에 따라서, 타이밍 조정 신호(TADJ0-6) 중 어느 하나를 고논리 레벨로 활성화한다.
이 실시형태에서는, 데이터가 출력되지 않는 비트선에 대응하는 스위치 제어 신호(CNT)의 비활성화 타이밍(오프 타이밍)은, 시험 코드(CODE)에 의해 변경된다. 이에 따라, 도 35에 도시하는 타이밍 변경 회로(46a)는, 시험 모드중에만 스위치 제어 신호(CNT)의 오프 타이밍을 조정 가능하다. 또한, 커맨드 입력 회로(10) 및 어드레스 입력 회로(16)는, 스위치 제어 신호(CNT)(CNT1 또는 CNT2)의 오프 타이밍을 변경하기 위한 타이밍 변경 커맨드를 받는 커맨드 입력 회로로서 동작한다.
리저브되어 있는 어드레스 신호(RAD4-3)는, 비트선 리셋 신호(BRS) 등의 프리차지 동작을 제어하는 다른 신호의 타이밍을 변경하기 위하여 사용될 수 있다. 시험 모드중에 조정된 오프 타이밍은, FCRAM의 전원이 오프될 때까지, 또는, 시험 커맨드에 의해 오프 타이밍이 다시 조정될 때까지 유지된다. 또, 본 실시형태를, 제7 실시형태(퓨즈 회로(34))와 조합함으로써, 포토마스크를 변경하지 않고, 스위치 제어 신호(CNT)의 비활성화 타이밍을 최적으로 설정할 수 있다.
도 35는 도 31에 도시한 프리차지 제어 회로(46)에 있어서 스위치 제어 신호(CNT)의 오프 타이밍을 결정하는 타이밍 신호(CNTF1)를 생성하는 타이밍 변경 회로(46a)를 도시하고 있다. 타이밍 변경 회로(46a)는 종속 접속된 4개의 지연 회로(26c), 버퍼 회로(26b),선택 회로(26d) 및 신호 생성 회로(46b)를 갖고 있다.
버퍼 회로(26b), 지연 회로(26c) 및 선택 회로(26d)는, 제4 실시형태(도 12)와 동일하다. 신호 생성 회로(46b)는 타이밍 신호(BLTF0-1)를 받아서 스위치 제어 신호(CNT1-2)를 생성한다. 단, 신호 생성 회로(46b)는 타이밍 조정 신호(TADJ5)가 활성화되어 있을 때, 데이터가 출력되지 않는 비트선(BL, /BL의 한쪽)에 대응하는 스위치 제어 신호(CNT1-2의 한쪽)를 접지 전압(VSS)에 고정한다. 이때, 대응하는 용량 스위치(PSW)는 항상 오프되고, 대응하는 비트선은 프리차지 전압선(VPR)에 접속되지 않는다. 즉, 대응하는 비트선은 부하 용량이 접속되지 않은 상태로 유지된다.
또한, 신호 생성 회로(46b)는 타이밍 조정 신호(TADJ6)가 활성화되어 있을 때, 데이터가 출력되지 않는 비트선(BL, /BL의 한쪽)에 대응하는 스위치 제어 신호(CNT1-2의 한쪽)를 내부 전원 전압(VII)에 고정한다. 이때, 대응하는 용량 스위치(PSW)는 항상 온되고, 대응하는 비트선은 프리차지 전압선(VPR)에 항상 접속된다. 즉, 대응하는 비트선은 부하 용량이 항상 접속되는 상태로 유지된다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 특히, 제2 실시형태와 동일한 효과를 얻을 수 있다.
도 36은 본 발명의 제14 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제13 실시형태(도 31)의 커맨드 디코더(12B), 메모리 코어(24A) 대신에 커맨드 디코더(12C) 및 메모리 코어(24B)가 형성되어 있다. 또한, 퓨즈 회로(34A)가 새롭게 형성되어 있다. 그 외의 구성은 제13 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
커맨드 디코더(12C)는 시험 커맨드와 함께 공급되는 시험 코드(로우 어드레스 신호(RAD))에 따라서, 타이밍 조정 신호(TADJ0-4) 중 어느 하나를 고논리 레벨로 활성화하여(디폴트는 TADJ2), 용장 워드 인에이블 신호(RWLEN)를 출력한다. 용 장 워드 인에이블 신호(RWLEN)는, 후술하는 도 37에 도시하는 프리차지 용량부(PC)를 용장 메모리 셀로서 사용할지의 여부를 결정하는 신호이다.
퓨즈 회로(34A)는 퓨즈(FS)를 갖고 있다. 퓨즈 회로(34A)는 퓨즈(FS)가 컷트(프로그램)되어 있을 때에 저논리 레벨의 퓨즈 신호(FS0)를 출력하고, 퓨즈(FS)가 컷트되어 있지 않을 때에 고논리 레벨의 퓨즈 신호(FS0)를 출력한다. 즉, 퓨즈 신호(FS0)는 퓨즈(FS)의 프로그램 상태를 나타낸다. 퓨즈 신호(FS0)는 도 37에 도시하는 프리차지 용량부(PC)를 용장 메모리 셀로서 사용할지의 여부를 결정하는 신호이다. 퓨즈 신호(FS0)는 용장 워드 인에이블 신호(RWLEN)보다 우선된다.
메모리 코어(24B)는 제13 실시형태의 프리차지 제어 회로(46) 및 로우 디코더(RDEC) 대신에 프리차지 제어 회로(48) 및 로우 디코더(RDEC2)를 갖고 있다. 이 실시형태에서는, 비트선(BL, /BL)마다 복수의 프리차지 용량부(PC)가 메모리 셀 어레이(ARY)에 형성된다. 메모리 코어(24B)는 프리차지 제어 회로(48) 및 로우 디코더(RDEC2)의 기능을 제외하고, 제13 실시형태의 메모리 코어(24A)와 동일하다.즉, 각 센스 앰프(SA)는 한 쌍의 비트선(BL, /BL)에만 접속된다.
로우 디코더(RDEC2)는 용장 워드 인에이블 신호(RWLEN)의 활성화를 받았을 때에, 프리차지 용량부(PC)의 일부를 용장 메모리 셀로서 사용하기 위하여, 디코드 기능을 전환한다. 로우 디코더(RDEC2)는 저논리 레벨의 퓨즈 신호(FS0)를 받았을 때에, 용장 워드 인에이블 신호(RWLEN)의 논리 레벨과는 관계없이, 프리차지 용량부(PC)의 일부를 용장 메모리 셀로서 사용하기 위하여, 디코드 기능을 전환한다.
프리차지 제어 회로(48)는 복수의 프리차지 용량부(PC)를 제어하는 기능을 갖고 있다. 또한, 프리차지 제어 회로(48)는, 제13 실시형태와 마찬가지로, 스위치 제어 신호(CNT1-2)의 비활성화 타이밍을, 타이밍 조정 신호(TADJ0-6)에 따라서 변경하는 기능을 갖고 있다. 프리차지 제어 회로(48)는 용장 워드 인에이블 신호(RWLEN)의 활성화를 받았을 때에, 프리차지 용량부(PC)의 일부에 대한 스위치 제어 신호(CNT1-2)의 공급을 정지한다. 즉, 프리차지 제어 회로(48)는 용장 워드 인에이블 신호(RWLEN)에 따라서, 부하로서 사용하는 프리차지 용량(PCA)(도 37)의 수를 설정하는 스위치 선택 회로로서도 기능한다.
프리차지 제어 회로(48)는 저논리 레벨의 퓨즈 신호(FS0)를 받았을 때에, 용장 워드 인에이블 신호(RWLEN)의 논리 레벨과는 관계없이, 프리차지 용량부(PC)의 일부에 대한 스위치 제어 신호(CNT1-2)의 공급을 정지한다. 프리차지 제어 회로(48)의 그 외의 기능은 프리차지 제어 회로(46)와 동일하다. 즉, 프리차지 제어 회로(48)는 도 35와 동일한 타이밍 변경 회로(46a)를 갖고 있다.
도 37은 도 36에 도시한 메모리 코어(24B)의 주요부를 도시하고 있다. 각 프리차지 용량부(PC)는 메모리 셀(MC)을 이용하여 형성되어 있다. 구체적으로는, 용량 스위치(PSW)는 메모리 셀(MC)의 전송 트랜지스터를 이용하여 구성되고, 프리차지 용량(PCA)은 메모리 셀(MC)의 용량을 이용하여 구성되어 있다. 이 때문에, 예컨대, 이미 설계된 메모리 셀 어레이(ARY)를 이용할 수 있다.
이 실시형태에서는, 각 비트선(BL, /BL)마다 한 쌍의 용량 스위치(PSW) 및 프리차지 용량(PCA)이 형성되어 있다. 단, 커맨드 디코더(12C)로부터 고논리 레벨의 용장 워드 인에이블 신호(RWLEN)가 출력될 때, 또는, 퓨즈 회로(34A)로부터 저 논리 레벨의 퓨즈 신호(FS0)가 출력될 때, 용량 스위치(PSW)의 하나 및 프리차지 용량(PCA)의 하나는, 용장 메모리 셀로서 사용된다. 이때, 용장 메모리 셀로서 사용되는 용량 스위치(PSW)의 게이트는, 스위치 제어 신호(CNT1-2)의 신호선으로부터 분리되어, 용장 워드선(RWL1-2)에 접속된다.
도 38은 데이터가 출력되지 않는 비트선에 대응하는 스위치 제어 신호의 오프 타이밍을 변경할 때의 시험 커맨드 시퀀스를 도시하고 있다. 커맨드 디코더(12C)는 어드레스 신호(RAD4-3)가 "00"일 때에, 용장 워드 인에이블 신호(RWLEN)를 고논리 레벨로 활성화한다. 어드레스 신호(RAD)의 그 외의 할당은 도 34와 동일하다.
리저브되어 있는 어드레스 신호(RAD4-3)는, 비트선 리셋 신호(BRS) 등의 프리차지 동작을 제어하는 다른 신호의 타이밍을 변경하기 위하여 사용할 수 있다. 시험 모드중에 조정된 오프 타이밍은, FCRAM의 전원이 오프될 때까지, 또는, 시험 커맨드에 의해 오프 타이밍이 다시 조정될 때까지 유지된다. 또, 본 실시형태를, 제7 실시형태(퓨즈 회로(34))와 조합함으로써, 포토마스크를 변경하지 않고, 스위치 제어 신호(CNT)의 비활성화 타이밍을 최적으로 설정할 수 있다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 메모리 셀(MC)을 이용하여 용량 스위치(PSW) 및 프리차지 용량(PCA)을 형성함으로써, 메모리 코어(24B)의 레이아웃 설계를 용이하게 할 수 있다. 각 비트선(BL, /BL)에 접속되는 프리차지 용량(PCA)의 수를 변경할 수 있기 때문에, 제조된 FCRAM마다 최적의 판독 동작 특성을 얻을 수 있다. 환언하면, 이미 설계된 메모 리 셀 어레이(ARY)의 레이아웃 데이터를 유용할 수 있기 때문에, FCRAM의 설계효율을 향상시킬 수 있다. 사용하지 않는 프리차지 용량(PCA)을 용장 메모리 셀로서 사용할 수 있기 때문에, 불량의 구제 효율을 향상시킬 수 있고, FCRAM의 수율을 향상시킬 수 있다.
도 39는 본 발명의 제15 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제13 실시형태(도 31)의 메모리 코어(24A) 대신에 메모리 코어(24C)가 형성되어 있다. 그 외의 구성은 제13 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다. 또한, 커맨드 입력 회로(10) 및 어드레스 입력 회로(16)는, 후술하는 스위치 제어 신호 (CNT)(CNT1 또는 CNT2)의 오프 타이밍을 변경하기 위한 타이밍 변경 커맨드를 받는 커맨드 입력 회로로서 동작한다. 시험 커맨드 시퀀스는 상술한 도 34와 동일하다.
메모리 코어(24C)는 제13 실시형태의 프리차지 제어 회로(46) 대신에 프리차지 제어 회로(50)를 갖고 있다. 이 실시형태에서는, 각 센스 앰프(SA)는 한 쌍의 비트선(BL, /BL)에만 접속된다. 프리차지 제어 회로(50)는 프리차지 용량부(PC) 및 프리차지부(PRE)를 제어하는 기능이 프리차지 제어 회로(46)와 상위하고 있다. 프리차지 제어 회로(50)의 그 외의 기능은 프리차지 제어 회로(46)와 동일하다.
도 40은 도 39에 도시한 메모리 코어(24C)의 주요부를 도시하고 있다. 메모리 코어(24C)는 프리차지부(PRE)의 회로 구성이 다른 것을 제외하고, 제13 실시형 태의 메모리 코어(24A)(도 32)와 동일하다. 프리차지부(PRE)의 각 프리차지 회로에서는, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속하는 nMOS 트랜지스터(프리차지 스위치)의 게이트는, 서로 다른 비트선 리셋 신호(BRS1-2)를 받고 있다. 또한, 비트선쌍(BL, /BL)을 서로 접속하는 이퀄라이즈용 nMOS 트랜지스터(이퀄라이즈 스위치)의 게이트는, 비트선 리셋 신호(BRS1-2)의 AND 논리를 갖는 비트선 리셋 신호(BRS12)를 받고 있다. 이에 따라, 비트선쌍(BL, /BL)의 각 비트선은, 서로 독립적으로 프리차지 전압(VPR)을 받는 것이 가능하다. 프리차지 용량(PCA)은 비트선(BL, /BL)에 접속되는 부하로서 사용된다.
도 41은 이 실시형태의 FCRAM의 판독 동작을 도시하고 있다. 이 예에서는, 워드선(WL62)이 선택되고, 도 40에 굵은 파선 테두리로 나타낸 비트선(BL0, BL1)에 접속된 메모리 셀(MC)로부터 데이터가 판독된다. 기본적인 동작은 상술한 도 5와 동일하다. 이하에서는, 비트선(BL0, /BL0)에 주목하여 설명한다. 워드선(WL62)이 활성화되고 나서 센스 앰프(SA)가 증폭 동작을 개시하기까지의 비트선(BL0, /BL0)의 파형의 상세는 도 6의 (d)와 동일하다. 여기에서, 비트선(BL0, /BL0)은 도 6의 데이터선(D1, D2)에 대응한다. 스위치 제어 신호(CNT2) 및 비트선 리셋 신호(BRS2)는 도 6의 스위치(CS2) 및 스위치(PS2)를 오프시키기 위한 스위치 제어 신호에 대응한다.
우선, 워드선(WL62)이 활성화되기 직전에, 비트선 리셋 신호(BRS1)가 저논리 레벨로 비활성화되어, 데이터 출력되는 비트선(BL0)과 프리차지 전압선(VPR)과의 접속이 해제된다. 비트선 리셋 신호(BRS1)의 변화에 응답하여 비트선 리셋 신 호(BRS12)가 저논리 레벨로 비활성화되어, 비트선쌍(BL0, /BL0)의 이퀄라이즈 동작이 정지한다. 동시에, 데이터가 출력되는 비트선(BL0)에 대응하는 스위치 제어 신호(CNT1)가 저논리 레벨로 비활성화된다(도 41의 (a)).
비트선(BL0)에 접속된 용량 스위치(PSW)는, 스위치 제어 신호(CNT1)에 의해 오프된다. 이에 따라, 비트선(BL0)과 프리차지 용량(PCA)과의 접속이 해제된다. 이 해제에 의해 데이터가 출력되는 비트선(BL0)의 부하 용량값이 감소하기 때문에, 데이터의 출력에 의한 비트선(BL0)의 전압의 변화량은 커진다.
이후, 워드선(WL62)이 활성화되어, 데이터가 비트선(BL0)에 출력된다(도 41의 (b)). 이때, 데이터가 출력되지 않는 비트선(/BL0)에 접속된 용량 스위치(PSW) 는 온되어 있다. 이 때문에, 비트선(/BL0)은 프리차지 용량(PCA)에 접속되어 부하 용량값이 증가하고 있다. 따라서, 비트선(BL0)에 데이터가 출력되어 전압이 변화했을 때에, 비트선(/BL0)의 전압이 커플링 용량의 영향으로 변화하는 것이 억제된다(도 41의 (c)). 즉, 비트선쌍(BL0, /BL0)의 전압차가 작아지는 것이 방지된다.
워드선(WL62)이 활성화된 후, 센스 앰프(SA)가 증폭 동작을 개시하기 전에, 스위치 제어 신호(CNT2)가 저논리 레벨로 비활성화된다(도 41의 (d)). 스위치 제어 신호(CNT2)의 비활성화에 의해, 데이터가 출력되지 않는 비트선(/BL0)에 접속된 용량 스위치(PSW)는 오프된다. 비트선(/BL0)과 프리차지 용량(PCA)과의 접속이 해제되기 때문에, 비트선(/BL0)의 부하 용량값은 감소한다. 비트선 리셋 신호(BRS2)의 고논리 레벨에 의해, 비트선(/BL0)은 프리차지 전압선(VPR)에 접속되어 있다. 비트선(/BL0)의 부하 용량값은 작기 때문에, 비트선(/BL0)의 전압은, 도 6의 (d)에 도 시한 바와 같이, 신속하게 프리차지 전압(VPR)(기준 전압(VREF)에 대응)까지 저하된다.
다음으로, 센스 앰프(SA)가 증폭 동작을 개시하기 직전에, 데이터가 출력되지 않는 비트선(/BL0)에 대응하는 비트선 리셋 신호(BRS2)가 저논리 레벨로 비활성화된다(도 41의 (e)). 이에 따라, 프리차지 전압(VPR)으로 충전된 비트선(/BL0)은 플로팅 상태로 설정된다.
다음으로, 센스 앰프(SA)가 동작하여, 비트선쌍(BL0, /BL0)의 전압차가 증폭된다(도 41의 (f)). 이후의 동작은 상술한 도 33과 동일하기 때문에, 설명을 생략한다. 이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 특히, 제3 실시형태와 동일한 효과를 얻을 수 있다.
도 42는 본 발명의 제16 실시형태를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제14 실시형태(도 36)의 메모리 코어(24B) 대신에 메모리 코어(24D)가 형성되어 있다. 그 외의 구성은 제14 실시형태와 동일하다. 즉, 이 실시형태의 반도체 집적 회로는 FCRAM으로서 형성되어 있다.
메모리 코어(24D)는 제14 실시형태의 프리차지 제어 회로(48) 대신에 프리차지 제어 회로(52)를 갖고 있다. 메모리 코어(24D)는 프리차지 제어 회로(52) 및 후술하는 도 43에 도시하는 프리차지 회로(PRE)를 제외하고, 제14 실시형태의 메모리 코어(24B)와 동일하다. 즉, 각 센스 앰프(SA)는 한 쌍의 비트선(BL, /BL)에만 접속된다.
프리차지 제어 회로(52)는 제15 실시형태의 프리차지 제어 회로(50)와 마찬가지로, 비트선 리셋 신호(BRS11-2, BRS12)를 생성하는 기능을 갖고 있다. 그 외의 기능은 제14 실시형태의 프리차지 제어 회로(48)와 동일하다.
도 43은 도 42에 도시한 메모리 코어(24D)의 주요부를 도시하고 있다. 메모리 코어(24D)는 프리차지 회로(PRE)의 구성만이 제14 실시형태(도 37)와 다르다. 즉, 복수의 프리차지 용량부(PC)가 비트선(BL, /BL)마다 형성되어 있다. 용량 스위치(PSW)는 메모리 셀(MC)의 전송 트랜지스터를 이용하여 구성되고, 프리차지 용량(PCA)은 메모리 셀(MC)의 용량을 이용하여 구성되어 있다.
프리차지 회로(PRE)는 제15 실시형태(도 40)와 동일하다. 프리차지 회로(PRE)의 동작은 제15 실시형태(도 41)와 동일하다. 또한, 이 실시형태에서는, 제14 실시형태와 마찬가지로, 프리차지 용량부(PC)의 일부를, 용장 메모리 셀로서 이용 가능하다. 이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다.
도 44는 본 발명의 제17 실시형태에 있어서의 메모리 코어의 주요부를 도시하고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제13 실시형태(도 31)의 메모리 셀 어레이(ARY)가 비트선 트위스트 구조를 갖는 메모리 셀 어레이(ARY)로 치환되어 있다. 비트선 트위스트 구조는 비트선(BL, /BL)이 서로 교차하는 교차부(CRS)를 갖고 있다. 각 비트선쌍(BL, /BL)마다, 프리차지 용량부(PC)는 교차부(CRS)의 양측에 배치되어 있다. 또, 비트선 트위스트 구조를 갖는 메모리 셀 어레이(ARY)를, 제14 내지 제16 실시형태에 적용할 수도 있다.
이상, 이 실시형태에 있어서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 프리차지 용량부(PC)를 교차부(CRS)의 양측에 배치함으로써, 각 프리차지 용량부(PC)의 동작을 용이하게 제어할 수 있다. 또한, 비트선(BL, /BL)이 긴 경우에도, 비트선(BL, /BL)의 프리차지 제어를 확실하게 실시할 수 있다.
또, 제13 내지 제17 실시형태에, 제5 실시형태(도 14)의 모드 레지스터의 수법을 적용하여, 스위치 제어 신호(CNT2)의 비활성화 타이밍을 모드 레지스터에 설정되는 값에 따라서 변경해도 좋다. 마찬가지로, 제14 및 제16 실시형태에 있어서, 부하로서 사용되는 프리차지 용량(PCA)의 수를 모드 레지스터에 의해 설정해도 좋다.
제13 내지 제17 실시형태에, 제6 실시형태(도 17)와 동일한 패드와 타이밍 디코더를 형성하여, 스위치 제어 신호(CNT2)의 비활성화 타이밍을 모드 레지스터에 설정되는 값에 따라서 변경해도 좋다. 마찬가지로, 제14 및 제16 실시형태에 있어서, 부하로서 사용되는 프리차지 용량(PCA)의 수를 패드 및 타이밍 디코더에 의해 설정해도 좋다.
제13 내지 제17 실시형태에, 제7 실시형태(도 18)와 동일한 퓨즈 회로와 타이밍 디코더를 형성하여, 스위치 제어 신호(CNT2)의 비활성화 타이밍을 모드 레지스터에 설정되는 값에 따라서 변경해도 좋다.
제14 내지 제17 실시형태에, 제4 및 제5 실시형태(도 12, 도 15)의 타이밍 변경 회로(26a, 28a)를 적용해도 좋다. 또는, 제8 내지 제12 실시형태의 타이밍 변 경 회로(36a, 37a, 40a, 41a, 44a)를 적용해도 좋다. 즉, 제14 내지 제17 실시형태에 있어서, 스위치 제어 신호(CNT)의 비활성화 타이밍을, 채널 길이(L) 및 게이트 폭(W) 중 적어도 어느 하나가 다른 복수의 지연단을 선택적으로 사용함으로써 조정해도 좋다. 스위치 제어 신호(CNT)의 비활성화 타이밍을, 지연 회로의 트랜지스터의 기판에 공급되는 기판 전압을 변경함으로써 조정해도 좋다. 또는, 스위치 제어 신호(CNT)의 비활성화 타이밍을, 지연 회로에 공급되는 전원 전압을 변경함으로써 조정해도 좋다.
제4 실시형태의 MCP(도 13)는 제1 내지 제3, 제5 내지 제17 실시형태의 반도체 집적 회로칩을 사용하여 구성해도 좋다. 마찬가지로, 제5 실시형태의 SOC(도 16)는 제1 내지 제4, 제6 내지 제17 실시형태의 반도체 집적 회로를 사용하여 구성해도 좋다.
본 발명은 센스 앰프(SA)에 접속되는 비트선(BL, /BL)의 프리차지 제어뿐만 아니라, 리드 앰프(RA)에 접속되는 로컬 데이터 버스선(LDB)의 프리차지 제어에 적용 가능하다. 또는, 차동 앰프와 이 차동 앰프에 접속된 상보의 데이터선을 갖는 논리칩 등에도 적용 가능하다.
본 발명은 FCRAM뿐만 아니라, 일반적인 DRAM, SDRAM, 또는 의사 SRAM에 적용 가능하다.
본 발명은 차동 앰프와 이 차동 앰프에 접속된 상보의 데이터선을 갖는 반도체 집적 회로에 적용할 수 있다.

Claims (20)

  1. 상보(相補)의 데이터선쌍을 각각 가지며, 기준 전압으로 프리차지된 상기 데이터선 중 어느 하나에 데이터를 출력하는 한 쌍의 데이터 출력부와,
    상보의 접속 배선쌍과,
    상기 접속 배선쌍에 접속되며, 상기 접속 배선쌍의 전압차를 증폭하는 차동 앰프와,
    상기 접속 배선을 상기 데이터선에 각각 접속하는 앰프 스위치와,
    상기 앰프 스위치의 동작을 각각 제어하는 앰프 스위치 제어 신호를 출력하는 스위치 제어부
    를 구비하고,
    상기 스위치 제어부는 상기 데이터 출력부의 한쪽이 상기 데이터선쌍의 한쪽에 데이터를 출력할 때에, 상기 앰프 스위치 제어 신호에 의해, 데이터를 출력하는 데이터 출력부의 데이터선쌍에 접속된 한 쌍의 앰프 스위치를 온하며, 상기 데이터 출력부의 한쪽이 데이터를 출력하고 나서 상기 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터를 출력하지 않는 데이터 출력부에서의 데이터가 출력되지 않는 데이터선에 대응하는 데이터선에 접속된 앰프 스위치를 온하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 스위치 제어부는, 상기 차동 앰프가 증폭 동작을 개시하기 전에, 데이터를 출력하지 않는 데이터 출력부에서의 데이터가 출력되지 않는 데이터선에 대응하는 데이터선에 접속된 앰프 스위치를 오프하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 데이터선쌍의 데이터선을 서로 접속하는 이퀄라이즈 스위치를 구비하고,
    상기 스위치 제어부는, 상기 이퀄라이즈 스위치의 동작을 각각 제어하는 이퀄라이즈 스위치 제어 신호를 출력하며, 상기 이퀄라이즈 스위치 제어 신호에 의해, 데이터를 출력하는 데이터 출력부의 데이터선쌍에 접속된 이퀄라이즈 스위치를 오프하고, 이 데이터 출력부가 데이터를 출력하고 나서 상기 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터를 출력하지 않는 데이터 출력부의 데이터선쌍에 접속된 이퀄라이즈 스위치를 온하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 스위치 제어부는 상기 앰프 스위치 제어 신호의 생성 타이밍을 변경하기 위한 타이밍 변경 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 상보의 데이터선쌍을 가지며, 기준 전압으로 프리차지된 상기 데이터선 중 어느 하나에 데이터를 출력하는 데이터 출력부와,
    상기 데이터선쌍에 접속되며, 상기 데이터선쌍의 전압차를 증폭하는 차동 앰프와,
    상기 각 데이터선과 상기 기준 전압이 공급되는 기준 전압선 사이에 직렬로 배치된 용량 스위치 및 부하로서 사용 가능한 프리차지 용량과,
    상기 용량 스위치의 동작을 각각 제어하는 스위치 제어 신호를 출력하는 스위치 제어부
    를 구비하고,
    상기 스위치 제어부는, 상기 데이터 출력부가 상기 데이터선쌍의 한쪽에 데이터를 출력할 때에, 스위치 제어 신호에 의해, 데이터가 출력되는 데이터선에 대응하는 온되어 있는 용량 스위치를 오프하며, 상기 데이터 출력부가 데이터를 출력하고 나서 상기 차동 앰프가 증폭 동작을 개시하기까지의 사이에 데이터가 출력되지 않는 데이터선에 대응하는 온되어 있는 용량 스위치를, 상기 차동 앰프가 증폭 동작을 개시하기 전에 오프하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서, 상기 각 데이터 출력부는 복수의 메모리 셀을 갖는 메모리 셀 어레이이고,
    상기 각 데이터선쌍은 상기 메모리 셀에 각각 접속된 상보의 비트선쌍인 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 각 메모리 셀은 데이터를 보유하는 메모리 셀 용량과 전송 트랜지스터를 구비하고,
    상기 용량 스위치 및 상기 프리차지 용량은, 상기 메모리 셀의 전송 트랜지스터 및 메모리 셀 용량을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  8. 상보의 데이터선쌍을 가지며, 기준 전압으로 프리차지된 상기 데이터선 중 어느 하나에 데이터를 출력하는 데이터 출력부와,
    상기 데이터선쌍에 접속되며, 상기 데이터선쌍의 전압차를 증폭하는 차동 앰프와,
    상기 각 데이터선과 상기 기준 전압이 공급되는 기준 전압선 사이에 직렬로 배치된 용량 스위치 및 부하로서 사용 가능한 프리차지 용량과,
    상기 각 데이터선과 상기 기준 전압이 공급되는 기준 전압선 사이에 배치된 프리차지 스위치와,
    상기 용량 스위치 및 상기 프리차지 스위치의 동작을 각각 제어하는 스위치 제어 신호를 출력하는 스위치 제어부
    를 구비하고,
    상기 스위치 제어부는, 상기 데이터 출력부가 상기 데이터선쌍의 한쪽에 데이터를 출력할 때에, 상기 스위치 제어 신호에 의해, 데이터가 출력되는 데이터선에 대응하는 온되어 있는 용량 스위치 및 프리차지 스위치를 오프하며, 상기 데이터 출력부가 데이터를 출력하고 나서 상기 차동 앰프가 증폭 동작을 개시하기까지의 사이에, 데이터가 출력되지 않는 데이터선에 대응하는 온되어 있는 용량 스위치를 오프한 후, 데이터가 출력되지 않는 데이터선에 대응하는 온되어 있는 프리차지 스위치를 오프하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 스위치 제어부는, 데이터가 출력되는 데이터선에 대응하는 온되어 있는 용량 스위치 및 프리차지 스위치를, 상기 데이터 출력부가 데이터를 출력하기 전에 오프하는 것을 특징으로 하는 반도체 집적 회로.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020087006657A 2005-09-09 2005-09-09 반도체 집적 회로 KR100932724B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/016645 WO2007029333A1 (ja) 2005-09-09 2005-09-09 半導体集積回路

Publications (2)

Publication Number Publication Date
KR20080045224A KR20080045224A (ko) 2008-05-22
KR100932724B1 true KR100932724B1 (ko) 2009-12-21

Family

ID=37835470

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087006657A KR100932724B1 (ko) 2005-09-09 2005-09-09 반도체 집적 회로

Country Status (7)

Country Link
US (1) US7505346B2 (ko)
EP (1) EP1933326B1 (ko)
JP (1) JP4627318B2 (ko)
KR (1) KR100932724B1 (ko)
CN (1) CN101258556B (ko)
DE (1) DE602005021554D1 (ko)
WO (1) WO2007029333A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080266935A1 (en) * 2007-04-24 2008-10-30 Esin Terzioglu Dram storage capacitor without a fixed voltage reference
JP2010182350A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 半導体記憶装置
US8238183B2 (en) * 2009-09-15 2012-08-07 Elpida Memory, Inc. Semiconductor device and data processing system comprising semiconductor device
US9003255B2 (en) * 2011-07-01 2015-04-07 Stmicroelectronics International N.V. Automatic test-pattern generation for memory-shadow-logic testing
US8498169B2 (en) * 2011-09-02 2013-07-30 Qualcomm Incorporated Code-based differential charging of bit lines of a sense amplifier
TWI512758B (zh) * 2012-01-18 2015-12-11 United Microelectronics Corp 記憶體裝置以及讀取位元線的電壓判讀方法
CN103456353A (zh) * 2013-09-04 2013-12-18 东南大学 一种用于sram亚阈值地址解码器的驱动电路
US10388361B1 (en) * 2018-03-13 2019-08-20 Micron Technology, Inc. Differential amplifier schemes for sensing memory cells
US11640841B2 (en) * 2021-06-30 2023-05-02 Microsoft Technology Licensing, Llc Memory systems including memory arrays employing column read circuits to control floating of column read bit lines, and related methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61180996A (ja) * 1986-02-07 1986-08-13 Nec Corp ダイナミツクmosメモリ装置
JPH11149800A (ja) * 1997-09-04 1999-06-02 Siemens Ag 内部回路タイミングの外部制御のための方法及び回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770217B2 (ja) 1986-08-05 1995-07-31 三菱電機株式会社 半導体記憶装置
US5062079A (en) 1988-09-28 1991-10-29 Kabushiki Kaisha Toshiba MOS type random access memory with interference noise eliminator
JPH0594692A (ja) * 1991-09-30 1993-04-16 Toshiba Corp ダイナミツク型半導体記憶装置
JPH06162776A (ja) * 1992-11-18 1994-06-10 Nec Corp 半導体メモリ回路
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JPH07312079A (ja) * 1994-03-25 1995-11-28 Mitsubishi Electric Corp 半導体記憶装置
US5546338A (en) * 1994-08-26 1996-08-13 Townsend And Townsend Khourie And Crew Fast voltage equilibration of differential data lines
JPH08171796A (ja) * 1994-12-16 1996-07-02 Toshiba Corp 半導体記憶装置
US5745430A (en) * 1996-12-30 1998-04-28 Siemens Aktiengesellschaft Circuit and method to externally adjust internal circuit timing
JPH1186529A (ja) * 1997-09-09 1999-03-30 Fujitsu Ltd 半導体記憶装置の駆動方法及び半導体記憶装置
JP2000036194A (ja) * 1998-07-16 2000-02-02 Nec Corp 半導体記憶装置
KR100388318B1 (ko) * 1998-12-24 2003-10-10 주식회사 하이닉스반도체 비트라인디커플링방법
JP2000187985A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体記憶装置
JP2000200489A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 半導体記憶装置
JP2001067863A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
US6556447B2 (en) * 2000-03-01 2003-04-29 Endress + Hauser Flowtec Ag Electronic apparatus with an enclosure
JP2001351399A (ja) * 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体記憶装置
JP4934897B2 (ja) * 2001-01-12 2012-05-23 ソニー株式会社 メモリ装置
JP2005101466A (ja) * 2003-09-26 2005-04-14 Renesas Technology Corp 半導体記憶装置
JP4221329B2 (ja) * 2004-04-28 2009-02-12 パナソニック株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61180996A (ja) * 1986-02-07 1986-08-13 Nec Corp ダイナミツクmosメモリ装置
JPH11149800A (ja) * 1997-09-04 1999-06-02 Siemens Ag 内部回路タイミングの外部制御のための方法及び回路

Also Published As

Publication number Publication date
CN101258556A (zh) 2008-09-03
CN101258556B (zh) 2010-09-15
WO2007029333A1 (ja) 2007-03-15
KR20080045224A (ko) 2008-05-22
EP1933326A1 (en) 2008-06-18
EP1933326A4 (en) 2009-07-01
US7505346B2 (en) 2009-03-17
DE602005021554D1 (de) 2010-07-08
JP4627318B2 (ja) 2011-02-09
JPWO2007029333A1 (ja) 2009-03-26
US20080151668A1 (en) 2008-06-26
EP1933326B1 (en) 2010-05-26

Similar Documents

Publication Publication Date Title
KR100932724B1 (ko) 반도체 집적 회로
US6801460B2 (en) Semiconductor memory device suppressing peak current
JP4632107B2 (ja) 半導体記憶装置
US7113446B2 (en) Latch circuit and synchronous memory including the same
US8208324B2 (en) Semiconductor memory device that can relief defective address
KR100452322B1 (ko) 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
US9530459B2 (en) Semiconductor memory device including a repeater circuit on main data lines
JP2001006359A (ja) 半導体記憶装置
US20110205820A1 (en) Semiconductor device
US20100046306A1 (en) Semiconductor storage device
US6496403B2 (en) Semiconductor memory device
JPH1139875A (ja) 半導体記憶装置
JP2004095002A (ja) 半導体メモリ
US8675437B2 (en) Semiconductor memory device
KR100471740B1 (ko) 반도체메모리용메인앰프회로,반도체메모리및반도체메모리의제조방법
KR20010070067A (ko) 소비 전력을 저감할 수 있는 반도체 장치
JPS63183687A (ja) 半導体記憶装置
US11727980B2 (en) Apparatuses and methods for single-ended global and local input/output architecture
JP5442562B2 (ja) 半導体記憶装置
JP5418207B2 (ja) 半導体メモリ、半導体メモリの動作方法およびシステム
JP2000030455A (ja) 半導体記憶装置
JP3621250B2 (ja) 半導体記憶装置
JP2002269976A (ja) 半導体記憶装置
TW201447894A (zh) 半導體裝置
JP2002117673A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161123

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 9