JPH08171796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08171796A JPH08171796A JP6312991A JP31299194A JPH08171796A JP H08171796 A JPH08171796 A JP H08171796A JP 6312991 A JP6312991 A JP 6312991A JP 31299194 A JP31299194 A JP 31299194A JP H08171796 A JPH08171796 A JP H08171796A
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【構成】 本発明の半導体装置は、昇圧回路と、メモリ
セルアレイＭＣＡ1 、ＭＣＡ2 と、センスアンプ回路Ｓ
／Ａと、転送ゲート回路（Ｑ4 、Ｑ5 、Ｑ9 、Ｑ10）
と、イコライズ回路（Ｑ1 、Ｑ2 、Ｑ3 、Ｑ6 、Ｑ7 、
Ｑ8 ）から構成され、メモリセルアレイＭＣＡ1 、ＭＣ
Ａ2 中の何れのメモリセルも選択されていないときには
ＭＯＳトランジスタＱ4 〜Ｑ8 のゲートにはそれぞれ昇
圧電位Ｖppを印加する制御回路とを具備する。 【効果】 本発明を用いることにより、昇圧回路出力端
に接続するデカップリングキャパシタの容量を小さく設
定することが可能となり、チップ面積の削減に寄与す
る。
セルアレイＭＣＡ1 、ＭＣＡ2 と、センスアンプ回路Ｓ
／Ａと、転送ゲート回路（Ｑ4 、Ｑ5 、Ｑ9 、Ｑ10）
と、イコライズ回路（Ｑ1 、Ｑ2 、Ｑ3 、Ｑ6 、Ｑ7 、
Ｑ8 ）から構成され、メモリセルアレイＭＣＡ1 、ＭＣ
Ａ2 中の何れのメモリセルも選択されていないときには
ＭＯＳトランジスタＱ4 〜Ｑ8 のゲートにはそれぞれ昇
圧電位Ｖppを印加する制御回路とを具備する。 【効果】 本発明を用いることにより、昇圧回路出力端
に接続するデカップリングキャパシタの容量を小さく設
定することが可能となり、チップ面積の削減に寄与す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
る。特にシェアードセンスアンプ構造のＤＲＡＭ（ダイ
ナミック型半導体記憶装置）において定常的な昇圧電位
を発生させる昇圧回路を有し、この昇圧電位をワード線
の駆動電位として用いるものに関する。
る。特にシェアードセンスアンプ構造のＤＲＡＭ（ダイ
ナミック型半導体記憶装置）において定常的な昇圧電位
を発生させる昇圧回路を有し、この昇圧電位をワード線
の駆動電位として用いるものに関する。
【０００２】
【従来の技術】通常のＤＲＡＭはワード線の駆動回路と
してＮチャネル型ＭＯＳトランジスタを主として用いた
ブートストラップ型駆動回路を利用していた。これは例
えば「ＩＥＥＥ ＩＳＳＣＣ ＤＩＧＥＳＴ ＯＦ Ｔ
ＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ ＰＰ１２−１３ Ｆ
ｅｂｒｕａｒｙ １６、 １９７７」に開示されてい
る。ところが、電源電圧の低電圧化に伴い、さらには微
細技術の進歩によりＰチャネル型ＭＯＳトランジスタを
ワード線毎に配置することも可能となり、６４Ｍビット
ＤＲＡＭにおいては、しきい値落ちの無いＰチャネル型
ＭＯＳトランジスタを用いたワード線駆動回路とその駆
動電圧発生の為の昇圧回路との組み合わせからなるワー
ド線駆動回路系が用いられつつある。しかし、昇圧回路
をチップ内部に組み込んだ場合、出力電位の安定化の為
に、その出力に接続すべきキャパシタの領域は非常に大
きなものとなりがちである。従って、従来の昇圧回路内
蔵ＤＲＡＭはチップ面積が増大してしまうという問題が
あった。
してＮチャネル型ＭＯＳトランジスタを主として用いた
ブートストラップ型駆動回路を利用していた。これは例
えば「ＩＥＥＥ ＩＳＳＣＣ ＤＩＧＥＳＴ ＯＦ Ｔ
ＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ ＰＰ１２−１３ Ｆ
ｅｂｒｕａｒｙ １６、 １９７７」に開示されてい
る。ところが、電源電圧の低電圧化に伴い、さらには微
細技術の進歩によりＰチャネル型ＭＯＳトランジスタを
ワード線毎に配置することも可能となり、６４Ｍビット
ＤＲＡＭにおいては、しきい値落ちの無いＰチャネル型
ＭＯＳトランジスタを用いたワード線駆動回路とその駆
動電圧発生の為の昇圧回路との組み合わせからなるワー
ド線駆動回路系が用いられつつある。しかし、昇圧回路
をチップ内部に組み込んだ場合、出力電位の安定化の為
に、その出力に接続すべきキャパシタの領域は非常に大
きなものとなりがちである。従って、従来の昇圧回路内
蔵ＤＲＡＭはチップ面積が増大してしまうという問題が
あった。
【０００３】
【発明が解決しようとする課題】以上説明したように、
従来の昇圧回路内蔵ＤＲＡＭは昇圧回路出力に接続すべ
きキャパシタの占有領域のため、チップ面積が増大して
しまうという問題があった。本発明は上記欠点を除去
し、昇圧回路出力に接続すべきキャパシタを小さくする
ことができるＤＲＡＭの回路構成を提供することを目的
とする。
従来の昇圧回路内蔵ＤＲＡＭは昇圧回路出力に接続すべ
きキャパシタの占有領域のため、チップ面積が増大して
しまうという問題があった。本発明は上記欠点を除去
し、昇圧回路出力に接続すべきキャパシタを小さくする
ことができるＤＲＡＭの回路構成を提供することを目的
とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、昇圧電位を発生する昇圧回路と、第１
のビット線対を含む第１のメモリセルアレイと、第２の
ビット線対を含む第２のメモリセルアレイと、センスア
ンプ回路と、第１のビット線対とセンスアンプ回路とを
接続する一対のトランジスタを有する第１の転送ゲート
回路と、第２のビット線対とセンスアンプ回路とを接続
する一対のトランジスタを有する第２の転送ゲート回路
と、第１のビット線対をイコライズするトランジスタを
有する第１のイコライズ回路と、第２のビット線対をイ
コライズするトランジスタを有する第２のイコライズ回
路と、第１及び第２のメモリセルアレイの何れのメモリ
セルも選択されていないときには第１及び第２の転送ゲ
ート回路内のトランジスタのゲート及び第１及び第２の
イコライズ回路内のトランジスタのゲートにそれぞれ昇
圧電位を印加する制御回路とを具備する半導体記憶装置
を提供する。
に、本発明では、昇圧電位を発生する昇圧回路と、第１
のビット線対を含む第１のメモリセルアレイと、第２の
ビット線対を含む第２のメモリセルアレイと、センスア
ンプ回路と、第１のビット線対とセンスアンプ回路とを
接続する一対のトランジスタを有する第１の転送ゲート
回路と、第２のビット線対とセンスアンプ回路とを接続
する一対のトランジスタを有する第２の転送ゲート回路
と、第１のビット線対をイコライズするトランジスタを
有する第１のイコライズ回路と、第２のビット線対をイ
コライズするトランジスタを有する第２のイコライズ回
路と、第１及び第２のメモリセルアレイの何れのメモリ
セルも選択されていないときには第１及び第２の転送ゲ
ート回路内のトランジスタのゲート及び第１及び第２の
イコライズ回路内のトランジスタのゲートにそれぞれ昇
圧電位を印加する制御回路とを具備する半導体記憶装置
を提供する。
【０００５】さらに、第１のメモリセルアレイ中のメモ
リセルを選択する時は第１のイコライズ回路内のトラン
ジスタのゲート及び第２の転送ゲート回路内のトランジ
スタのゲートにそれぞれ接地電位を印加すると共に前記
２のイコライズ回路内のトランジスタのゲート及び第１
の転送ゲート回路内のトランジスタのゲートにそれぞれ
昇圧電位を印加し、第２のメモリセルアレイ中のメモリ
セルを選択する時は第２のイコライズ回路内のトランジ
スタのゲート及び第１の転送ゲート回路内のトランジス
タのゲートにそれぞれ接地電位を印加すると共に第１の
イコライズ回路内のトランジスタのゲート及び第２のイ
コライズ回路内のトランジスタのゲートにそれぞれ昇圧
電位を印加することを特徴とする半導体記憶装置を提供
する。
リセルを選択する時は第１のイコライズ回路内のトラン
ジスタのゲート及び第２の転送ゲート回路内のトランジ
スタのゲートにそれぞれ接地電位を印加すると共に前記
２のイコライズ回路内のトランジスタのゲート及び第１
の転送ゲート回路内のトランジスタのゲートにそれぞれ
昇圧電位を印加し、第２のメモリセルアレイ中のメモリ
セルを選択する時は第２のイコライズ回路内のトランジ
スタのゲート及び第１の転送ゲート回路内のトランジス
タのゲートにそれぞれ接地電位を印加すると共に第１の
イコライズ回路内のトランジスタのゲート及び第２のイ
コライズ回路内のトランジスタのゲートにそれぞれ昇圧
電位を印加することを特徴とする半導体記憶装置を提供
する。
【０００６】
【作用】本発明で提供する手段を用いると、第１及び第
２のメモリセルアレイ中の何れもメモリセルも選択され
ていない時には第１及び第２の転送ゲート回路内及び第
１及び第２のイコライズ回路内のトランジスタのゲート
には昇圧電位が印加されている。すなわち、この時には
これら何れのトランジスタも昇圧回路出力に接続すべき
容量素子として作用する。従って、これらトランジスタ
の寄生容量に相当する分だけ昇圧回路出力に接続すべき
容量を逓減させることができる。また、第１若しくは第
２の何れかのメモリセルアレイ内のメモリセルが選択さ
れたとしても、転送ゲート回路及びイコライズ回路内の
トランジスタの半分は昇圧回路出力に接続されているこ
とになり、これが容量素子として作用し、この寄生容量
に相当する分だけ昇圧回路に接続すべき容量を逓減させ
ることができる。
２のメモリセルアレイ中の何れもメモリセルも選択され
ていない時には第１及び第２の転送ゲート回路内及び第
１及び第２のイコライズ回路内のトランジスタのゲート
には昇圧電位が印加されている。すなわち、この時には
これら何れのトランジスタも昇圧回路出力に接続すべき
容量素子として作用する。従って、これらトランジスタ
の寄生容量に相当する分だけ昇圧回路出力に接続すべき
容量を逓減させることができる。また、第１若しくは第
２の何れかのメモリセルアレイ内のメモリセルが選択さ
れたとしても、転送ゲート回路及びイコライズ回路内の
トランジスタの半分は昇圧回路出力に接続されているこ
とになり、これが容量素子として作用し、この寄生容量
に相当する分だけ昇圧回路に接続すべき容量を逓減させ
ることができる。
【０００７】以上のように、従来は非選択時には接地電
位に接続されていた転送ゲート等のトランジスタを昇圧
回路の容量として用いることにより、その寄生容量分だ
け容量素子の面積を減らすことができる。
位に接続されていた転送ゲート等のトランジスタを昇圧
回路の容量として用いることにより、その寄生容量分だ
け容量素子の面積を減らすことができる。
【０００８】
【実施例】以下、図面を参照して、本発明の半導体記憶
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、ＤＲＡＭに好適の構成のた
め、以下、ＤＲＡＭを例にとり説明を行う。
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、ＤＲＡＭに好適の構成のた
め、以下、ＤＲＡＭを例にとり説明を行う。
【０００９】図１に本発明の要部を示す。すなわち、第
１メモリセルアレイであるＭＣＡ1、第２のメモリセル
アレイであるＭＣＡ2 、左側ビット線対ＢＬＬ、／ＢＬ
Ｌ、右側ビット線対ＢＬＲ、／ＢＬＲ、センスアンプＳ
／Ａ等から構成される。さらに、ＮチャネルＭＯＳトラ
ンジスタＱ1 、Ｑ2 、Ｑ3 からなる左側ビット線対用イ
コライズ回路、ＮチャネルＭＯＳトランジスタＱ4 、Ｑ
5 からなる左側転送ゲート回路、ＮチャネルＭＯＳトラ
ンジスタＱ6 、Ｑ7 、Ｑ8 からなる右側ビット線対用イ
コライズ回路、ＮチャネルＭＯＳトランジスタＱ9 、Ｑ
10からなる右側転送ゲート回路とを含む。メモリセルア
レイＭＣＡ1 、ＭＣＡ2 は複数のダイナミック型メモリ
セルを行列状に配置し、同一の列のメモリセルを同一の
ビット線対で、同一の行のメモリセルを同一のワード線
で接続したものである。左側ビット線対用イコライズ回
路は信号φＥ1 により制御され、φＥ1 が昇圧電位Ｖpp
（接地電位と比較して、例えば４．３Ｖ）の時にはＶBL
（内部電源電位であるＶDDの約半分の電位であり、例え
ば１．５Ｖ）を左側ビット線対ＢＬＬ、／ＢＬＬに供給
すると共に併せて両者を短絡し、φＥ1 が接地電位Ｖss
（０Ｖ）である時には回路内の全てのＭＯＳトランジス
タを非導通とする。右側ビット線対用イコライズ回路は
信号φＥ2 により制御され、φＥ2 が昇圧電位Ｖppの時
にはＶBLを右側ビット線対ＢＬＲ、／ＢＬＲに供給する
と共に併せて両者を短絡し、φＥ2 が接地電位Ｖssであ
る時には回路内の全てのＭＯＳトランジスタを非導通と
する。左側転送ゲート回路は信号φＴ2 により制御さ
れ、φＴ2 が昇圧電位Ｖppの時には左側ビット線ＢＬ
Ｌ、／ＢＬＬをセンスアンプＳ／Ａに接続し、φＴ2 が
接地電位Ｖssの時には左側ビット線ＢＬＬ、／ＢＬＬと
センスアンプＳ／Ａとを開放する。右側転送ゲート回路
は信号φＴ1 により制御され、φＴ1 が昇圧電位Ｖppの
時には右側ビット線ＢＬＲ、／ＢＬＲをセンスアンプＳ
／Ａに接続し、φＴ1が接地電位Ｖssの時には右側ビッ
ト線ＢＬＲ、／ＢＬＲとセンスアンプＳ／Ａとを開放す
る。
１メモリセルアレイであるＭＣＡ1、第２のメモリセル
アレイであるＭＣＡ2 、左側ビット線対ＢＬＬ、／ＢＬ
Ｌ、右側ビット線対ＢＬＲ、／ＢＬＲ、センスアンプＳ
／Ａ等から構成される。さらに、ＮチャネルＭＯＳトラ
ンジスタＱ1 、Ｑ2 、Ｑ3 からなる左側ビット線対用イ
コライズ回路、ＮチャネルＭＯＳトランジスタＱ4 、Ｑ
5 からなる左側転送ゲート回路、ＮチャネルＭＯＳトラ
ンジスタＱ6 、Ｑ7 、Ｑ8 からなる右側ビット線対用イ
コライズ回路、ＮチャネルＭＯＳトランジスタＱ9 、Ｑ
10からなる右側転送ゲート回路とを含む。メモリセルア
レイＭＣＡ1 、ＭＣＡ2 は複数のダイナミック型メモリ
セルを行列状に配置し、同一の列のメモリセルを同一の
ビット線対で、同一の行のメモリセルを同一のワード線
で接続したものである。左側ビット線対用イコライズ回
路は信号φＥ1 により制御され、φＥ1 が昇圧電位Ｖpp
（接地電位と比較して、例えば４．３Ｖ）の時にはＶBL
（内部電源電位であるＶDDの約半分の電位であり、例え
ば１．５Ｖ）を左側ビット線対ＢＬＬ、／ＢＬＬに供給
すると共に併せて両者を短絡し、φＥ1 が接地電位Ｖss
（０Ｖ）である時には回路内の全てのＭＯＳトランジス
タを非導通とする。右側ビット線対用イコライズ回路は
信号φＥ2 により制御され、φＥ2 が昇圧電位Ｖppの時
にはＶBLを右側ビット線対ＢＬＲ、／ＢＬＲに供給する
と共に併せて両者を短絡し、φＥ2 が接地電位Ｖssであ
る時には回路内の全てのＭＯＳトランジスタを非導通と
する。左側転送ゲート回路は信号φＴ2 により制御さ
れ、φＴ2 が昇圧電位Ｖppの時には左側ビット線ＢＬ
Ｌ、／ＢＬＬをセンスアンプＳ／Ａに接続し、φＴ2 が
接地電位Ｖssの時には左側ビット線ＢＬＬ、／ＢＬＬと
センスアンプＳ／Ａとを開放する。右側転送ゲート回路
は信号φＴ1 により制御され、φＴ1 が昇圧電位Ｖppの
時には右側ビット線ＢＬＲ、／ＢＬＲをセンスアンプＳ
／Ａに接続し、φＴ1が接地電位Ｖssの時には右側ビッ
ト線ＢＬＲ、／ＢＬＲとセンスアンプＳ／Ａとを開放す
る。
【００１０】以上のように構成されたＤＲＡＭにおい
て、第１及び第２の何れのメモリセルアレイ中のメモリ
セルも選択されないときにはφＥ1 、φＥ2 、φＴ1 、
φＴ2は何れもＶppに接続されている。図示しないワー
ド線は非選択状態であるため、メモリセル内に記憶され
ているデータが破壊されてしまうことはない。このと
き、図中の全てのＭＯＳトランジスタＱ1 〜Ｑ10はＶpp
が接続されているため、図示しない昇圧回路の出力端に
接続すべき容量素子と並列に接続された寄生容量とな
り、この寄生容量の分だけ容量素子を逓減することがで
きる。
て、第１及び第２の何れのメモリセルアレイ中のメモリ
セルも選択されないときにはφＥ1 、φＥ2 、φＴ1 、
φＴ2は何れもＶppに接続されている。図示しないワー
ド線は非選択状態であるため、メモリセル内に記憶され
ているデータが破壊されてしまうことはない。このと
き、図中の全てのＭＯＳトランジスタＱ1 〜Ｑ10はＶpp
が接続されているため、図示しない昇圧回路の出力端に
接続すべき容量素子と並列に接続された寄生容量とな
り、この寄生容量の分だけ容量素子を逓減することがで
きる。
【００１１】第１のメモリセルアレイ内のメモリセルを
選択する時には、図１に示したように、φＥ1 をＶppか
らＶssに立ち下げ、φＴ2 をＶppのままに維持し、φＴ
1 をＶppからＶssに立ち下げ、φＥ2 をＶppのままに維
持することにより、センスアンプＳ／Ａと第２のメモリ
セルアレイＭＣＡ2 とを開放すると共に、左側イコライ
ズ回路のイコライズ動作を解除する。
選択する時には、図１に示したように、φＥ1 をＶppか
らＶssに立ち下げ、φＴ2 をＶppのままに維持し、φＴ
1 をＶppからＶssに立ち下げ、φＥ2 をＶppのままに維
持することにより、センスアンプＳ／Ａと第２のメモリ
セルアレイＭＣＡ2 とを開放すると共に、左側イコライ
ズ回路のイコライズ動作を解除する。
【００１２】第２のメモリセルアレイ内のメモリセルを
選択するときには、同様に、φＥ1をＶppのままに維持
し、φＴ2 をＶppからＶssに立ち下げ、φＴ1 をＶppの
ままに維持し、φＥ2 をＶppからＶssに立ち下げること
により、センスアンプＳ／Ａと第１のメモリセルアレイ
ＭＣＡ1 とを開放すると共に、右側イコライズ回路のイ
コライズ動作を解除する。
選択するときには、同様に、φＥ1をＶppのままに維持
し、φＴ2 をＶppからＶssに立ち下げ、φＴ1 をＶppの
ままに維持し、φＥ2 をＶppからＶssに立ち下げること
により、センスアンプＳ／Ａと第１のメモリセルアレイ
ＭＣＡ1 とを開放すると共に、右側イコライズ回路のイ
コライズ動作を解除する。
【００１３】以上のように、従来は非選択時には接地電
位に接続されていた転送ゲート等のトランジスタを昇圧
回路の容量として用いることにより、その寄生容量分だ
け容量素子の面積を減らすことができる。
位に接続されていた転送ゲート等のトランジスタを昇圧
回路の容量として用いることにより、その寄生容量分だ
け容量素子の面積を減らすことができる。
【００１４】続いて、図２に本発明の要部及びその制御
系の詳細を示す。内部電源電位ＶDDより昇圧電位Ｖppを
発生させる昇圧回路ＶＰＰＧＥＮと、その出力端に接続
されたキャパシタＤＣ（以下、デカップリングキャパシ
タと記す）と、第１のレベルシフト回路２０1 及び第１
の駆動回路２１1 を含むＭＣＡ1 選択駆動回路２２1
と、第２のレベルシフト回路２０2 及び第２の駆動回路
２１2 を含むＭＣＡ2 選択駆動回路２２2 と、ロウデコ
ード回路２３と、ワード線駆動回路２４等から構成され
る。
系の詳細を示す。内部電源電位ＶDDより昇圧電位Ｖppを
発生させる昇圧回路ＶＰＰＧＥＮと、その出力端に接続
されたキャパシタＤＣ（以下、デカップリングキャパシ
タと記す）と、第１のレベルシフト回路２０1 及び第１
の駆動回路２１1 を含むＭＣＡ1 選択駆動回路２２1
と、第２のレベルシフト回路２０2 及び第２の駆動回路
２１2 を含むＭＣＡ2 選択駆動回路２２2 と、ロウデコ
ード回路２３と、ワード線駆動回路２４等から構成され
る。
【００１５】レベルシフト回路２０1 、２０2 はそれぞ
れＶppを電源として用い、図示しないメモリセルアレイ
選択回路の出力信号であるｅＭＣＡ1 、ｅＭＣＡ2 を論
理レベル（Ｖss−ＶDD間の振幅）から昇圧レベル（Ｖss
−Ｖpp間の振幅）にレベルシフトする。駆動回路２１1
、２１2 はそれぞれＶppを電源として用い、昇圧レベ
ルの入力信号を同じく昇圧レベルの出力信号として増幅
し、φＥ1 、φＴ2 、φＴ1 、φＥ2 をそれぞれ駆動す
る。
れＶppを電源として用い、図示しないメモリセルアレイ
選択回路の出力信号であるｅＭＣＡ1 、ｅＭＣＡ2 を論
理レベル（Ｖss−ＶDD間の振幅）から昇圧レベル（Ｖss
−Ｖpp間の振幅）にレベルシフトする。駆動回路２１1
、２１2 はそれぞれＶppを電源として用い、昇圧レベ
ルの入力信号を同じく昇圧レベルの出力信号として増幅
し、φＥ1 、φＴ2 、φＴ1 、φＥ2 をそれぞれ駆動す
る。
【００１６】ロウデコード回路２３、プリデコード回路
２３' 及びワード線駆動回路２４はＶppを電源として用
い、ワード線を昇圧レベルに選択駆動する。図１２にそ
の詳細を示す。すなわち、ロウデコード回路２３はゲー
トに昇圧レベルの／ＰＲＥ２信号が印加されるＰチャネ
ル型ＭＯＳトランジスタＱ21と、ゲートに論理レベルの
ロウアドレス信号Ｘ．Ａｄｄが印加されるＮチャネル型
ＭＯＳトランジスタＱ22、Ｑ23、Ｑ24とを直列に接続し
た回路とその３個のインバータ回路２３１、２３２、２
３３から構成される。プリデコード回路２３' はゲート
に昇圧レベルの／ＰＲＥ１信号が印加されるＰチャネル
型ＭＯＳトランジスタＱ21' と、ゲートに論理レベルの
ロウアドレス信号Ｘ+ ．Ａｄｄが印加されるＮチャネル
型ＭＯＳトランジスタＱ22' 、Ｑ23' 、Ｑ24' とを直列
に接続した回路とその３個のインバータ回路２３１' 、
２３２' 、２３３' 、２３４' から構成される。ワード
線駆動回路２４は電源にＶppを用いるインバータ回路Ｑ
25、Ｑ26から構成される。
２３' 及びワード線駆動回路２４はＶppを電源として用
い、ワード線を昇圧レベルに選択駆動する。図１２にそ
の詳細を示す。すなわち、ロウデコード回路２３はゲー
トに昇圧レベルの／ＰＲＥ２信号が印加されるＰチャネ
ル型ＭＯＳトランジスタＱ21と、ゲートに論理レベルの
ロウアドレス信号Ｘ．Ａｄｄが印加されるＮチャネル型
ＭＯＳトランジスタＱ22、Ｑ23、Ｑ24とを直列に接続し
た回路とその３個のインバータ回路２３１、２３２、２
３３から構成される。プリデコード回路２３' はゲート
に昇圧レベルの／ＰＲＥ１信号が印加されるＰチャネル
型ＭＯＳトランジスタＱ21' と、ゲートに論理レベルの
ロウアドレス信号Ｘ+ ．Ａｄｄが印加されるＮチャネル
型ＭＯＳトランジスタＱ22' 、Ｑ23' 、Ｑ24' とを直列
に接続した回路とその３個のインバータ回路２３１' 、
２３２' 、２３３' 、２３４' から構成される。ワード
線駆動回路２４は電源にＶppを用いるインバータ回路Ｑ
25、Ｑ26から構成される。
【００１７】続いて、図２に示す回路の動作を示す。Ｍ
ＣＡ1 及びＭＣＡ2 の何れも非選択の時には、信号ｅＭ
ＣＡ1 及び信号ｅＭＣＡ2 は共にロウレベル（Ｖss）で
ある。この時、Ｎ11、Ｎ12、Ｎ21、Ｎ22はそれぞれＶp
p、Ｖss、Ｖpp、Ｖssとなる。この信号が駆動回路２１
において増幅され、φＥ1 、φＥ2 、φＴ1 、φＴ2 は
何れもＶppとなる。ここで、駆動回路２１内の最終段の
インバータ（Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタとから構成される）における
プルアップ側のＰチャネル型ＭＯＳトランジスタを介し
て昇圧回路の出力端とφＥ1 、φＥ2 、φＴ1 、φＴ2
の各信号線が共通に接続されることとなる。なお、これ
ら各信号線はメモリセルアレイ中の非常に多くのビット
線対（数百本）を同時に駆動するため、寄生容量は非常
に大きい。この結果、デカップリングキャパシタＤＣを
比較的小容量とすることが可能となる。
ＣＡ1 及びＭＣＡ2 の何れも非選択の時には、信号ｅＭ
ＣＡ1 及び信号ｅＭＣＡ2 は共にロウレベル（Ｖss）で
ある。この時、Ｎ11、Ｎ12、Ｎ21、Ｎ22はそれぞれＶp
p、Ｖss、Ｖpp、Ｖssとなる。この信号が駆動回路２１
において増幅され、φＥ1 、φＥ2 、φＴ1 、φＴ2 は
何れもＶppとなる。ここで、駆動回路２１内の最終段の
インバータ（Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタとから構成される）における
プルアップ側のＰチャネル型ＭＯＳトランジスタを介し
て昇圧回路の出力端とφＥ1 、φＥ2 、φＴ1 、φＴ2
の各信号線が共通に接続されることとなる。なお、これ
ら各信号線はメモリセルアレイ中の非常に多くのビット
線対（数百本）を同時に駆動するため、寄生容量は非常
に大きい。この結果、デカップリングキャパシタＤＣを
比較的小容量とすることが可能となる。
【００１８】続いて、一例として、ＭＣＡ2 が選択され
た場合の動作を示す。信号ＭＣＡ1はロウレベルからハ
イレベル（ＶDD）に遷移し、信号ｅＭＣＡ2 はロウレベ
ルのまま維持する。この結果、Ｎ11、Ｎ12、Ｎ21、Ｎ22
はそれぞれＶss、Ｖpp、Ｖpp、Ｖssとなる。この信号が
駆動回路２１において増幅され、φＥ1 、φＥ2 、φＴ
1 、φＴ2 はそれぞれ、Ｖpp、Ｖss、Ｖpp、Ｖssとな
る。この結果、センスアンプＳ／Ａと第１のメモリセル
アレイＭＣＡ1 とを開放すると共に、右側イコライズ回
路のイコライズ動作を解除する。さらにこれに引き続い
て、ワード線駆動回路２４の動作により、ワード線ＷＬ
が昇圧レベルに駆動され、センスアンプＳ／Ａの動作に
より読み出し等の動作が行われる。
た場合の動作を示す。信号ＭＣＡ1はロウレベルからハ
イレベル（ＶDD）に遷移し、信号ｅＭＣＡ2 はロウレベ
ルのまま維持する。この結果、Ｎ11、Ｎ12、Ｎ21、Ｎ22
はそれぞれＶss、Ｖpp、Ｖpp、Ｖssとなる。この信号が
駆動回路２１において増幅され、φＥ1 、φＥ2 、φＴ
1 、φＴ2 はそれぞれ、Ｖpp、Ｖss、Ｖpp、Ｖssとな
る。この結果、センスアンプＳ／Ａと第１のメモリセル
アレイＭＣＡ1 とを開放すると共に、右側イコライズ回
路のイコライズ動作を解除する。さらにこれに引き続い
て、ワード線駆動回路２４の動作により、ワード線ＷＬ
が昇圧レベルに駆動され、センスアンプＳ／Ａの動作に
より読み出し等の動作が行われる。
【００１９】ＭＣＡ1 が選択された場合もほぼ同様であ
るため、説明を省略する。図３に本発明のＤＲＡＭの概
略構成図を示す。総記憶容量は６４ＭビットＤＲＡＭを
仮定している。半導体チップ９には４個の１６Ｍビット
のメモリセルとこれに付随するセンスアンプ、デコーダ
等のコア部周辺回路から構成されるコアブロックＣＢ
０、ＣＢ１、ＣＢ２、ＣＢ３が配置されている。ＣＢ０
とＣＢ１との間及びＣＢ２とＣＢ３との間にはワード線
の昇圧電位Ｖppを発生させるＶpp発生回路ＶＰＰ Ｐｕ
ｍｐがそれぞれ配置されている。各コアブロックＣＢの
データ出力部にはデータマルチプレクサ回路ＭＵＸ及び
データバッファ回路ＤＩＢがそれぞれ配置されている。
また、各コアブロックの近傍にはカラム冗長回路の置き
換えデータを保持するフューズアレイＣＦＵＳＥがそれ
ぞれ配置され、ＣＢ０とＣＢ１との間には１／２ＶDD等
の中間電位の参照電位を発生させる参照電位発生回路Ｖ
ＲＥＦが、ＣＢ２とＣＢ３との間には電源投入時のチッ
プ内部の初期化を行う際の初期化信号を発生させるパワ
ーオンリセット回路ＰＷＲＯＮがそれぞれ配置されてい
る。ＣＢ０とＣＢ２との間には基板電位発生回路ＳＳ
Ｂ、データ入出力バッファＩ／Ｏｂｕｆｆｅｒ及びＰａ
ｄ、データ出力幅に応じてＰａｄを選択するＩＯデータ
マルチプレクサ回路Ｘ１ＭＵＸを順に配置し、ＣＢ１と
ＣＢ３との間にはセルフリフレッシュ制御回路Ｓｅｌｆ
ｒｅｆｒｅｓｈ、アドレスバッファＡｄｄｒｅｓｓ
ｂｕｆｆｅｒ、ロウ系制御回路ＲＡＳ ｓｅｒｉｅｓ、
データコントロール回路ＤＣＣが順に配置されている。
また、チップ９の中心部にはカラムパーシャルデコーダ
回路ＣＰＤ、アドレス遷移検出回路ＡＴＤ、ロウパーシ
ャルデコーダ回路ＲＰＤ、カラムアドレススイッチ回路
ＡＳＤがそれぞれ配置されている。
るため、説明を省略する。図３に本発明のＤＲＡＭの概
略構成図を示す。総記憶容量は６４ＭビットＤＲＡＭを
仮定している。半導体チップ９には４個の１６Ｍビット
のメモリセルとこれに付随するセンスアンプ、デコーダ
等のコア部周辺回路から構成されるコアブロックＣＢ
０、ＣＢ１、ＣＢ２、ＣＢ３が配置されている。ＣＢ０
とＣＢ１との間及びＣＢ２とＣＢ３との間にはワード線
の昇圧電位Ｖppを発生させるＶpp発生回路ＶＰＰ Ｐｕ
ｍｐがそれぞれ配置されている。各コアブロックＣＢの
データ出力部にはデータマルチプレクサ回路ＭＵＸ及び
データバッファ回路ＤＩＢがそれぞれ配置されている。
また、各コアブロックの近傍にはカラム冗長回路の置き
換えデータを保持するフューズアレイＣＦＵＳＥがそれ
ぞれ配置され、ＣＢ０とＣＢ１との間には１／２ＶDD等
の中間電位の参照電位を発生させる参照電位発生回路Ｖ
ＲＥＦが、ＣＢ２とＣＢ３との間には電源投入時のチッ
プ内部の初期化を行う際の初期化信号を発生させるパワ
ーオンリセット回路ＰＷＲＯＮがそれぞれ配置されてい
る。ＣＢ０とＣＢ２との間には基板電位発生回路ＳＳ
Ｂ、データ入出力バッファＩ／Ｏｂｕｆｆｅｒ及びＰａ
ｄ、データ出力幅に応じてＰａｄを選択するＩＯデータ
マルチプレクサ回路Ｘ１ＭＵＸを順に配置し、ＣＢ１と
ＣＢ３との間にはセルフリフレッシュ制御回路Ｓｅｌｆ
ｒｅｆｒｅｓｈ、アドレスバッファＡｄｄｒｅｓｓ
ｂｕｆｆｅｒ、ロウ系制御回路ＲＡＳ ｓｅｒｉｅｓ、
データコントロール回路ＤＣＣが順に配置されている。
また、チップ９の中心部にはカラムパーシャルデコーダ
回路ＣＰＤ、アドレス遷移検出回路ＡＴＤ、ロウパーシ
ャルデコーダ回路ＲＰＤ、カラムアドレススイッチ回路
ＡＳＤがそれぞれ配置されている。
【００２０】続いて、図４に１６ＭコアブロックＣＢの
構成を示す。３２個のメモリセルアレイＣｅｌｌと３３
個のコア部周辺回路Ｓ／Ａが複数個交互に配置され、メ
モリセルブロックを構成し、その一端にカラムデコーダ
回路Ｃ／Ｄが配置されている。カラム選択線ＣＳＬは列
方向に複数本配列され、カラムデコーダ回路Ｃ／Ｄによ
り選択駆動される。カラム選択線ＣＳＬは同一の列に属
する各行のコア部周辺回路Ｓ／Ａに選択信号を供給す
る。より詳細には、カラム選択線はセンスアンプ回路の
部分活性及びカラムゲート回路の駆動に用いられる。メ
モリセルブロックは上下組となり１６ＭコアブロックＣ
Ｂを構成し、両者の間には各メモリセルアレイに対応す
るロウデコーダ回路Ｒ／Ｄ（２３）、ロウデコーダ回路
の駆動信号供給回路ＷＤＲＶ及びロウ冗長回路置き換え
データを保持するＲＦＵＳＥがそれぞれ配置され、ま
た、データ線増幅回路ＤＱＢ、ブロック制御回路ＢＣ等
がそれぞれ配置されている。また、コアブロックＣＢの
周辺部には各コア部周辺回路に対応したＰチャネル型セ
ンスアンプ駆動回路ＰＳＡＤがそれぞれ配置されてい
る。
構成を示す。３２個のメモリセルアレイＣｅｌｌと３３
個のコア部周辺回路Ｓ／Ａが複数個交互に配置され、メ
モリセルブロックを構成し、その一端にカラムデコーダ
回路Ｃ／Ｄが配置されている。カラム選択線ＣＳＬは列
方向に複数本配列され、カラムデコーダ回路Ｃ／Ｄによ
り選択駆動される。カラム選択線ＣＳＬは同一の列に属
する各行のコア部周辺回路Ｓ／Ａに選択信号を供給す
る。より詳細には、カラム選択線はセンスアンプ回路の
部分活性及びカラムゲート回路の駆動に用いられる。メ
モリセルブロックは上下組となり１６ＭコアブロックＣ
Ｂを構成し、両者の間には各メモリセルアレイに対応す
るロウデコーダ回路Ｒ／Ｄ（２３）、ロウデコーダ回路
の駆動信号供給回路ＷＤＲＶ及びロウ冗長回路置き換え
データを保持するＲＦＵＳＥがそれぞれ配置され、ま
た、データ線増幅回路ＤＱＢ、ブロック制御回路ＢＣ等
がそれぞれ配置されている。また、コアブロックＣＢの
周辺部には各コア部周辺回路に対応したＰチャネル型セ
ンスアンプ駆動回路ＰＳＡＤがそれぞれ配置されてい
る。
【００２１】図１及び図２に示したメモリセルアレイＭ
ＣＡ1 、ＭＣＡ2 はそれぞれ図４のメモリセルアレイＣ
ｅｌｌに対応し、図示したように、一つの１６Ｍコアブ
ロックＣＢは６４個のメモリセルアレイＣｅｌｌ（ＭＣ
Ａ）を有し、１チップで２５６個のメモリセルアレイＣ
ｅｌｌ（ＭＣＡ）を有する。以下、図３、図４に示した
ブロック構成によりどれほどの寄生容量が得られ、この
結果、デカップリングキャパシタを節約できるかを示
す。
ＣＡ1 、ＭＣＡ2 はそれぞれ図４のメモリセルアレイＣ
ｅｌｌに対応し、図示したように、一つの１６Ｍコアブ
ロックＣＢは６４個のメモリセルアレイＣｅｌｌ（ＭＣ
Ａ）を有し、１チップで２５６個のメモリセルアレイＣ
ｅｌｌ（ＭＣＡ）を有する。以下、図３、図４に示した
ブロック構成によりどれほどの寄生容量が得られ、この
結果、デカップリングキャパシタを節約できるかを示
す。
【００２２】始めに転送ゲート回路の寄与分を計算す
る。１メモリセルアレイ中にビット線は１０２４対存在
する（リダンダンシビット線を無視している）。従っ
て、１チップ中に存在する転送ゲート回路の個数は、２
６２１４４個となる。ところで、１転送ゲート回路は２
個のＮチャネルＭＯＳトランジスタから構成されてい
る。従って、転送ゲート回路のＭＯＳトランジスタの個
数は５２４２８８個となる。ＭＯＳトランジスタは大き
さは例えばゲート幅０．８μｍ、ゲート長は０．５６μ
ｍとすると、一ＭＯＳトランジスタにおけるチャネル領
域の面積は０．４５μｍ2 となり、これを全ＭＯＳトラ
ンジスタにつき掛け合わせると、２３４８８０μｍ2 と
なる。ゲート酸化膜厚を１２ｎｍとすると、これは０．
６８ｎＦの寄生容量に相当する。
る。１メモリセルアレイ中にビット線は１０２４対存在
する（リダンダンシビット線を無視している）。従っ
て、１チップ中に存在する転送ゲート回路の個数は、２
６２１４４個となる。ところで、１転送ゲート回路は２
個のＮチャネルＭＯＳトランジスタから構成されてい
る。従って、転送ゲート回路のＭＯＳトランジスタの個
数は５２４２８８個となる。ＭＯＳトランジスタは大き
さは例えばゲート幅０．８μｍ、ゲート長は０．５６μ
ｍとすると、一ＭＯＳトランジスタにおけるチャネル領
域の面積は０．４５μｍ2 となり、これを全ＭＯＳトラ
ンジスタにつき掛け合わせると、２３４８８０μｍ2 と
なる。ゲート酸化膜厚を１２ｎｍとすると、これは０．
６８ｎＦの寄生容量に相当する。
【００２３】続いて、イコライズ回路の寄与分を計算す
る。１メモリセルアレイ中に存在するイコライズ回路の
個数も、２６２１４４個である。一イコライズ回路は３
個のＭＯＳトランジスタから構成されており、ゲート幅
０．８μｍ、ゲート長０．５６のＭＯＳトランジスタが
２つと、ゲート幅２．０μｍ、ゲート長０．５６μｍの
ＭＯＳトランジスタが一つから構成されている。従っ
て、全ＭＯＳトランジスタにつき掛け合わせると、チャ
ネル領域の総面積は５２８４８２μｍ2 となる。これ
は、１．５２ｎＦの寄生容量に相当する。
る。１メモリセルアレイ中に存在するイコライズ回路の
個数も、２６２１４４個である。一イコライズ回路は３
個のＭＯＳトランジスタから構成されており、ゲート幅
０．８μｍ、ゲート長０．５６のＭＯＳトランジスタが
２つと、ゲート幅２．０μｍ、ゲート長０．５６μｍの
ＭＯＳトランジスタが一つから構成されている。従っ
て、全ＭＯＳトランジスタにつき掛け合わせると、チャ
ネル領域の総面積は５２８４８２μｍ2 となる。これ
は、１．５２ｎＦの寄生容量に相当する。
【００２４】以上計算して求めた寄生容量を加えると、
約２．２ｎＦとなる。読み出し時に選択されるメモリセ
ルアレイは通常数個（８Ｋのリフレッシュサイクル製品
で４個、４Ｋのリフレッシュサイクル製品で８個であ
る）であるため、実質上ほとんど全てが寄生容量として
寄与することとなる。また、６４ＭＤＲＡＭにおいて、
安定した動作を補償するためには、約５ｎＦのデカップ
リングキャパシタＤＣが必要とされている。しかし、本
発明の回路構成により、これを約半分の２．８ｎＦ程度
にすることが可能となる。これにより、大幅なチップ面
積の削減に寄与する。
約２．２ｎＦとなる。読み出し時に選択されるメモリセ
ルアレイは通常数個（８Ｋのリフレッシュサイクル製品
で４個、４Ｋのリフレッシュサイクル製品で８個であ
る）であるため、実質上ほとんど全てが寄生容量として
寄与することとなる。また、６４ＭＤＲＡＭにおいて、
安定した動作を補償するためには、約５ｎＦのデカップ
リングキャパシタＤＣが必要とされている。しかし、本
発明の回路構成により、これを約半分の２．８ｎＦ程度
にすることが可能となる。これにより、大幅なチップ面
積の削減に寄与する。
【００２５】このように、大容量のＤＲＡＭ等、多数の
メモリセルアレイに分割し、同時に活性化されるメモリ
セルアレイの個数の全体に対する割合を減らすことによ
り、寄生容量の合計を増加させることが可能となり、そ
の結果、大幅なチップ面積の削減に寄与する。
メモリセルアレイに分割し、同時に活性化されるメモリ
セルアレイの個数の全体に対する割合を減らすことによ
り、寄生容量の合計を増加させることが可能となり、そ
の結果、大幅なチップ面積の削減に寄与する。
【００２６】なお、図１１に示すように、デカップリン
グキャパシタＤＣはチップ上ではいたるところに散在し
ている。続いて、図５〜図１０を参照して、昇圧回路Ｖ
ＰＰＧＥＮの詳細を示す。
グキャパシタＤＣはチップ上ではいたるところに散在し
ている。続いて、図５〜図１０を参照して、昇圧回路Ｖ
ＰＰＧＥＮの詳細を示す。
【００２７】図５に、昇圧回路ＶＰＰＧＥＮの回路構成
を示す。すなわち、参照電位発生回路５０、比較回路５
１、５２、５３、リングオシレータ回路５４、５５、５
６、ドライバ回路５７、５８、５９、チャージポンプ回
路６０、６１、６２、分圧回路６３、６４、６５、電源
降圧トランジスタＱ66から構成される。図から分かるよ
うに、外部から入力された外部電位Ｖccを電源降圧トラ
ンジスタＱ66により降圧してＶDDを発生させ、このＶDD
をチャージポンプ回路６０、６１により再び昇圧するこ
とにより昇圧電位Ｖppを発生している。電源降圧トラン
ジスタＱ66はＶDDを昇圧した電位であるＶPPD により駆
動している。また、Ｖpp発生はスタンバイ時専用の系統
と動作時専用の系統の２種類の系統により行う。このよ
うに、３本の昇圧系統から構成され、それぞれ独立にフ
ィードバック型制御により昇圧動作を行う。
を示す。すなわち、参照電位発生回路５０、比較回路５
１、５２、５３、リングオシレータ回路５４、５５、５
６、ドライバ回路５７、５８、５９、チャージポンプ回
路６０、６１、６２、分圧回路６３、６４、６５、電源
降圧トランジスタＱ66から構成される。図から分かるよ
うに、外部から入力された外部電位Ｖccを電源降圧トラ
ンジスタＱ66により降圧してＶDDを発生させ、このＶDD
をチャージポンプ回路６０、６１により再び昇圧するこ
とにより昇圧電位Ｖppを発生している。電源降圧トラン
ジスタＱ66はＶDDを昇圧した電位であるＶPPD により駆
動している。また、Ｖpp発生はスタンバイ時専用の系統
と動作時専用の系統の２種類の系統により行う。このよ
うに、３本の昇圧系統から構成され、それぞれ独立にフ
ィードバック型制御により昇圧動作を行う。
【００２８】図６に、Ｖpp、ＶPPD 、ＶDD、のＶcc対す
る変化の様子をセルキャパシタプレート電位ＶPL、ビッ
ト線電位ＶBL、基板電位ＶBBと併せて示した。約３Ｖか
ら約４Ｖの間に電位の無変動領域が存在する。
る変化の様子をセルキャパシタプレート電位ＶPL、ビッ
ト線電位ＶBL、基板電位ＶBBと併せて示した。約３Ｖか
ら約４Ｖの間に電位の無変動領域が存在する。
【００２９】図７にリングオシレータ５４及びドライバ
回路５７の一部の詳細を示す。リングオシレータ５４は
ＮＡＮＤゲート５４１及び偶数段のインバータ５４２、
５４３、５４４、５４５、５４６、５４７がリング状に
接続されている。ドライバ回路はインバータ回路５７
１、５７２、５７３、５７４，５７５，５７６，５７
８，５７９，５８０，５８１，５８２，５８３，５８４
が直列に接続され、それぞれ順に遅延した信号出力であ
る／Ｃ０、Ｃ０、／Ｃ１、Ｃ１、／Ｃ２、Ｃ２，／Ｃ
３，Ｃ３，／Ｃ４，Ｃ４，／Ｃ５，Ｃ５，／Ｃ６，Ｃ６
を生成する。
回路５７の一部の詳細を示す。リングオシレータ５４は
ＮＡＮＤゲート５４１及び偶数段のインバータ５４２、
５４３、５４４、５４５、５４６、５４７がリング状に
接続されている。ドライバ回路はインバータ回路５７
１、５７２、５７３、５７４，５７５，５７６，５７
８，５７９，５８０，５８１，５８２，５８３，５８４
が直列に接続され、それぞれ順に遅延した信号出力であ
る／Ｃ０、Ｃ０、／Ｃ１、Ｃ１、／Ｃ２、Ｃ２，／Ｃ
３，Ｃ３，／Ｃ４，Ｃ４，／Ｃ５，Ｃ５，／Ｃ６，Ｃ６
を生成する。
【００３０】図８にドライバ回路５７の残部の詳細を示
す。信号Ａ１は信号Ｃ１及びＣ４よりＮＡＮＤゲート５
８５及びインバータ５８６、５８７、５８９により生成
される。信号Ｂ１は信号Ｃ１及びＣ６よりＮＡＮＤゲー
ト５９０及びインバータ５９１、５９２、５９３により
生成される。信号Ｃ１１は信号Ｃ３、／Ｃ６、Ｃ２、／
Ｃ０よりＡＮＤＮＯＲゲート６０４、インバータ６０
５、６０６、６０７により生成される。信号Ｃ１２は信
号Ｃ３、／Ｃ６、Ｃ２、／Ｃ０よりＯＲＮＡＮＤゲート
６０８、インバータ６０９、６１０、６１１、６１２に
より生成される。信号Ａ２は信号Ｃ１及びＣ４よりＮＯ
Ｒゲート５９４及びインバータ５９５、５９６、５９
７、５９８により生成される。信号Ｂ２は信号Ｃ１及び
Ｃ６よりＮＯＲゲート５９９及びインバータ６００、６
０１、６０２、６０３から生成される。
す。信号Ａ１は信号Ｃ１及びＣ４よりＮＡＮＤゲート５
８５及びインバータ５８６、５８７、５８９により生成
される。信号Ｂ１は信号Ｃ１及びＣ６よりＮＡＮＤゲー
ト５９０及びインバータ５９１、５９２、５９３により
生成される。信号Ｃ１１は信号Ｃ３、／Ｃ６、Ｃ２、／
Ｃ０よりＡＮＤＮＯＲゲート６０４、インバータ６０
５、６０６、６０７により生成される。信号Ｃ１２は信
号Ｃ３、／Ｃ６、Ｃ２、／Ｃ０よりＯＲＮＡＮＤゲート
６０８、インバータ６０９、６１０、６１１、６１２に
より生成される。信号Ａ２は信号Ｃ１及びＣ４よりＮＯ
Ｒゲート５９４及びインバータ５９５、５９６、５９
７、５９８により生成される。信号Ｂ２は信号Ｃ１及び
Ｃ６よりＮＯＲゲート５９９及びインバータ６００、６
０１、６０２、６０３から生成される。
【００３１】図９に、チャージポンプ回路の詳細を示
す。このチャージポンプ回路はキャパシタＱ31、Ｑ32、
Ｑ33、Ｑ34、Ｑ41、Ｑ42及びＮチャネル型ＭＯＳトラン
ジスタＱ35、Ｑ36、Ｑ37、Ｑ38、Ｑ39、Ｑ40から構成さ
れる。
す。このチャージポンプ回路はキャパシタＱ31、Ｑ32、
Ｑ33、Ｑ34、Ｑ41、Ｑ42及びＮチャネル型ＭＯＳトラン
ジスタＱ35、Ｑ36、Ｑ37、Ｑ38、Ｑ39、Ｑ40から構成さ
れる。
【００３２】図１０に、チャージポンプ回路の動作を示
す。チャージポンプ回路は上下それぞれ対称の回路から
構成されるが、簡単のため、上半分の動作のみを説明す
る。また、説明を簡略化するため、寄生容量は一切考慮
せず、キャパシタカップリング比は無限大とする。ドラ
イバ回路５７により、信号Ｃ０から信号Ｃ６は図１０の
ような波形となる。１サイクル動作が終了した初期状態
において、ノードＡ及びノードＢはＶDD、ノードＣは２
ＶDDである。時刻ｔ1 において、信号Ｃ１がＶssからＶ
DDになると、キャパシタＱ41の容量結合によりノードＣ
が２ＶDDから３ＶDDに昇圧される。時刻ｔ2 において、
信号Ａ1 がＶssからＶDDに立ち上がると、キャパシタＱ
31の容量結合によりノードＡはＶDDから２ＶDDに昇圧さ
れる。ＭＯＳトランジスタＱ39のゲートには３ＶDDが印
加されているため、ノードＢに２ＶDDが転送される。続
いて、時刻ｔ3 において、信号Ｂ１がＶssからＶDDに立
ち上がると、キャパシタＱ33の容量結合によりノードＢ
が２ＶDDから３ＶDDに昇圧される。この時、ＭＯＳトラ
ンジスタＱ39はカットオフする。この結果、３ＶDDがゲ
ートに印加されたＭＯＳトランジスタＱ35は導通し、ノ
ードＡの２ＶDDが出力ノードであるＶppノードに転送さ
れる。続いて、時刻ｔ4 において、再びＣ1が立ち上が
り、時刻ｔ5 においてＡ1 、Ｂ1 がＶDDからＶssに立ち
下がり、時刻ｔ6 においてＣ1 が立ち下がる。昇圧・転
送動作終了の時刻ｔ5 の前後にＣ1 をＶDDにし、ノード
Ｃを3 ＶDDにする理由は、ノードＢをＶDDに確実に初期
化するためである。
す。チャージポンプ回路は上下それぞれ対称の回路から
構成されるが、簡単のため、上半分の動作のみを説明す
る。また、説明を簡略化するため、寄生容量は一切考慮
せず、キャパシタカップリング比は無限大とする。ドラ
イバ回路５７により、信号Ｃ０から信号Ｃ６は図１０の
ような波形となる。１サイクル動作が終了した初期状態
において、ノードＡ及びノードＢはＶDD、ノードＣは２
ＶDDである。時刻ｔ1 において、信号Ｃ１がＶssからＶ
DDになると、キャパシタＱ41の容量結合によりノードＣ
が２ＶDDから３ＶDDに昇圧される。時刻ｔ2 において、
信号Ａ1 がＶssからＶDDに立ち上がると、キャパシタＱ
31の容量結合によりノードＡはＶDDから２ＶDDに昇圧さ
れる。ＭＯＳトランジスタＱ39のゲートには３ＶDDが印
加されているため、ノードＢに２ＶDDが転送される。続
いて、時刻ｔ3 において、信号Ｂ１がＶssからＶDDに立
ち上がると、キャパシタＱ33の容量結合によりノードＢ
が２ＶDDから３ＶDDに昇圧される。この時、ＭＯＳトラ
ンジスタＱ39はカットオフする。この結果、３ＶDDがゲ
ートに印加されたＭＯＳトランジスタＱ35は導通し、ノ
ードＡの２ＶDDが出力ノードであるＶppノードに転送さ
れる。続いて、時刻ｔ4 において、再びＣ1が立ち上が
り、時刻ｔ5 においてＡ1 、Ｂ1 がＶDDからＶssに立ち
下がり、時刻ｔ6 においてＣ1 が立ち下がる。昇圧・転
送動作終了の時刻ｔ5 の前後にＣ1 をＶDDにし、ノード
Ｃを3 ＶDDにする理由は、ノードＢをＶDDに確実に初期
化するためである。
【００３３】以上説明したように、理論的には、２ＶDD
が定常的に出力されるべく構成されているが、実際に
は、負帰還制御により、また寄生容量により、ＶDDが３
Ｖに対して、Ｖppが約４．３Ｖ程度である。従来と比較
して非常に効率の良いチャージポンプである。しかし、
高周波の雑音が発生しやすい構造であるため、出力端子
には大容量のデカップリングキャパシタＤＣを接続する
必要がある。従って、図２に示した制御方式を用いて積
極的に寄生容量を用いることにより、図９に示したチャ
ージポンプの特性を最大限に発揮できる。
が定常的に出力されるべく構成されているが、実際に
は、負帰還制御により、また寄生容量により、ＶDDが３
Ｖに対して、Ｖppが約４．３Ｖ程度である。従来と比較
して非常に効率の良いチャージポンプである。しかし、
高周波の雑音が発生しやすい構造であるため、出力端子
には大容量のデカップリングキャパシタＤＣを接続する
必要がある。従って、図２に示した制御方式を用いて積
極的に寄生容量を用いることにより、図９に示したチャ
ージポンプの特性を最大限に発揮できる。
【００３４】以上、本発明を６４ＭビットＤＲＡＭに用
いたときの実施例を詳細に説明したが、本発明は上述の
構成に限定されるものではなく、発明の主旨を逸脱しな
い限り、種々の変更が可能であることは言うまでもな
い。特に、電源回路の構成について、上記実施例では、
降圧電位ＶDDをさらに昇圧したが、外部から入力れる電
源電位であるＶccを直接昇圧してもよく、この場合は電
源回路が簡略化されるという効果も存在する。
いたときの実施例を詳細に説明したが、本発明は上述の
構成に限定されるものではなく、発明の主旨を逸脱しな
い限り、種々の変更が可能であることは言うまでもな
い。特に、電源回路の構成について、上記実施例では、
降圧電位ＶDDをさらに昇圧したが、外部から入力れる電
源電位であるＶccを直接昇圧してもよく、この場合は電
源回路が簡略化されるという効果も存在する。
【００３５】
【発明の効果】本発明を用いることにより、デカップリ
ングキャパシタの容量を減らすことが可能となり、チッ
プ面積の削減に寄与する。さらに、多数のメモリセルア
レイを配置し、そのうちの一部のアレイのみを活性化さ
せるよう構成した場合には、デカップリングキャパシタ
容量を更に逓減させることができる。
ングキャパシタの容量を減らすことが可能となり、チッ
プ面積の削減に寄与する。さらに、多数のメモリセルア
レイを配置し、そのうちの一部のアレイのみを活性化さ
せるよう構成した場合には、デカップリングキャパシタ
容量を更に逓減させることができる。
【図１】本発明の実施例の要部を示した半導体記憶装置
の回路図及びその動作説明図である。
の回路図及びその動作説明図である。
【図２】図１の要部及び制御回路をさらに詳細に示した
半導体記憶装置の回路図である。
半導体記憶装置の回路図である。
【図３】本発明の実施例の全体回路構成図である。
【図４】図３の要部を詳細に示した本発明の実施例の半
導体記憶装置の平面図である。
導体記憶装置の平面図である。
【図５】実施例の半導体記憶装置の昇圧回路の回路構成
図である。
図である。
【図６】図５の昇圧回路の動作特性を示した図である。
【図７】図５の昇圧回路の詳細を示した回路図である。
【図８】図５の昇圧回路の詳細を示した回路図である。
【図９】図５の昇圧回路の詳細を示した回路図である。
【図１０】図７、８、９に示した回路の動作説明図であ
る。
る。
【図１１】デカップリングキャパシタの位置を示す平面
図である。
図である。
【図１２】ワード線駆動回路及びロウデコード回路の詳
細を示した回路図である。
細を示した回路図である。
ＭＣＡ メモリセルアレイ Ｑ ＭＯＳトランジスタ Ｓ／Ａ センスアンプ φＥ、φＴ 制御信号
Claims (16)
- 【請求項１】 昇圧電位を発生する昇圧回路と、 第１のビット線対を含む第１のメモリセルアレイと、 第２のビット線対を含む第２のメモリセルアレイと、 センスアンプ回路と、 前記第１のビット線対と前記センスアンプ回路とを接続
する一対のトランジスタを有する第１の転送ゲート回路
と、 前記第２のビット線対と前記センスアンプ回路とを接続
する一対のトランジスタを有する第２の転送ゲート回路
と、 前記第１のビット線対をイコライズするトランジスタを
有する第１のイコライズ回路と、 前記第２のビット線対をイコライズするトランジスタを
有する第２のイコライズ回路と、 前記第１及び第２のメモリセルアレイの何れのメモリセ
ルも選択されていないときには前記第１及び第２の転送
ゲート回路内のトランジスタのゲート及び前記第１及び
第２のイコライズ回路内のトランジスタのゲートにそれ
ぞれ前記昇圧電位を印加する制御回路とを具備すること
を特徴とする半導体記憶装置。 - 【請求項２】 前記制御回路はさらに、前記第１のメモ
リセルアレイ中のメモリセルを選択する時は前記第１の
イコライズ回路内のトランジスタのゲート及び前記第２
の転送ゲート回路内のトランジスタのゲートにそれぞれ
接地電位を印加すると共に前記２のイコライズ回路内の
トランジスタのゲート及び前記第１の転送ゲート回路内
のトランジスタのゲートにそれぞれ昇圧電位を印加し、
前記第２のメモリセルアレイ中のメモリセルを選択する
時は前記第２のイコライズ回路内のトランジスタのゲー
ト及び前記第１の転送ゲート回路内のトランジスタのゲ
ートにそれぞれ接地電位を印加すると共に前記第１のイ
コライズ回路内のトランジスタのゲート及び前記第２の
イコライズ回路内のトランジスタのゲートにそれぞれ昇
圧電位を印加することを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】 前記第１及び第２のメモリセルアレイに
はそれぞれ第１及び第２のワード線駆動回路が接続され
ており、この第１及び第２のワード線駆動回路は前記昇
圧電位によって動作することを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項４】 前記第１及び第２のワード線駆動回路は
それぞれ第１及び第２のロウデコード回路の選択信号に
基づき制御され、この第１及び第２のロウデコード回路
は前記昇圧電位によって動作することを特徴とする請求
項３記載の半導体記憶装置。 - 【請求項５】 前記制御回路は少なくとも前記第１のメ
モリセルアレイを選択する第１の選択信号の振幅レベル
を前記昇圧電位のレベルにシフトする第１のレベルシフ
ト回路と、前記第２のメモリセルアレイを選択する第２
の選択信号の振幅レベルを前記昇圧電位のレベルにシフ
トする第２のレベルシフト回路とを具備し、この第１及
び第２のレベルシフト回路の電源に前記昇圧電位が用い
られていることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項６】 前記制御回路はさらに、前記第１及び第
２のレベルシフト回路にそれぞれ接続された第１及び第
２の駆動回路を具備し、この第１及び第２の駆動回路は
前記昇圧電位を電源として用い前記第１及び第２のメモ
リセルアレイの何れのメモリセルも選択されていないと
きには前記第１及び第２の転送ゲート回路内のトランジ
スタのゲート及び前記第１及び第２のイコライズ回路内
のトランジスタのゲートを昇圧電位に駆動することを特
徴とする請求項５記載の半導体記憶装置。 - 【請求項７】 前記昇圧回路の出力には容量素子が接続
されていることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項８】 前記昇圧回路は外部から入力された電位
を降圧し再びこれを昇圧して前記昇圧電位を発生させる
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項９】 昇圧電位を発生する昇圧回路と、 第１のビット線対を含む第１のメモリセルアレイと、 第２のビット線対を含む第２のメモリセルアレイと、 センスアンプ回路と、 前記第１のビット線対と前記センスアンプ回路とを接続
する一対のトランジスタを有する第１の転送ゲート回路
と、 前記第２のビット線対と前記センスアンプ回路とを接続
する一対のトランジスタを有する第２の転送ゲート回路
と、 前記第１及び第２のメモリセルアレイの何れのメモリセ
ルも選択されていないときには前記第１及び第２の転送
ゲート回路内のトランジスタのゲートにそれぞれ前記昇
圧電位を印加する制御回路とを具備することを特徴とす
る半導体記憶装置。 - 【請求項１０】 前記制御回路はさらに、前記第１のメ
モリセルアレイ中のメモリセルを選択する時は前記第２
の転送ゲート回路内のトランジスタのゲートに接地電位
を印加すると共に前記第１の転送ゲート回路内のトラン
ジスタのゲートに昇圧電位を印加し、前記第２のメモリ
セルアレイ中のメモリセルを選択する時は前記第１の転
送ゲート回路内のトランジスタのゲートに接地電位を印
加すると共に前記第２の転送ゲート回路内のトランジス
タのゲートに昇圧電位を印加することを特徴とする請求
項９記載の半導体記憶装置。 - 【請求項１１】 前記第１及び第２のメモリセルアレイ
にはそれぞれ第１及び第２のワード線駆動回路が接続さ
れており、この第１及び第２のワード線駆動回路は前記
昇圧電位によって動作することを特徴とする請求項１０
記載の半導体記憶装置。 - 【請求項１２】 前記第１及び第２のワード線駆動回路
はそれぞれ第１及び第２のロウデコード回路の選択信号
に基づき制御され、この第１及び第２のロウデコード回
路は前記昇圧電位によって動作することを特徴とする請
求項１１記載の半導体記憶装置。 - 【請求項１３】 前記制御回路は少なくとも前記第１の
メモリセルアレイを選択する第１の選択信号の振幅レベ
ルを前記昇圧電位のレベルにシフトする第１のレベルシ
フト回路と、前記第２のメモリセルアレイを選択する第
２の選択信号の振幅レベルを前記昇圧電位のレベルにシ
フトする第２のレベルシフト回路とを具備し、この第１
及び第２のレベルシフト回路の電源に前記昇圧電位が用
いられていることを特徴とする請求項１２記載の半導体
記憶装置。 - 【請求項１４】 前記制御回路はさらに、前記第１及び
第２のレベルシフト回路にそれぞれ接続された第１及び
第２の駆動回路を具備し、この第１及び第２の駆動回路
は前記昇圧電位を電源として用い前記第１及び第２のメ
モリセルアレイの何れのメモリセルも選択されていない
ときには前記第１及び第２の転送ゲート回路内のトラン
ジスタのゲートを昇圧電位に駆動することを特徴とする
請求項１３記載の半導体記憶装置。 - 【請求項１５】 前記昇圧回路の出力には容量素子が接
続されていることを特徴とする請求項９記載の半導体記
憶装置。 - 【請求項１６】 前記昇圧回路は外部から入力された電
位を降圧し再びこれを昇圧して前記昇圧電位を発生させ
ることを特徴とする請求項９記載の半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312991A JPH08171796A (ja) | 1994-12-16 | 1994-12-16 | 半導体記憶装置 |
| DE69530266T DE69530266T2 (de) | 1994-12-16 | 1995-11-21 | Halbleiterspeicheranordnung |
| EP95118297A EP0717415B1 (en) | 1994-12-16 | 1995-11-21 | Semiconductor memory device |
| US08/571,135 US5740113A (en) | 1994-12-16 | 1995-12-12 | Semiconductor memory device |
| CN95120907A CN1078730C (zh) | 1994-12-16 | 1995-12-15 | 半导体存储装置 |
| KR1019950050394A KR0175704B1 (ko) | 1994-12-16 | 1995-12-15 | 반도체 기억 장치 |
| TW085101267A TW301749B (ja) | 1994-12-16 | 1996-02-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312991A JPH08171796A (ja) | 1994-12-16 | 1994-12-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08171796A true JPH08171796A (ja) | 1996-07-02 |
Family
ID=18035927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312991A Pending JPH08171796A (ja) | 1994-12-16 | 1994-12-16 | 半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5740113A (ja) |
| EP (1) | EP0717415B1 (ja) |
| JP (1) | JPH08171796A (ja) |
| KR (1) | KR0175704B1 (ja) |
| CN (1) | CN1078730C (ja) |
| DE (1) | DE69530266T2 (ja) |
| TW (1) | TW301749B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532392B1 (ko) * | 1998-08-28 | 2006-03-16 | 삼성전자주식회사 | 센싱동작 초기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치 및 분리 트랜지스터 제어방법 |
| WO2007029333A1 (ja) * | 2005-09-09 | 2007-03-15 | Fujitsu Limited | 半導体集積回路 |
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| JP2917914B2 (ja) * | 1996-05-17 | 1999-07-12 | 日本電気株式会社 | 昇圧回路 |
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| DE10107314C2 (de) | 2001-02-16 | 2003-03-27 | Infineon Technologies Ag | Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers und Halbleiterspeicher |
| KR100518230B1 (ko) * | 2003-06-16 | 2005-10-04 | 주식회사 하이닉스반도체 | 메모리 장치의 감지 증폭기용 구동전압 드라이버 |
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| JP5259505B2 (ja) | 2009-06-26 | 2013-08-07 | 株式会社東芝 | 半導体記憶装置 |
| US9293192B1 (en) | 2014-12-02 | 2016-03-22 | International Business Machines Corporation | SRAM cell with dynamic split ground and split wordline |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150284A (ja) * | 1984-08-17 | 1986-03-12 | Mitsubishi Electric Corp | シエアドセンスアンプ回路の駆動方法 |
| JPS63257994A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置 |
| US5237534A (en) * | 1989-04-27 | 1993-08-17 | Kabushiki Kaisha Toshiba | Data sense circuit for a semiconductor nonvolatile memory device |
| JP2742719B2 (ja) * | 1990-02-16 | 1998-04-22 | 三菱電機株式会社 | 半導体記憶装置 |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
| US5291437A (en) * | 1992-06-25 | 1994-03-01 | Texas Instruments Incorporated | Shared dummy cell |
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| KR950004870B1 (ko) * | 1992-11-24 | 1995-05-15 | 삼성전자 주식회사 | 번인 모드에서 분리게이트의 신뢰성 개선회로 |
-
1994
- 1994-12-16 JP JP6312991A patent/JPH08171796A/ja active Pending
-
1995
- 1995-11-21 EP EP95118297A patent/EP0717415B1/en not_active Expired - Lifetime
- 1995-11-21 DE DE69530266T patent/DE69530266T2/de not_active Expired - Lifetime
- 1995-12-12 US US08/571,135 patent/US5740113A/en not_active Expired - Lifetime
- 1995-12-15 KR KR1019950050394A patent/KR0175704B1/ko not_active IP Right Cessation
- 1995-12-15 CN CN95120907A patent/CN1078730C/zh not_active Expired - Fee Related
-
1996
- 1996-02-01 TW TW085101267A patent/TW301749B/zh not_active IP Right Cessation
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| US7505346B2 (en) | 2005-09-09 | 2009-03-17 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit |
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|---|---|
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| US5740113A (en) | 1998-04-14 |
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| DE69530266T2 (de) | 2003-12-04 |
| CN1078730C (zh) | 2002-01-30 |
| EP0717415A3 (en) | 1999-08-25 |
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| KR960025728A (ko) | 1996-07-20 |
| DE69530266D1 (de) | 2003-05-15 |
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| CN1132396A (zh) | 1996-10-02 |
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