KR0175704B1 - 반도체 기억 장치 - Google Patents

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데쯔야 가네꼬
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사또 후미오
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Abstract

본 발명의 반도체 장치는, 승압 회로와, 메모리 셀 어레이 MCA1, MCA2와, 센스 앰프 회로S/A와, 전송 게이트 회로(Q4, Q5, Q9, Q10)와, 이퀄라이즈 회로(Q1, Q2, Q3, Q6, Q7, Q8)로 구성되고, 메모리 셀 어레이 MCA1, MCA2 중 어떤 메모리 셀도 선택되어 있지 않을 때에는 MOS 트랜지스터 Q4∼Q8의 게이트에는 각각 승압 전위 VPP를 인가하는 제어 회로를 구비한다.
본 발명을 사용함으로써, 승압 회로 출력단에 접속하는 디커플링 커패시터의 용량을 작게 설정하는 일이 가능하게 되어, 칩 면적이 삭감에도 기여한다.

Description

반도체 기억 장치
제1도는 본 발명의 실시예의 요부를 나타낸 반도체 기억 장치의 회로도 및 그 동작 설명도.
제2도는 제1도의 요부 및 제어 회로를 더욱 상세하게 도시한 반도체 기억 장치의 회로도.
제3도는 본 발명의 실시예의 전체 회로 구성도.
제4도는 제3도의 요부를 상세하게 나타낸 본 발명의 실시예의 반도체 기억 장치의 평면도.
제5도는 실시예의 반도체 기억 장치의 승압 회로의 회로 구성도.
제6도는 제5도의 승압 회로의 동작 특성을 나타낸 도면.
제7도는 제5도의 승압 회로를 상세히 나타낸 회로도.
제8도는 제5도의 승압 회로를 상세히 나타낸 회로도.
제9도는 제5도의 승압 회로를 상세히 나타낸 회로도.
제10도는 제7도, 제8도, 제9도에 도시한 동작 설명도.
제11도는 디커플링 커패시터의 위치를 도시한 평면도.
제12도는 워드선 구동 회로 및 로우 디코드 회로를 상세하게 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
MCA : 메모리 셀 어레이 Q : MOS 트랜지스터
S/A : 센스 앰프 ΦE, ΦT : 제어 신호
본 발명은 반도체 기억 장치에 관한 것이다. 특히 쉐어드 센스 앰프 구조의 DRAM(다이나믹형 반도체 기억 장치)에서 정상적인 승압 전위를 발생시키는 승압 회로를 갖고, 이 승압 전위를 워드선의 구동 전위로서 이용하는 것에 관한 것이다.
통상의 DRAM은 워드선의 구동 회로로서 N 채널형 MOS 트랜지스터를 주로 사용한 부트 스트랩형 구동 회롤 이용하고 있다. 이것은 예를 들면 「IEEE ISSCC DIGEST OF TECHNICAL PAPERS PP 12-13 FEBRUARY 16, 1977」에 개시되어 있다. 그런데, 전원 전압의 저 전압화에 따라, 더우기 미세 기술의 진보에 의해 P 채널형 MOS 트랜지스터를 워드선마다 배치하는 일도 가능하게 되어, 64 M 비트 DRAMDP 있어서는, 임계값 강하가 없는 P 채널형 MOS 트랜지스터를 사용하는 워드선 구동 회로와 그 구동 전압 발생을 위한 승압 회로와의 조합으로 이루어진 워드선 구동 회로계가 사용되고 있다. 그러나, 승압 회로를 칩 내부에 조합해 넣은 경우, 출력 전위의 안정화를 위해, 그 출력에 접속할 커패시터의 영역은 대단히 크게 되어버리는 경향이 있다. 따라서, 종래의 승압 회로 내장 DRAM은 칩 면적이 증대해 버리는 문제가 있다.
이상 설명한 바와 같이, 종래의 승압 회로 내장 DRAM은 승압 회로 출력에 접속할 커패시터의 점유 영역 때문에, 칩 면적이 증대해 버리는 문제가 있었다.
본 발명은 상기 결점을 제거하여, 승압 회로 출력에 접속해야할 커패시터를 작게 할 수 있는 DRAM의 회로 구성을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에서는, 승압 전위를 발생하는 승압 회로와, 제1의 비트선 쌍을 포함하는 제1의 메모리 셀 어레이와, 제2의 비트선 쌍을 포함하는 제2의 메모리 셀 어레이와, 센스 앰프 회로와, 제1의 비트선 쌍과 센스 앰프 회로와를 접속하는 한쌍의 트랜지스터를 갖는 제1의 전송 게이트 회로와, 제2의 비트선 쌍과 센스 앰프 회로와를 접속하는 한쌍의 트랜지스터를 갖는 제2의 전송 게이트 회로와, 제1의 비트선 쌍을 이퀄라이즈하는 트랜지스터를 갖는 제1의 이퀄라이즈 회로와, 제2의 비트선 쌍을 이퀄라이즈하는 트랜지스터를 갖는 제2의 이퀄라이즈 회로와, 제1 및 제2의 메모리 셀 어레이의 어떤 메모리 셀도 선택되지 않을 때에는 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트 및 제1 및 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트에 각각 승압 전위를 인가하는 제어 회로를 구비한 반도체 기억 장치를 제공한다.
또한, 제1의 메모리 셀 어레이 중의 메모리 셀을 선택할 때는 제1의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 접지 전위를 인가하는 것과 동시에 상기 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 승압 전위를 인가하고, 제2의 메모리 셀 어레이 중의 메모리 셀을 선택할 때에는 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 접지 전위를 인가하는 것과 동시에 제1의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트에 각각 승압 전위를 인가하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
본 발명에서 제공하는 수단을 사용하면, 제1 및 제2의 메모리 셀 어레이 중 어떤 메몰 셀도 선택되어 있지 않을 때에는 제1 및 제2의 전송 게이트 회로 내 및 제1 및 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트에는 승압 전위가 인가되고 있다. 즉 이 때에는 이들의 어떤 트랜지스터도 승압 회로 출력에 접속할 용량 소자로서 작용한다. 따라서, 이들 트랜지스터의 기생 용량에 상당하는 양만큼 승압 회로 출력에 접속할 용량을 체감시킬 수 있다. 또, 제1 혹은 제2의 어떤 메모리 셀 어레이 내의 메모리 셀이 선택되었다고 해도, 전송 게이트 회로 및 이퀄라이즈 회로 내의 트랜지스터의 절반은 승압 히로 출력에 접속되어 있는 것으로 되어, 이것이 용량 소자로서 작용하여, 이 기생 용량에 상당하는 분량만큼의 승압 회로에 접속할 용량을 체감시킬 수 있다.
이상과 같이, 종래는 비선택시에는 접지 전위에 접속되어 있던 전송 게이트 등의 트랜지스터를 승압 회로의 용량으로서 사용함으로써, 그 기생 용량 분만큼 용량 소자의 면적을 체감시킬 수 있다.
이하, 도면을 참조하여 본 발명의 반도체 기억 장치를 설명한다. 본 발명은 각종의 반도체 기억 장치(SRAM, EPROM, MROM 등)에 사용할 수 있음은 말할 것도 없지만, DRAMDP 호적한 구성을 위해, 이하 DRAM을 예로 들어 설명한다.
제1도에 본 발명의 요부를 도시한다. 즉, 제1메모리 셀 어레이인 MCA1, 제2의 메로리 셀어레이인 MCA2, 좌측 비트선 쌍 BLL, /BLL, 우측 비트선 쌍 BLR, /BLR, 센스 앰프 S/A 등으로 구성된다. 또, N 채널형 MOS 트랜지스터 Q1, Q2, Q3으로 구성되는 좌측 비트선 싸용 아퀄라이즈 회로, N 채널형 MOS 트랜지스터 Q4, Q5로 구성되는 좌측 전송 게이트 회로, N 채널형 MOS 트랜지스터 Q6, Q7, Q8로 구성되는 우측 비트선 쌍용 이퀄라이즈 회로, N 채널형 MOS 트랜지스터 Q9, Q10으로 구성되는 우측 전송 게이트 회로를 포함한다. 메모리 셀 어레이 MCA1, MCA2는 복수의 다이나믹형 메모리 셀을 행렬 상태로 배열하고, 동일 열의 메모리 셀을 동일 비트선 쌍으로, 동일 행의 메모리 셀을 동일 워드선으로 접속한 것이다. 좌측 비트선 쌍용 이퀄라이즈 회로는 신호 ΦE1에 의해 제어되고, ΦE1이 승압 전위 VPP(접지 전위와 비교하여, 예를 들면 4.3V)일 때에는 VBL(내부 전원 전위인 VDD의 약 1/2의 전위이고, 예를 들면 1.5V)를 좌측 비트선 쌍 BLL, /BLL에 공급함과 함께 아울러 양잘 단락하고, ΦE1가 접지 전위 VSS(0V)일 때에는 회로 내의 모든 MOS 트랜지스터를 비도통으로 한다. 우측 비트선 쌍용 이퀄라이즈 회로는 신호 ΦE2에 의해 제어되고, ΦE2가 승압 전위 VPP일 때에는 VBL을 우측 비트선 쌍 BLR, /BLRDP 공급함과 동시에 아울러 양자를 단락하고, ΦE2가 접지 전위 VSS일 때에는 GLH로 내의 전체의 MOS 트랜지스터를 비도통으로 한다. 좌측 전송 게이트 회로는 신호 ΦT2에 의해 제어되고, ΦT2가 승압 전위 VPP일 때에는 좌측 비트선 BLL, /BLL을 센스 앰프 S/A에 접속하고, ΦT2가 접지 전위 VSS일 때에는 좌측 비트선 BLL, /BLL과 센스 앰프 S/A와를 개방한다. 우측 전송 게이트 회로는 신호 ΦT2에 의해 제어되고, ΦT1이 승압 전위 VPP일 때에는 우측 비트선 BLR, /BLR를 센스 앰프 S/A에 접속하고, ΦT1가 접지 전위 VSS일 때에는 우측 비트선 BLR, /BLR과 센스 앰프 S/A와를 개방한다.
이상과 같이 구성된 DRAM에서, 제1 및 제2중 어느 메모리 셀 어레이 중의 메모리 셀도 선태되어 있지 않은 때에는 ΦE1, ΦE2, ΦT1, ΦT2는 모두 VPP에 접속되어 있다. 도시 생략한 워드선은 비선택 상태이기 때문에, 메모리 셀 내에 기억되어 있는 데이터가 파괴되어 버리는 일은 없다. 이 때, 도면 중의 전체의 MOS 트랜지스터의 Q1∼Q10은 VPP가 접속되어 있기 때문에, 도시 생략된 승압 회로의 출력단에 접속해야할 용량 소자와 병렬로 접속된 기생 용량이 되고, 이 기생 용량분만큼 용량 소자를 체감할 수 있다.
제1도의 메모리 셀 어레이 내의 메모리 셀을 선택할 때에는, 제1도에 도시한 바와 같이, ΦE1을 VPP로부터 VSS로 강하하여 ΦT2를 VPP상태로 유지하며, ΦT1을 VPP로부터 VSS로 강하하여, ΦE2를 VPP의 상태로 유지함으로써, 센스 앰프 S/A와 제2의 메모리 셀 어레이 MCA2와를 개방함과 동시에, 좌측 이퀄라이즈 회로의 이퀄라이즈 동작을 해제한다.
제2의 메모리 셀 어레이 내의 메모리 셀을 선택할 때에는, 동일하게 ΦE1을 VPP의 상태로 유지하고, ΦT2를 VPP로부터 VPP로 강하여, ΦT1을 VPP의 상태로 유지하며, ΦE2를 VPP로부터 VSS로 강하함으로써, 센스 앰프 S/A와 제1의 메모리 셀 어레이 MCA1과를 개방함과 동시에, 우측 이퀄라이즈 회로의 이퀄라이즈 동작을 해제한다.
이상과 같이, 종래에는 비선택시에는 접지 전위에 접속되어 있던 전송 게이트 등의 트랜지스터를 승압 회로의 용량으로서 사용함으로써, 그 기생 용량분만큼 용량 소자의 면적을 줄일 수 있다.
이어서, 제2도에 본 발명의 요부 및 그 제어계를 상세하게 도시한다. 내부 전원 전위 VDD로부터 승압 전위 VPP를 발생시키는 승압 회로 VPPGEN과, 그 출력단에 접속된 커패시터 DC(이하, 디커플링 커패시터라고 한다)와, 제1의 레벨 시프트 회로 201및 제1의 구동 회로 211를 포함하는 MCA1 선택 구동 회로 221과, 제2의 레벨 시프트 회로 202와 제2의 구동 회로 212를 포함하는 MCA2 선택 구동 회로 222와, 로우 디코드 회로 23과, 워드선 구동 회로 24 등으로 구성된다.
레벨 시프트 회로 201, 202는 각각 VPP를 전원으로서 이용하고, 도시 생략된 메모리 셀 어레이 선택 회로의 출력 신호인 eMCA1, eMCA2를 논리 레벨(VSS-VDD간의 진폭)로부터 승압 레벨(VSS-VPP간의 진폭)으로 레벨 시프트한다. 구동회로 211, 212는 각각 VPP를 전원으로서 이용하고, 승압 레벨의 입력 신호를 동일하게 승압 레벨의 출력 신호로서 증폭하여, ΦE1, ΦT2, ΦT1, ΦE2를 각각 구동한다.
로우 디코드 회로 23, 플리 디코드 회로 23; 및 워드선 구동 회로 24는 VPP를 전원으로서 이용하고, 워드선을 승압 레벨로 선택 구동한다. 제12도에 그 상세한 도면이 도시되어 있다. 즉, 로우 디코드 회로 23는 게이트에 승압 레벨의 /PRE2 신호가 인가되는 P 채널형 MOS 트랜지스터 Q21와, 게이트에 논리 레벨의 로우 어드레스 신호 X.Add가 인가되는 N 채널형 MOS 트랜지스터 Q22, Q23, Q24를 직렬로 접속한 회로와 그 3개의 인버터 회로 231, 232, 233으로 구성된다. 플리 디코드 회로 23'는 게이트에 승압 레벨의 /PRE1 신호가 인가되는 P 채널형 MOS 트랜지스터 Q21'와, 게이트에 논리 레벨의 로우 어드레스 신호 X+Add가 인가되는 N 채널형 MOS 트랜지스터 Q22', Q23', Q24'를 직렬로 접속한 회로와 그 3개의 인버터 회로 231', 232', 233', 234'로 구성된다. 워드선 구동 회로 24는 전원에 VPP를 사용한 인버터 회로 Q25, Q26으로 구성된다.
이어서, 제2도에 도시한 회로의 동작을 설명한다. MCA1 및 MCA2의 어느 것도 비선택일 때에는, 신호 eMCA1 및 신호 eMCA2는 공히 로우 레벨(VSS)이다. 이 때, N11, N12, N21, N22는 각각 VPP, VSS, VPP, VSS가 된다. 이 신호가 구동회로 21에서 증폭되어, ΦE1, ΦE2, ΦT1, ΦT2는 어느 것도 VPP가 된다. 그래서 구동 회로 21 내의 최종단의 인버터(P 채널형 MOS 트랜지스터와 N 채널형 MOS 트랜지스터로 구성된다)에서의 프레 앰프측의 P 채널형 MOS 트랜지스터를 통하여 승압 회로의 출력단과 ΦE1, ΦE2, ΦT1, ΦT2의 각 신호선이 공통으로 접속되게 된다. 또한, 이들 각 신호선은 메모리 셀 어레이 중의 대단히 많은 비트선 쌍(수백개)을 동시에 구동하기 위해 기생 용량은 대단히 크다. 이 결과, 디커플링 커패시터 DC를 비교적 소용량으로 하는 것이 가능하게 된다.
이어서, 일례로서, MCA2가 선택된 경우의 동작을 설명한다. 신호 MCA1은 로우 레벨로부터 하이 레벨(VDD)로 천이하고, 신호 eMCA2는 로우 레벨 상태로 유지한다. 이 결과 N11, N12, N21, N22는 각각 VSS, VPP, VPP, VSS가 된다. 이 신호가 구동 회로 21에서 증폭되고, ΦE1, ΦE2, ΦT1, ΦT2는 각각 VPP, VSS, VPP, VSS가 된다. 이 결과, 센스 앰프 S/A와 제1의 메모리 셀 어레이 MCA1과를 개방함과 동시에, 우측 이퀄라이즈 회로의 이퀄라이즈 동작을 해제한다. 더우기 계속해서, 워드선 구동 회로 24의 동작에 의해, 워드선 WL이 승압 레벨로 구동되고, 센스 앰프 S/A의 동작에 의해 판독 등의 동작이 행해진다.
MCA1이 선택된 경우도 거의 동일하기 때문에 설명을 생략한다.
제3도에 본 발명의 DRAM의 개략 구성도를 도시한다. 총 기억 용량은 64 M 비트 DRAM을 가정하고 있다. 반도체 칩 9에는 4개의 16 M 비트의 메모리 셀과 이것에 부수하는 센스 앰프, 디코더 등의 코어부 주변 회로로 구성되는 코어 블럭 CB0, CB1, CB2, CB3이 배치되어 있다. CB0과 CB1과의 사이 및 CB2와 CB3과의 사이에는 워드선의 승압 전위 VPP를 발생시키는 VPP발생 회로 VPPPUMP가 각각 배치되어 있다. 각 코어 블럭 CB의 데이터 출력부에는 데이터 멀티 플랙서 회로 MUX 및 데이터 버퍼 회로 DIB가 각각 배치되어 있다. 또, 각 코어 블럭의 근방에는 칼럼 용장 회로의 치환 데이터를 유지하는 페이즈 어레이 CFUSE가 각각 배치되고, CB0과 CB1과의 사이에는 1/2 VDD등의 중간 전위의 참조 전위를 발생시키는 참조 전위 발생 회로 VREF가, CB2와 CB3과의 사이에는 전원 투입시의 칩 내부의 초기화를 행할 때의 초기화 신호를 발생시키는 파워-온 리세트 회로 PWRON이 각각 배치되어 있다. CB0과 CB2와의 사이에는 기판 전위 발생 회로 SSB, 데이터 입출력 버퍼 I/O buffer 및 Pad, 데이터 출력 폭에 따라 Pad를 선택하는 IO 데이터 멀티 플랙서 회로 X1MUX를 순서대로 배치하고, CB1과 CB3과의 사이에는 셀프 르플레쉬 제어 회로 Self refresh, 어드레스 버퍼 address buffer, 로우계 제어 회로 RAS series, 데이터 콘트롤 회로 DCC가 순서대로 배치되어 있다. 또, 칩 9의 중심부에는 컬럼 퍼셜 디코더 회로 CPD, 어드레스 천이 검출 회로 ATD, 로우 퍼셜 디코더 회로 RPD, 컬럼 어드레스 스위치 회로 ASD가 각각 배치되어 있다.
이어서, 제4도에 16 M 코어 블럭 CB의 구성을 도시한다. 32개의 메모리 셀 어레이 Cell과 33개의 코어부 주변 회로 S/A가 복수개 교대로 배치되며, 메모리 셀 블럭을 구성하며, 그 일단에 컬럼 디코더 회로 C/D가 배치되어 있다. 컬럼 선택선 CSL은 열 방향으로 복수개 배열되고, 컬럼 디코더 회로 C/D에 의해 선택 구동된다. 컬럼 선택선 CSL은 동일 열에 속하는 각 행의 코어부 주변 회로 S/A에 선택 신호를 공급한다. 보다 상세하게는, 컬럼 선택선은 센스 앰프 회로의 부분 활성 및 컬럼 게이트 회로의 구동에 사용된다. 메모리 셀 블럭은 상하조(上下組)로 되어 16 M 코어 블럭 CB를 구성하고, 양자의 사이에는 각 메모리 셀 어레이에 대응하는 로우 디코더 회로 R/D(23), 로우 디코더 회로의 구동 신호 공급 회로 WDRV 및 로우 용장 회로 치환 데이터를 유지하는 RFUSE가 각각 배치되고, 또, 데이터선 증폭 회로 DQB, 블럭 제어 회로 BC 등이 각각 배치되어 있다. 또, 코어 블럭 CB의 주변부에는 각 코어부 주변 회로에 대응하는 P 채널형 센스 앰프 구동 회로 PSAD가 각각 배치되어 있다.
제1도 및 제2도에 도시된 메모리 셀 어레이 MCA1, MCA2는 가각 제4도의 메모리 셀 어레이 Cell의 대응하고, 도시한 바와 같이, 하나의 16 M 코어 블럭 CB는 64개의 메모리 셀 어레이 Cell(MCA)를 갖고, 1 칩에서 256개의 메모리 셀 어레이 Cell(MCA)를 갖는다. 이하, 제3도, 제4도에 도시한 블럭 구성에 의해 어느 정도의 기생 용량이 얻어지고, 그 결과 디커플링 커패시터를 절약할 수 있는지를 도시한다.
먼저 전송 게이트 회로의 기여분을 계산한다. 1메모리 셀 어레이 중에 비트 선은 1024쌍 존재한다(리던던시 비트선 무시). 따라서, 1칩 중에 존재하는 전송 게이트 회로의 갯수는 262144개가 된다. 그런데, 1 전송 게이트 회로는 2개의 N 채널형 MOS 트랜지스터로 구성되어 있다. 따라서, 전송 게이트 회로의 MOS 트랜지스터의 갯수는 524288개가 된다. MOS 트랜지스터의 크기는 예를 들면 게이트 폭 0.8㎛, 게이트 길이 0.56㎛로 하면, 일 MOS 트랜지스터에서의 채널 영역의 면적은 0.45μ㎡이 되어, 이것을 전 MOS 트랜짓터에 대하여 합산하면, 234880μ㎡가 된다. 게이트 산화막 두께를 12㎚로 하면, 이것은 0.68㎋의 기생 용량에 상당한다.
이어서, 이퀄라이즈 회로의 기여분을 계산한다. 1 메모리 셀 어레이 중에 존재하는 이퀄라이즈 회로의 개수수도, 262144개이다. 일 이퀄라이즈 회로는 3개의 MOS 트랜지스터로 구성되어 있고, 게이트 폭 0.8㎛, 게이트 길이 0.56의 MOS 트랜지스터가 2개, 게이트 폭 2.0㎛, 게이트 길이 0.56㎛의 MOS 트랜지스터가 1개로 구성되어 있다. 따라서, 전 MOS 트랜짓터에 대하여 합산하면, 채널 영역의 총 면적은 528482μ㎡가 된다. 이것은 1.52㎋의 기생 용량에 상당한다.
상기 게산하여 구해진 기생 용량을 더하면, 약 2.2㎋가 된다. 판독시에 선택된 메모리 셀 어레이는 통상 수개(8K의 리플레쉬 사이클 제품에서 4개, 4K의 리플레쉬 사이클 제품에서는 8개이다)이기 때문에, 실질적으로 거의 전부가 기생 용량으로서 기여하는 셈이 된다. 또, 64 MDRAM에서, 안정된 동작을 보상하기 위해서는, 약 5㎋의 디커플링 커패시터 DC가 필요로 되고 있다. 그러나, 본 발명의 회로 구성에 의해, 이것을 약 1/2의 2.8㎋ 정도로 하는 것이 가능하게 된다. 따라서, 대폭적으로 칩 면적의 삭감에 기여한다.
이와 같이, 대용량의 DRAM 등, 다수의 메모리 셀 어레이로 분할하고, 동시에 활성화되는 메모리 셀 어레이의 갯수의 전체에 대한 비율을 감소시킴으로써, 기생 용량의 합계를 증사시키게 되어 대폭적인 칩 면적의 삭감에 기여한다.
또한, 제11도에 도시한 바와 같이, 디커플링 커패시터 DC는 칩 위에서는 도처에 산재하고 있다.
이어서, 제5도∼제10도를 참조하여 승압 회로 VPPGEN에 대하여 상세하게 설명한다.
제5도에, 승압 회로 VPPGEN의 회로 구성을 도시한다. 즉, 참조 전위 발생 회로 50, 비교 회로 51, 52, 53, 링 오실레이터 회로 54, 55, 56, 드라이버 회로 57, 58, 59, 챠지 펌프 회로 60, 61, 62, 분압 회로 63, 64, 65, 전원 강압 트랜지스터 Q66으로 구성된다. 도면으로부터 알 수 있듯이, 외부에서 입력된 외부 전위 VCC를 전원 강압 트래지스터 Q66에 의해 강압하여 VDD를 발생시켜서, 이 VDD를 챠지 펌프 회로 60, 61에 의해 다시 승압함으로써, 승압 전위 VPP를 발생하고 있다. 전원 강압 트랜지스터 Q66는 VDD를 승압한 전위인 VPPD에 의해 구동하고 있다. 또, VPP발생은 스탠바이시 전용의 계통과 동작시 전용의 계통의 2종류의 계통에 의해 행한다. 이와 같이, 3개의 승압 계통으로 구성되며, 각각 독립적으로 피드백형 제어에 의해 승압 동작을 행한다.
제6도에, VPP, VPPD, VDD의 VCC에 대한 변화의 모양을 셀 커패시터 플레이트 전위 VPL, 비트선 전위 VBL, 기판 전위 VBB와 어울러 도시했다. 약 3V에서 약 4V의 사이에 전압의 무변동 영역이 존재한다.
제7도에 링 오실레이터 54 및 드라이버 회로 57의 일부를 상세히 도시한다. 링 오실레이터 54는 NAND 게이트 541 및 우수단의 인버터 542, 543, 544, 545, 546, 547이 링 형상으로 접속되어 있다. 드라이버 회로는 인버터 회로 571, 572, 573, 574, 575, 576, 578, 579, 580, 581, 582, 583, 584가 직렬로 접속되고, 각각 순서대로 지연된 신호 출력인 /C0, C0, /C1, C1, /C2, C2, /C3, C3, /C4, C4, /C5, C5, /C6, C6을 생성한다.
제8도에 드라이버 회로 57의 나머지 부분을 상세히 도시한다. 신호 A1은 신호 C1 및 C4로부터 NAND 게이트 585 및 인버터 586, 587, 589에 의해 생성된다. 신호 B1은 신호 C1 및 C6으로부터 NAND 게이트 590 및 인버터 591, 592, 593에 의해 생성된다. 신호 C11은 신호 C3, /C6, C2, /C0으로부터 ANDNOR 게이트 604, 인버터 605, 606, 607에 의해 생성된다. 신호 C12는 신호 C3, /C6, C2, /C0으로부터 ORNAND 게이트 608, 인버터 609, 610, 611, 612에 의해 생성된다. 신호 A2는 신호 C1 및 C4로부터 NOR 게이트 594 및 인버터 595, 596, 597, 598에 의해 생성된다. 신호 B2는 신호 C1 및 C6으로부터 NOR 게이트 599 및 인버터 600, 601, 602, 603으로 생성된다.
제9도에, 챠지 펌프 회로를 상세히 도시한다. 이 챠지 펌프 회로는 커패시터 Q31, Q32, Q33, Q41, Q42 및 N 채널형 MOS 트랜지스터 Q35, Q36, Q37, Q38, Q39, Q40으로 구성된다.
제10도에, 챠지 펌프 회로의 동작을 도시한다. 챠지 펌프는 회로는 상하 각각 대칭의 회로로 구성되어 있으나, 간단하게 하기 위해, 상반분의 동작만을 설명한다. 또, 설명을 간단하게 하기 위해, 기생 용량은 일체 고려하지 않고, 커패시터 커플링비는 무한대로 한다. 드라이버 회로(57)에 의해 신호 C0으로부터 신호 C6은 제10도와 같은 파형이 된다. 1 사이클 동작이 오나료된 초기 상태에서, 노드 A 및 노드 B는 ADD, 노드 C는 2VDD이다. 시각 t1에서, 신호 C1이 VSS에서 VDD로 되면, 커패시터 Q44의 용량 결합에 의해, 노드 C가 2VDD에서 3VDD로 승압된다. 시각 t2에서, 신호 A1이 VSS에서 VDD로 상승하면, 커패시터 Q31의 용량 결합에 의해 노드 A는 VDD에서 2VDD로 승압된다. MOS 트랜지스터 Q39의 게이트에는 3VDD가 인가되어 있기 때문에, 노드 B에 2VDD에 전송된다. 이어서, 시각 t3에서, 신호 B1이 VSS에서 VDD로 상승하면, 커패시터 Q33의 용량 결합에 의해 노드 B가 2VDD에서 3VDD로 승압된다. 이 때, MOS 트랜지스터 Q39는 커트오프한다. 이 결과, 3VDD가 게이트에 인가된 MOS 트랜지스터 Q35는 도통하고, 노드 A의 2VDD의 출력 노드인 VPP 노드로 전송된다. 이어서, 시각 t4에서, 다시 C1이 상승하고, 시각 t5에서 A1, B1이 VDD에서 VSS로 강하하며, 시각 t6에서 C1이 강하한다. 승압·전송 동작 종료의 시각 t5의 전후에 C1을 VDD로 하고, 노드 C를 3VDD로 하는 이유는, 노드 B를 VDD로 확실하게 초기화하기 위해서이다.
이상 설명한 바와 같이, 이론적으로는, 2VDD가 정상적으로 출력되도록 구성되어 있으나, 실제로는 부귀환 제어에 의해, 또 기생 용량에 의해 VDD가 3V에 대하여, VPP가 약 4.3V 정도이다. 종래와 비교하여 대단히 효율이 좋은 챠지 펌프이다. 그러나, 고주파의 잡음이 발생하기 쉬운 구조이므로, 출력 단자에는 대용량의 디커플링 커패시터 DC를 접속할 필요가 있다. 따라서, 제2도에 도시한 제어 방식을 이용하여 적극적으로 기생 용량을 이용함으로써, 제9도에 도시한 챠지 펌프의 특성을 최대한으로 발휘할 수 있다.
이상, 본 발명을 64 M DRAM에 사용할 때의 실시예를 상세히 설명했지만, 본 발명은 상술한 구성에 한정되는 것이 아니며, 발명의 취지를 이탈하지 않는 한, 각종 변경이 가능함은 말할 필요도 없다. 특히, 전원 회로의 구성에 있어서, 상기 실시예에서는, 강압 전위 VDD를 더욱 승압했으나, 외부에서 입력되는 전원 전위인 VCC를 직접 승압해도 좋고, 이 경우는 전원 회로가 간략화되는 효과도 존재한다.
한편, 본원 청구 범위의 각 구성 요건에 병기된 도면 참조 번호는, 본 발명의 이해를 용이하게 하기 위한 것이며, 본 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로서 병기한 것이 아니다. 본 발명을 사용함으로써, 디커플링 커패시터의 용량을 감소시킬 수 있고, 칩 면적의 삭감에도 기여한다. 더우기, 다수의 메로리 셀 어레이를 배치하여, 그 중 일부의 어레이만을 활성화시키도록 구성한 경우에는 디커플링 커패시터 용량을 더욱 체감시킬 수 있다.

Claims (16)

  1. 승압 전위를 발생하는 승압 회로(VPPGEN), 제1의 비트선 쌍(BLL, /BLL)을 포함하는 제1의 메모리 셀 어레이(MCA1), 제2의 비트선 쌍(BLR, /BLR)을 포함하는 제2의 메모리 셀 어레이(MCA2), 센스 앰프 회로(S/A), 상기 제1의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제1의 전송 게이트 회로(Q4, Q5), 상기 제2의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제2의 전송 게이트 회로(Q9, Q10), 상기 제1의 비트선 쌍을 이퀄라이즈하는 트랜지스터를 갖는 제1의 이퀄라이즈 회로(Q1, Q2, Q3), 상기 제2의 비트선 쌍을 이퀄라이즈하는 트랜지스터를 갖는 제2의 이퀄라이즈 회로(Q6, Q7, Q8), 상기 제1 및 제2의 메모리 셀 어레이의 어떤 메모리 셀도 선택되어 있지 않을 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트 및 상기 제1 및 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트에 각각 상기 승압 전위를 인가하는 제어 회로(221, 222)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제어회로는, 더욱더 상기 제1의 메모리 셀 어레이 중의 메모리 셀을 선택할 때는 상기 제1의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 접지 전위를 인가함과 동시에 상기 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 승압 전위를 인가하고, 상기 제2의 메모리 셀 어레이 중의 메모리 셀을 선택할 때는 상기 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 접지 전위를 인가함과 동시에 상기 제1의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트에 각각 승압 전위를 인가하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1 및 제2의 메모리 셀 어레이에는 각각 제1 및 제2의 워드선 구동 회로(24)가 접속되어 있고, 이 제1 및 제2의 워드선 구동 회로는 상기 승압 전압에 의해 동작을 하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제1 및 제2의 워드선 구동 회로는 각각 제1 및 제2의 로우 디코드 히로(23)의 선택 신호에 따라 제어되고, 이 제1 및 제2의 로우 디코드 회로는 상기 승압 전위에 의해 동작하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제어 회로는 적어도 상기 제1의 메모리 셀 어레이를 선택하는 제1의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제1의 레벨 시프트 회로(201), 상기 제2의 메모리 셀 어레이를 선택하는 제2의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제2의 레벨 시프트 회로(202)를 구비하고, 이 제1 및 제2의 레벨 시프트 회로의 전원에 상기 승압 전위가 사용되고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 제어 회로는 더욱더, 상기 제1 및 제2의 레벨 시프트 회로에 각각 접속된 제1 및 제2의 구동 회로(211, 212)를 구비하고, 이 제1 및 제2의 구동 회로는 상기 승압 전위를 전원으로서 사용하고 상기 제1 및 제2의 메모리 셀 어레이의 어떤 메모리도 선택되어 있지 않은 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트 및 상기 제1 및 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트를 승압 전위로 구동하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 승압 회로의 출력에는 용량 소자(DC)가 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 승압 회로는 외부에서 입력되는 전위를 강압(降壓)하고 다시 이것을 승압하여 상기 승압 전위를 발생시키는 것을 특징으로 하는 반도체 기억 장치.
  9. 승압 전위를 발생하는 승압 회로(VPPGEN), 제1의 비트선 쌍(BLL, /BLL)을 포함하는 제1의 메모리 셀 어레이(MCA1), 제2의 비트선 쌍(BLR, /BLR)을 포함하는 제2의 메모리 셀 어레이(MCA2), 센스 앰프 회로(S/A), 상기 제1의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제1의 전송 게이트 회로(Q4, Q5), 상기 제2의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제2의 전송 게이트 회로(Q9, Q10), 상기 제1 및 제2의 메모리 셀 어레이의 어떤 메모리 셀도 선택되어 있지 않은 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 상기 승압 전위를 인가하는 제어 회로(221, 222)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 더욱더 상기 제1의 메모리 셀 어레이 중의 메모리 셀을 선택할 때는 상기 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 접지 전위를 인가함과 동시에 상기 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 승압 전위를 인가하고, 상기 제2의 메모리 셀 어레이 중의 메모리 셀을 선택할 때에는 상기 제1의 전송 게이트 회로 내의 트랜짓터의 게이트에 접지 전위를 인가함과 동시에 상기 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 승압 전위를 인가하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 제1 및 제2의 메모리 셀 어레이에는 각각 제1 및 제2의 워드선 구동 회로(24)가 접속되어 있고, 이 제1 및 제2의 워드선 구동 회로는 상기 승압 전위에 의해 동작하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 제1 및 제2의 워드선 구동 회로는 각각 제1 및 제2의 로우 디코드 회로(23)의 선택 신호에 따라 제어되고, 이 제1 및 제2의 로우 디코드 회로는 상기 승압 전위에 의해 동작하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제어 회로는 적어도 상기 제1의 메모리 셀 어레이를 선택하는 제1의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제1의 레벨 시프트 회로(201), 상기 제2의 메모리 셀 어레이를 선택하는 제2의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제2의 레벨 시프트 히로(202)를 구비하고, 이 제1 및 제2의 레벨 시프트 회로의 전원에 상기 승압 전위가 사용되고 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 제어 회로는 더욱더, 상기 제1 및 제2의 레벨 시프트 회로에 각각 접속된 제1 및 제2의 구동회로(211, 212)를 구비하고, 이 제1 및 제2의 구동 호로는 상기 승압 전위를 전원으로서 사용하고 상기 제1 및 제2의 메모리 셀 어레이의 어떤 메모리 셀도 선택되어 있지 않을 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트를 승압 전위로 구동하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제9항에 있어서, 상기 승압 회로의 출력에는 용량 소자(DC)에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  16. 제9항에 있어서, 상기 승압 회로는 외부에서 입력된 전위를 강압하고 다시 이것을 승압하여 상기 승압 전위를 발생시키는 것을 특징으로 하는 반도체 기억 장치.
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