JP2000036193A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速化と低消費電力化のレベル変換回路を備
えた半導体集積回路装置を提供する。 【解決手段】 第１導電型のプリチャージＭＯＳＦＥＴ
により出力ノードを第１の電位にプリチャージし、上記
第１電位に対応された信号振幅の１ないし複数の入力信
号を受ける１ないし複数の第２導電型のＭＯＳＦＥＴか
らなる論理ブロックによりディスチャージ経路を形成
し、上記出力ノードにソースが接続され、ゲートに上記
第１電位に対応された固定電圧が印加された第２導電型
の第１のＭＯＳＦＥＴと、上記出力ノードにゲートが接
続され、ソースが回路の接地電位に接続された第２導電
型の第２のＭＯＳＦＥＴと、上記第１電位より絶対値的
に大きな第２電位にソースが接続され、ゲートとドレイ
ンとが交差接続されて、上記第１と第２のＭＯＳＦＥＴ
のドレインに接続されてなる第１導電型の第３と第４の
ＭＯＳＦＥＴとを設け、上記第２のＭＯＳＦＥＴのドレ
インから上記第２電位に対応したレベル変換信号を得る
ようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばメインワード線とサブワード線とを
備えた分割ワード線方式のダイナミック型ＲＡＭ（ラン
ダム・アクセス・メモリ）におけるメインワードドライ
バ等のレベル変換機能付論理回路に利用して有効な技術
に関するものである。

【０００２】

【従来の技術】選択されるメモリセルが設けられる必要
なメモリブロックのみを動作させ、動作させるメモリエ
リアをできるだけ少なくして低消費電力を図ること、及
びメモリセルが接続されるサブワード線の選択動作の高
速化を図るために、メインワード線に対してメモリセル
が接続される複数のサブワード線を設けるようにした分
割ワード線方式が提案されている。このような分割ワー
ド線方式の例としては、特開平２−１５８９９５号公報
がある。なお、上記公報ではメインワード線を前置ワー
ド線と称し、サブワード線をワード線と称している。

【０００３】

【発明が解決しようとする課題】ダイナミック型メモリ
セルでは、ビット線に伝えられるセンスアンプのハイレ
ベルに対して、アドレス選択ＭＯＳＦＥＴのゲートが接
続されるワード線（サブワード線）の電位をそのしきい
値電圧以上に高くする必要がある。これに対して、上記
低消費電力化のために内部回路側の動作電圧は低くされ
るものであり、上記ワード線（メインワード線）を駆動
する回路では、レベル変換機能を設けることが必要とさ
れる。このレベル変換機能として、デコーダ回路のプリ
チャージ電圧を上記昇圧電圧に対応した高電位とし、そ
れを上記降圧電圧の信号振幅がゲートに供給されたＭＯ
ＳＦＥＴでディスチャージ（論理ブロック）を構成する
ことが考えられる。なお、メインワード線の信号振幅を
小さくし、サブワードドライバにレベル変換機能を付加
することも考えられる。この場合には、サブワードドラ
イバの回路素子数が増大して、高密度に設けられるサブ
ワード線のピッチに合わせて上記サブワードドライバを
形成することが困難となる。

【０００４】上記メインワード線の選択信号を形成する
レベル変換回路では、デコード回路での信号振幅が上記
昇圧電圧に対応した大きなものとなり、動作速度が遅く
なるとともに消費電流も増大してしまうという問題が生
じる。特に、内部電圧は２．５かそれ以下に小さくされ
る反面、アドレス選択ＭＯＳＦＥＴのしきい値電圧は、
記憶キャパシタの情報保持時間を確保するためにリーク
電流を小さくするために１．６Ｖ程度に高く形成される
ことから、センスアンプの動作電圧を２．０Ｖとした場
合でも上記ワード線の昇圧電圧が３．６Ｖ程度と高くな
ってその差が拡大する傾向にあるので、上記のようなレ
ベル変換回路での信号遅延と消費電力の増大は無視でき
なくなる。

【０００５】この発明の目的は、高速化と低消費電力化
のレベル変換回路を備えた半導体集積回路装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１導電型のプリチャージ
ＭＯＳＦＥＴにより出力ノードを第１の電位にプリチャ
ージし、上記第１電位に対応された信号振幅の１ないし
複数の入力信号を受ける１ないし複数の第２導電型のＭ
ＯＳＦＥＴからなる論理ブロックによりディスチャージ
経路を形成し、上記出力ノードにソースが接続され、ゲ
ートに上記第１電位に対応された固定電圧が印加された
第２導電型の第１のＭＯＳＦＥＴと、上記出力ノードに
ゲートが接続され、ソースが回路の接地電位に接続され
た第２導電型の第２のＭＯＳＦＥＴと、上記第１電位よ
り絶対値的に大きな第２電位にソースが接続され、ゲー
トとドレインとが交差接続されて、上記第１と第２のＭ
ＯＳＦＥＴのドレインに接続されてなる第１導電型の第
３と第４のＭＯＳＦＥＴとを設け、上記第２のＭＯＳＦ
ＥＴのドレインから上記第２電位に対応したレベル変換
信号を得るようにする。

【０００７】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域（メモリアレイ制御回
路）１１が設けられる。このメインロウデコーダの上下
には、メインワードドライバ領域１２が形成されて、上
記上下に分けられたメモリアレイのメインワード線を駆
動する駆動回路が設けられることの他、後述するような
サブワード選択線やセンスアンプを駆動するメモリアレ
イ制御回路が設けられる。

【００１０】上記メモリセルアレイ（以下、サブアレイ
と称する）１５は、その拡大図に示すように、センスア
ンプ領域１６、サブワードドライバ領域１７に囲まれて
形成される。上記センスアンプ領域１６と、上記サブワ
ードドライバ領域１７の交差部は、交差領域（クロスエ
リア）１８とされる。上記センスアンプ領域１６に設け
られるセンスアンプは、シェアードセンス方式により構
成され、上記メモリアレイの両端部に配置されるサブア
レイに対応したものを除いて、センスアンプを中心にし
て左右に相補ビット線が設けられ、左右いずれかのサブ
アレイ１５の相補ビット線に選択的に接続される。

【００１１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。上記メインワードド
ライバ領域１２にサブワード選択用のサブワード選択線
のドライバ（ＦＸドライバ）も設けられ、後述するよう
に上記メインワード線と平行に延長されてサブワード選
択線の選択信号を形成する。そして、センスアンプを駆
動する後述するスイッチＭＯＳＦＥＴも設けられる。

【００１２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、特に制限されないが、サブ
ワード線が２５６本と、それと直交する相補ビット線
（又はデータ線）が２５６対とされる。上記１つのメモ
リアレイにおいて、上記サブアレイ１５がビット線方向
に１６個設けられるからサブワード線が約４Ｋ分設けら
れ、ワード線方向に１６個設けられるから相補ビット線
が約４Ｋ分設けられる。このようなメモリアレイがメモ
リチップ１０の全体で４個設けられるから、メモリチッ
プ１０の全体での記憶容量は、４×４Ｋ×４Ｋ＝６４Ｍ
ビットのようにされる。

【００１３】上記１つのメモリアレイは、メインワード
線方向に対して１６個に分割される。かかる分割された
サブアレイ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／１６の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１４】図２には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図１に示
されたメモリアレイの中の４つのサブアレイＳＢＡＲＹ
が代表として示されている。図２においては、サブアレ
イＳＢＡＲＹが形成される領域には斜線を付すことによ
って、その周辺に設けられたサブワードドライバ領域、
センスアンプ領域及びクロスエリアとを区別するもので
ある。

【００１５】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、同図の右下に配置される第１のサブアレイ
ＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置さ
れ、相補ビット線対は２５６対から構成される。それ
故、上記２５６本のサブワード線ＳＷＬに対応した２５
６個のサブワードドライバＳＷＤは、かかるサブアレイ
の左右に１２８個ずつに分割して配置される。上記２５
６対の相補ビット線ＢＬに対応して設けられる２５６個
のセンスアンプＳＡは、前記のようなシェアードセンス
アンプ方式に加えて、さらに交互配置とし、かかるサブ
アレイの上下において１２８個ずつに分割して配置され
る。

【００１６】同図の右上配置される第２のサブアレイＳ
ＢＡＲＹは、特に制限されないが、正規のサブワード線
ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線
が設けられ、相補ビット線対は２５６対から構成され
る。それ故、上記２５６＋８本のサブワード線ＳＷＬに
対応した２６４個のサブワードドライバＳＷＤは、かか
るサブアレイの左右に１３２個ずつに分割して配置され
る。センスアンプは、上記同様に１２８個ずつが上下に
配置される。すなわち、上記右側の上下に配置されるサ
ブアレイＳＢＡＲＹに形成される２５６対のうちの１２
８対の相補ビット線は、それに挟まれたセンスアンプＳ
Ａに対してシェアードスイッチＭＯＳＦＥＴを介して共
通に接続される。

【００１７】同図の左下配置される第３のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが２５６本により構成される。上記同
様に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
２５６本のうちの１２８本のサブワード線ＳＷＬは、そ
れに挟まれた領域に形成された１２８個のサブワードド
ライバＳＷＤに対して共通に接続される。上記のように
左下配置されるサブアレイＳＢＡＲＹは、２５６対から
なる正規の相補ビット線ＢＬに加えて、４対の予備（冗
長）ビット線４ＲＥＤが設けられる。それ故、上記２６
０対からなる相補ビット線ＢＬに対応した２６０個のセ
ンスアンプＳＡは、かかるサブアレイの上下に１３０個
ずつに分割して配置される。

【００１８】同図の左上配置される第４のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
が８本設けられ、下隣接のサブアレイと同様に正規の相
補ビット線対の２５６対に加えて、予備のビット線が４
対設けられるので、サブワードドライバは、左右に１３
２個ずつ分割して配置され、センスアンプＳＡは上下に
１３０個ずつが分割して配置される。

【００１９】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図１のように１６ＭビットのＤＲ
ＡＭでは、ビット線方向には８組のサブアレイが形成さ
れ、ワード線方向には８組のサブアレイが構成される。
１つの組が４個のサブアレイで構成されるから、上記１
６Ｍビットのメモリアレイでは、８×８×４＝２５６個
のサブアレイが設けられる。上記２５６個のサブアレイ
を持つメモリアレイがチップ全体では４個設けられるか
ら、メモリチップ全体では２５６×４＝１０２４個もの
サブアレイが形成されるものである。

【００２０】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に８組（１６個）のサブアレイを貫
通するように延長される。そして、サブワード選択線Ｆ
Ｘ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂ
からなる４本とが上下のサブアレイ上に分けて延長させ
るようにする。このように２つのサブアレイに対して１
組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、
かつ、それらをサブアレイ上を延長させるようにする理
由は、メモリチップサイズの小型化を図るためである。

【００２１】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが上下２つのサブアレイ
に対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７
Ｂを共通に割り当て、しかも、それをサブアレイ上をメ
インワード線と平行に互いに混在させるように配置させ
ることにより、格別な配線専用領域を設けることなく形
成することができる。

【００２２】上記サブアレイ上には、８本のサブワード
線に対して１本のメインワード線が設けられるものであ
り、その８本の中の１本のサブワード線を選択するため
にサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要になるも
のである。メモリセルのピッチに合わせて形成されるサ
ブワード線ＳＷＬの８本分に１本の割り合いでメインワ
ード線ＭＷＬが形成されるものであるために、メインワ
ード線ＭＷＬの配線ピッチは緩やかになっている。した
がって、メインワード線ＭＷＬと同じ配線層を利用し
て、上記サブワード選択線をメインワード線の間に形成
することは配線ピッチの緩やかさを少し犠牲にするだけ
で比較的容易にできるものである。

【００２３】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００２４】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００２５】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００２６】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバＳＷＤ
では、右側にはサブアレイが存在しないから左側のサブ
アレイのサブワード線ＳＷＬのみを駆動する。

【００２７】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線（メインＩＯ線ともいう）ＭＩＯやローカル
入出力線（ローカルＩＯ線ともいう）ＬＩＯに対応して
設けられるＩＯスイッチ回路ＩＯＳＷや、センスアンプ
を駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭ
ＯＳＦＥＴを駆動するための駆動回路、プリチャージＭ
ＯＳＦＥＴを駆動する駆動回路等の周辺回路を形成する
必要があるために、その素子数は少なくする必要があ
る。図２の実施例では、上／下の２つのサブアレイでサ
ブワード選択線駆動回路ＦＸＤを共用して面積増加を抑
えている。

【００２８】上記クロスエリアのうち、第２のサブワー
ド選択線のうち偶数に対応したＦＸ０〜ＦＸ６の延長方
向Ａに配置されたものには、後述するようにセンスアン
プに対してオーバードライブ用の電源電圧ＶＤＤを供給
するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６、内部
降圧電圧ＶＤＬを供給するＮチャンネル型のパワースイ
ッチＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回
路の接地電位ＶＳＳを供給するためのＮチャンネル型の
パワーＭＯＳＦＥＴＱ１４が設けられる。

【００２９】上記クロスエリアのうち、第２のサブワー
ド選択線のうち奇数に対応したＦＸ１〜ＦＸ７の延長方
向Ｂに配置されたものには、ＩＯスイッチ回路（ローカ
ルＩＯ（ＬＩＯ）とメインＩＯ（ＭＩＯ）間のスイッ
チ）と、ビット線のプリチャージ及びイコライズ用ＭＯ
ＳＦＥＴをオフ状態にさせるインバータ回路と、特に制
限されないが、センスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴとが設けられる。このＮチャンネル型のパワーＭＯ
ＳＦＥＴは、センスアンプ列の両側からセンスアンプを
構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥ
Ｔの共通ソース線（ＣＳＮ）に接地電位を供給するもの
である。つまり、センスアンプエリアに設けられる１２
８個又は１３０個のセンスアンプに対しては、上記Ａ側
のクロスエリアに設けられたＮチャンネル型のパワーＭ
ＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮ
チャンネル型のパワーＭＯＳＦＥＴの両方により接地電
位が供給される。

【００３０】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００３１】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。この場合、上記オー
バードライブ用のＭＯＳＦＥＴにより増幅開始時には、
電源電圧ＶＤＤのような高い電圧が供給されるので、ハ
イレベルにされるべきビット線の変化を高速にでき、ビ
ット線の電位がＶＤＬに到達すると上記共通化されたパ
ワースイッチＭＯＳＦＥＴによりＶＤＬが与えられる。

【００３２】図３には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３３】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００３４】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００３５】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。

【００３６】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００３７】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。

【００３８】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち下がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００３９】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。

【００４０】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００４１】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解
読して形成された選択信号よりスイッチ制御される。な
お、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦ
ＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳ
ＦＥＴを並列に接続したＣＭＯＳスイッチ構成としても
よい。

【００４２】上記のようにカラム選択信号ＹＳにより、
２対の相補ビット線を選択する構成では、図２の実施例
で２本の点線で示されたローカル入出力線ＬＩＯとメイ
ン入出力線ＭＩＯは、上記二対の入出力線に対応するも
のである。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００４３】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。このメインワードドライバ１２とし
て、次に説明するような上記プリデコード信号を受ける
レベル変換機能付論理回路が用いられる。カラムデコー
ダ（ドライバ）５３は、上記アドレスバフッァ５１の時
分割的な動作によって供給されるＹアドレス信号を受け
て、上記選択信号ＹＳを形成する。

【００４４】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれるライ
トアンプ（ライトドライバ）を通して上記メイン入出力
線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出
力バッファ６２の入力部には、レベル変換回路とその出
力信号を上記クロック信号に対応したタイミング信号に
同期させて出力させるための論理部が設けられる。

【００４５】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．０Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．６Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにさ
れ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、第２の形態では
２．５Ｖのような低電圧にされる。このように低い電源
電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが省略さ
れ、上記２．５Ｖの電源電圧ＶＤＤによって上記デコー
ダ回路等の周辺回路が動作させられ、他の電圧は上記と
同様である。

【００４６】図４には、この発明に係るダイナミック型
ＲＡＭに用いられるローデコーダとメインワードドライ
バの一実施例の回路図が示されている。ローデコーダ部
は、内部降圧電圧ＶＰＥＲＩで動作するダイナミック型
回路から構成される。つまり、プリチャージ信号ＸＤＰ
を受けるＮチャンネル型のプリチャージＭＯＳＦＥＴＭ
Ｐ１により出力ノードＮ１を内部降圧電圧ＶＰＥＲＩに
プリチャージさせる。上記出力ノードＮ１には、ディス
チャージ経路を構成するＮチャンネル型ＭＯＳＦＥＴＭ
Ｎ１とＭＮ２が論理ブロックとして設けられる。ＭＯＳ
ＦＥＴＭＮ１のゲートには３ビットのアドレス信号に対
応したプリデコード信号ＡＸ３ｉ（ｉ＝０〜７）が供給
され、ＭＯＳＦＥＴＭＮ２のゲートには２ビットのアド
レス信号に対応したプリデコード信号ＡＸ６ｊ（ｊ＝０
〜３）が供給され、上記ＭＮ２のソースにはマットセレ
クト信号ＭＳＢが供給される。

【００４７】図５の波形図に示すように、上記プリデコ
ード信号ＡＸ３ｉとＡＸ６ｊがハイレベルで、マットセ
レクト信号ＭＳＢがロウレベルのとき、上記出力ノード
Ｎ１のプリチャージ電圧は上記マットセレクト信号ＭＳ
Ｂのロウレベルに引き抜かれて選択レベルとされる。上
記プリデコード信号ＡＸ３ｉとＡＸ６ｊがハイレベルで
も上記マットセレクト信号ＭＳＢがハイレベルならＭＯ
ＳＦＥＴＭＮ２がオフ状態となり、上記出力ノードＮ１
はハイレベルの非選択レベルのままにされ、上記マット
セレクト信号ＭＳＢがロウレベルでもプリデコード信号
ＡＸ３ｉとＡＸ６ｊのいずれかがロウレベルならＭＯＳ
ＦＥＴＭＮ１又はＭＮ２がオフ状態となって上記出力ノ
ードＮ１をハイレベルの非選択レベルにする。このよう
なデコード動作により、出力ノードＮ１の電位は、ＶＰ
ＥＲＩのようなハイレベルと回路の接地電位のようなロ
ウレベルの比較的小さな信号振幅の変化となり、動作の
高速化と低消費電力化を維持することができる。

【００４８】上記のようなローデコーダで形成された選
択レベル（０Ｖ）と非選択レベル（ＶＰＥＲＩ）は、メ
インワードドライバによって昇圧電圧ＶＰＰにレベル変
換させられる。上記ローデコーダの出力ノードＮ１は、
メインワードドライバを構成するＮチャンネル型ＭＯＳ
ＦＥＴＭＮ４のソースとＭＮ３ゲートに供給される。上
記ＭＯＳＦＥＴＭＮ４のゲートには、上記降圧電圧ＶＰ
ＥＲＩが供給され、ＭＯＳＦＥＴＭＮ３のソースには回
路の接地電位が与えられている。

【００４９】上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ４と
ＭＮ３ドレインと昇圧電圧ＶＰＰとの間には、昇圧電圧
ＶＰＰにソースが接続され、ゲートとドレインとが交差
接続されてラッチ形態にされたＰチャンネル型ＭＯＳＦ
ＥＴＭＰ２とＭＰ３が設けられる。上記ＭＯＳＦＥＴＭ
Ｎ３とＭＰ３の共通化されたドレインからレベル変換さ
れた選択信号が形成され、上記昇圧電圧ＶＰＰを動作電
圧として電流増幅動作を行うＣＭＯＳインバータ回路を
通してメインワード線ＭＷＢ１を駆動する。

【００５０】上記レベル変換回路の動作は次の通りであ
る。出力ノードＮ１がハイレベル（ＶＰＥＲＩ）のとき
には、ＭＯＳＦＥＴＭＮ４のゲートとソースとが同電位
となってオフ状態にされ、ＭＯＳＦＥＴＭＮ３がオン状
態にされる。このＭＯＳＦＥＴＭＮ３のオン状態により
Ｐチャンネル型ＭＯＳＦＥＴＭＰ２のゲートを回路の接
地電位のようなロウレベルにするので、かかるＭＯＳＦ
ＥＴＭＰ２がオン状態にされる。上記ＭＯＳＦＥＴＭＮ
４がオフ状態であるので、ＭＯＳＦＥＴＭＰ２のドレイ
ン電位は、昇圧電圧ＶＰＰに対応した高電圧となってＭ
ＯＳＦＥＴＭＮ３をオフ状態にさせる。これにより、出
力信号は回路の接地電位のようなロウレベルとなり、Ｃ
ＭＯＳインバータ回路を通してメインワード線ＭＷＢ１
を昇圧電圧ＶＰＰのようなハイレベルにする。

【００５１】出力ノードＮ１がロウレベルに変化する
と、ＭＯＳＦＥＴＭＮ４のゲートとソース間にＶＰＥＲ
Ｉが印加されてオン状態にされ、ＭＯＳＦＥＴＭＮ３が
オフ状態にされる。このＭＯＳＦＥＴＭＮ４のオン状態
によりＰチャンネル型ＭＯＳＦＥＴＭＰ３のゲートを回
路の接地電位のようなロウレベルにするので、かかるＭ
ＯＳＦＥＴＭＰ３がオン状態にされる。上記ＭＯＳＦＥ
ＴＭＮ３がオフ状態であるので、ＭＯＳＦＥＴＭＰ３の
ドレイン電位は、昇圧電圧ＶＰＰに対応した高電圧とな
ってＭＯＳＦＥＴＭＮ２をオフ状態にさせる。これによ
り、出力信号は昇圧電圧ＶＰＰのようなハイレベルとな
り、ＣＭＯＳインバータ回路を通してメインワード線Ｍ
ＷＢ１を回路の接地電位のようなロウレベルにする。

【００５２】図６には、この発明に係る階層ワード線
（分割ワード線）方式を説明するためのブロック図が示
されている。ローデコーダとメインワードドライバ領域
１１，１２からメインワード線ＭＷＢとサブワード選択
線ＦＸＢを出力し、サブアレイ上を延長させる。サブワ
ードドライバＳＷＤでは、上記メインワード線とサブワ
ード線選択線の論理をとり、メモリセルのアドレス選択
ＭＯＳＦＥＴのゲートが接続されたサブワード線を選択
する。上記サブアレイ列に対応してアドレス情報により
メインワード線ＭＷＢが３２本、サブワード選択線ＦＸ
が８本からなり、その組み合わせで２５６本のサブワー
ド線の中から１本のサブワード線を選択する。このよう
な階層ワード線方式の利点は、メタルピッチ緩和による
製造歩留りの向上と、メインワード線の負荷容量がワー
ドシャント方式に比べて小さくなることである。

【００５３】ここで、Ｍ３は第３層目のアルミニウム層
であり、Ｍ２は第２層目のアルミニウム層である。つま
り、メインワード線ＭＷＢとサブワード選択線ＦＸＢと
は第２層目のメタル層Ｍ２で複数のサブアレイ上を延長
し、それと交差する方向に延長されるサブワード選択線
は第３層目のメタル層Ｍ３で構成される。

【００５４】図７には、この発明に係るダイナミック型
ＲＡＭに用いられるサブワードドライバの構成図が示さ
れている。図７（Ａ）に示した回路では、Ｎチャンネル
型ＭＯＳＦＥＴＭＮ１とＭＮ２及びＰチャンネル型ＭＯ
ＳＦＥＴＭＰ１により構成される。上記ＣＭＯＳインバ
ータ回路を構成するＭＯＳＦＥＴＭＮ１とＭＰ１のゲー
トには、メインワード線ＭＷＢが接続される。上記Ｐチ
ャンネル型ＭＯＳＦＥＴＭＰ１のソースは、サブワード
選択線ＦＸに接続される。上記Ｎチャンネル型ＭＯＳＦ
ＥＴＭＮ１とＭＮ２とは並列接続され、ＭＮ２のゲート
にはサブワード選択線ＦＸＢに接続される。

【００５５】（Ｂ）に示した波形のように、メインワー
ド線ＭＷＢとサブワード選択線ＦＸＢが共にロウレベル
の選択状態で、サブワード選択線ＦＸが昇圧電圧ＶＰＰ
に対応した選択状態のとき、上記ＭＮ１とＭＮ２がオフ
状態でＭＰ１がオン状態となって、サブワード線ＳＷを
昇圧電圧ＶＰＰに対応した選択レベルとする。それ以外
の組み合わせ、つまり、ＦＸがＶＰＰでもメインワード
線ＭＷＢのハイレベル（ＶＰＰ）によりＰチャンネル型
ＭＯＳＦＥＴＭＰ１がオフ状態となり、Ｎチャンネル型
ＭＮ１のオン状態によりサブワード線ＳＷはロウレベル
の非選択レベルにされる。また、メインワード線ＭＷＢ
がロウレベルの選択状態でも、ＦＸがロウレベルでＦＸ
Ｂがハイレベルの組み合わせは、サブワード線ＳＷをロ
ウレベルの非選択レベルとする。

【００５６】図８には、この発明に係るダイナミック型
ＲＡＭに用いられるローデコーダとメインワードドライ
バの他の一実施例の回路図が示されている。この実施例
のローデコーダ部は、前記同様に内部降圧電圧ＶＰＥＲ
Ｉで動作するダイナミック型回路から構成される。そし
て、レベル変換部に用いられたＮチャンネル型ＭＯＳＦ
ＥＴＭＮ４のゲートに、選択信号ＳＥＬ１を供給して、
上記ローデコーダの出力ノードＮ１の出力信号を他のメ
インワードドライバにも用いるようにする。つまり、上
記論理ブロックを共通化して２本のメインワード線ＭＷ
Ｂ１とＭＷＢ２の選択信号を形成するようにするもので
ある。

【００５７】上記メインワード線ＭＷＢ１に対応したＭ
ＯＳＦＥＴＭＮ４のゲートに選択信号ＳＥＬ１を供給
し、メインワード線ＭＷＢ２に対応した図示しない同様
もＭＯＳＦＥＴのゲートには、選択信号ＳＥＬ２を供給
する。この構成では、上記論理ブロックの出力ノードＮ
１がロウレベルの選択状態にされても、選択信号ＳＥＬ
１がロウレベルならＭＯＳＦＥＴＭＮ４はオフ状態にさ
れる。これにより、Ｐチャンネル型ＭＯＳＦＥＴＭＰ３
のゲートが接続されたノードＮ２はフローティング状態
でＶＰＰレベルを維持する。このとき、選択信号ＳＥＬ
２をハイレベル（ＶＰＥＲＩ）すると、上記ノードＮ１
のロウレベルに対応してメインワード線ＭＷＢ２がロウ
レベルの選択レベルにされる。

【００５８】メインワード線ＭＷＢ１に対応したメイン
ワードドライバにおいて、上記の状態が継続するとノー
ドＮ２の電位が不定レベルになるおそれがあるために、
ラッチ回路を構成するようＭＯＳＦＥＴＭＮ５が設けら
れる。このＭＯＳＦＥＴＭＮ５は、上記ＭＯＳＦＥＴＭ
Ｎ３と並列に接続され、そのゲートがＰチャンネル型Ｍ
ＯＳＦＥＴＭＰ３のゲート、つまりノードＮ２に接続さ
れる。これにより、上記のＭＮ４がオフ状態にされたと
きには、ノードＮ２のハイレベルによりＭＯＳＦＥＴＭ
Ｎ５がオン状態となり、ＭＯＳＦＥＴＭＰ２のゲートを
ロウレベルにするので、上記ノードＮ２にはオン状態の
Ｐチャンネル型ＭＯＳＦＥＴＭＰ２からの電流供給によ
ってＶＰＰを維持する。

【００５９】上記のような論理ブロックの共通化によっ
て、回路の簡素化を図ることができる。つまり、図４の
実施例回路では、２本のメインワード線に対して７×２
（＝１４）個のＭＯＳＦＥＴと、２つのＣＭＯＳインバ
ータ回路が必要であるのに対して、図７の実施例回路で
は、同様に２本のメインワード線に対して３＋２×５
（＝１３）個のＭＯＳＦＥＴと２つのＣＭＯＳインバー
タ回路のように素子数を少なくできる。図７において、
ＭＯＳＦＥＴＭＮ５は前記のように素子サイズが小さく
てよいから、実質的には３＋４×２（＝１１）個のよう
に論理ブロックとプリチャージＭＯＳＦＥＴに対応した
素子を削減することができる。

【００６０】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１導電型のプリチャージＭＯＳＦＥＴにより
出力ノードを第１の電位にプリチャージし、上記第１電
位に対応された信号振幅の１ないし複数の入力信号を受
ける１ないし複数の第２導電型のＭＯＳＦＥＴからなる
論理ブロックによりディスチャージ経路を形成し、上記
出力ノードにソースが接続され、ゲートに上記第１電位
に対応された固定電圧が印加された第２導電型の第１の
ＭＯＳＦＥＴと、上記出力ノードにゲートが接続され、
ソースが回路の接地電位に接続された第２導電型の第２
のＭＯＳＦＥＴと、上記第１電位より絶対値的に大きな
第２電位にソースが接続され、ゲートとドレインとが交
差接続されて、上記第１と第２のＭＯＳＦＥＴのドレイ
ンに接続されてなる第１導電型の第３と第４のＭＯＳＦ
ＥＴとを設け、上記第２のＭＯＳＦＥＴのドレインから
上記第２電位に対応したレベル変換信号を得るようにす
ることにより、論理ブロックでの動作電圧が低くできる
から高速動作化と低消費電力化を図ることができるとい
う効果が得られる。

【００６１】（２） 第１導電型のプリチャージＭＯＳ
ＦＥＴにより出力ノードを第１の電位にプリチャージ
し、上記第１電位に対応された信号振幅の１ないし複数
の入力信号を受ける１ないし複数の第２導電型のＭＯＳ
ＦＥＴからなる論理ブロックによりディスチャージ経路
を形成し、上記出力ノードにソースが接続され、ゲート
に上記第１電位に対応された選択信号が印加された第２
導電型の第１のＭＯＳＦＥＴと、上記出力ノードにゲー
トが接続され、ソースが回路の接地電位に接続された第
２導電型の第２のＭＯＳＦＥＴと、上記第１電位より絶
対値的に大きな第２電位にソースが接続され、ゲートと
ドレインとが交差接続されて、上記第１と第２のＭＯＳ
ＦＥＴのドレインに接続されてなる第１導電型の第３と
第４のＭＯＳＦＥＴとを設け、上記第２のＭＯＳＦＥＴ
のドレインから上記第２電位に対応したレベル変換信号
を得るようにすることにより、論理ブロックでの動作電
圧が低くできるから高速動作化と低消費電力化を図るこ
とができるとともに、論理ブロックで形成された出力信
号を複数のレベル変換回路に共用できるから回路の簡素
化も図ることができるという効果が得られる。

【００６２】（３） 上記第２のＭＯＳＦＥＴに、第２
導電型の第５のＭＯＳＦＥＴを並列に接続し、そのゲー
トには上記第１のＭＯＳＦＥＴのドレインに接続するこ
とにより、論理ブロックの非選択信号による内部ノード
のフローティングが防止でき、上記高速化、低消費電力
化及び回路の簡素化に加えて安定した動作を実現するこ
とができるという効果が得られる。

【００６３】（４） 上記第１の電位を外部端子から供
給された電源電圧を降圧して形成された電圧とし、上記
第２電位を上記電源電圧を昇圧して形成された電圧とす
ることにより上記１電位と第２電位との差分が大きくな
り、それに対応して高速化と低消費電力化をいっそう促
進させることができるという効果が得られる。

【００６４】（５） メインワード線とかかるメインワ
ード線の延長方向に対して分割された長さとされ、か
つ、上記メインワード線と交差するビット線方向に対し
て複数からなるサブワード線を配置する階層ワード線方
式とし、上記複数のサブワード線及び複数の相補ビット
線対及びこれらの交点に設けられた複数のダイナミック
型メモリセルを設けてサブアレイを構成し、上記複数か
らなるサブワード線配列の両端側にサブワード線駆動回
路を振り分けられて分割して配置し、上記複数からなる
相補ビット線対の両側にセンスアンプを振り分けられて
分割して配置したダイナミック型ＲＡＭにおいて、上記
レベル変換機能付論理回路を上記メインワード線及びメ
インワード線に対応された複数のサブワード線の選択信
号を形成するドライバ回路に適用することにより、ダイ
ナミック型ＲＡＭの高集積、高速化及び低消費電力化を
実現できるという効果が得られる。

【００６５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１に示したダイナミック型ＲＡＭにおいてメモリアレ
イ、サブアレイ及びサブワードドライバの構成は、種々
の実施形態を採ることができるし、ダイナミック型ＲＡ
Ｍの入出力インターフェイスは、シンクロナス仕様やラ
ンバス仕様等に適合したもの等種々の実施形態を採るこ
とができるものである。ワード線は、前記のような階層
ワード線方式の他にワードシャント方式を採るものであ
ってもよい。

【００６６】この発明に係るレベル変換機能付論理回路
は、前記のようなダイナミック型ＲＡＭのメインワード
ドライバやサブワード選択線のドライバの他、外部端子
から供給された電源電圧と、それを降圧した内部電圧と
の二種類の電圧、外部端子から供給された電源電圧と、
それを昇圧した昇圧電圧との二種類の電圧を用いた半導
体集積回路装置において、上記低電圧側の信号の論理処
理して高電圧に対応した出力信号を形成する半導体集積
回路装置のレベル変換機能付論理回路に広く利用するこ
とができる。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１導電型のプリチャージ
ＭＯＳＦＥＴにより出力ノードを第１の電位にプリチャ
ージし、上記第１電位に対応された信号振幅の１ないし
複数の入力信号を受ける１ないし複数の第２導電型のＭ
ＯＳＦＥＴからなる論理ブロックによりディスチャージ
経路を形成し、上記出力ノードにソースが接続され、ゲ
ートに上記第１電位に対応された固定電圧が印加された
第２導電型の第１のＭＯＳＦＥＴと、上記出力ノードに
ゲートが接続され、ソースが回路の接地電位に接続され
た第２導電型の第２のＭＯＳＦＥＴと、上記第１電位よ
り絶対値的に大きな第２電位にソースが接続され、ゲー
トとドレインとが交差接続されて、上記第１と第２のＭ
ＯＳＦＥＴのドレインに接続されてなる第１導電型の第
３と第４のＭＯＳＦＥＴとを設け、上記第２のＭＯＳＦ
ＥＴのドレインから上記第２電位に対応したレベル変換
信号を得るようにすることにより、論理ブロックでの動
作電圧が低くできるから高速動作化と低消費電力化を図
ることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図３】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図４】この発明に係るダイナミック型ＲＡＭに用いら
れるローデコーダとメインワードドライバの一実施例を
示す回路図である。

【図５】図４のローデコーダとメインワードドライバの
動作の一例を説明するための波形図である。

【図６】この発明に係る階層ワード線方式を説明するた
めのブロック図である。

【図７】この発明に係るダイナミック型ＲＡＭに用いら
れるサブワードドライバの一実施例を示す構成図であ
る。

【図８】この発明に係るダイナミック型ＲＡＭに用いら
れるローデコーダとメインワードドライバの他の一実施
例を示す回路図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＳＢＡ
ＲＹ…サブアレイ、ＳＷＤ…サブワードドライバ、ＳＡ
…センスアンプ、ＩＯＳＷ…ＩＯスイッチ回路、Ｑ１〜
Ｑ３８…ＭＯＳＦＥＴ、ＭＮ１〜ＭＮ５…Ｎチャンネル
型ＭＯＳＦＥＴ、ＭＰ１〜ＭＰ３…Ｐチャンネル型ＭＯ
ＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤▲崎▼ 博 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 橘川 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B015 AA07 BA05 CA02 5B024 AA01 AA15 BA13 CA07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プリチャージ信号を受けて、出力ノード
   を第１の電位にプリチャージする第１導電型のプリチャ
   ージＭＯＳＦＥＴと、 上記第１電位に対応された信号振幅の１ないし複数の入
   力信号を受ける１ないし複数の第２導電型のＭＯＳＦＥ
   Ｔからなり、上記出力ノードをディスチャージ経路を形
   成する論理ブロックと、 上記出力ノードにソースが接続され、ゲートに上記第１
   電位に対応された固定電圧が印加された第２導電型の第
   １のＭＯＳＦＥＴと、 上記出力ノードにゲートが接続され、ソースが回路の接
   地電位に接続された第２導電型の第２のＭＯＳＦＥＴ
   と、 上記第１電位より絶対値的に大きな第２電位にソースが
   接続され、ゲートとドレインとが交差接続されて、上記
   第１と第２のＭＯＳＦＥＴのドレインに接続されてなる
   第１導電型の第３と第４のＭＯＳＦＥＴとを備え、 上記第２のＭＯＳＦＥＴのドレインから上記第２電位に
   対応したレベル変換信号を得るレベル変換機能付論理回
   路を備えてなることを特徴とする半導体集積回路装置。
2. 【請求項２】 プリチャージ信号を受けて、出力ノード
   を第１の電位にプリチャージする第１導電型のプリチャ
   ージＭＯＳＦＥＴと、 上記第１電位に対応された信号振幅の１ないし複数の入
   力信号を受ける１ないし複数の第２導電型のＭＯＳＦＥ
   Ｔからなり、上記出力ノードをディスチャージ経路を形
   成する論理ブロックと、 上記出力ノードにソースが接続され、ゲートに上記第１
   電位に対応された信号振幅の選択信号が印加された第２
   導電型の第１のＭＯＳＦＥＴと、 上記出力ノードにゲートが接続され、ソースが回路の接
   地電位に接続された第２導電型の第２のＭＯＳＦＥＴ
   と、 上記第１電位より絶対値的に大きな第２電位にソースが
   接続され、ゲートとドレインとが交差接続されて、上記
   第１と第２のＭＯＳＦＥＴのドレインに接続されてなる
   第１導電型の第３と第４のＭＯＳＦＥＴとを含み、 上記第２のＭＯＳＦＥＴのドレインから上記第２電位に
   対応したレベル変換信号を得る回路を備えてなることを
   特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記第２のＭＯＳＦＥＴには、第２導電型の第５のＭＯ
   ＳＦＥＴが並列に接続され、そのゲートには上記第１の
   ＭＯＳＦＥＴのドレインに接続されるものであることを
   特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１又は請求項３において、 上記第１の電位は、外部端子から供給された電源電圧を
   降圧して形成された電圧であり、上記第２電位は、上記
   電源電圧を昇圧して形成された電圧であることを特徴と
   する半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記第１導電型はＰチャンネル型であり、上記第２導電
   型はＮチャンネル型であることを特徴とする半導体集積
   回路装置。
6. 【請求項６】 請求項５において半導体集積回路装置
   は、 メインワード線とかかるメインワード線の延長方向に対
   して分割された長さとされ、かつ、上記メインワード線
   と交差するビット線方向に対して複数配置され、複数か
   らなるサブワード線と、 上記複数のサブワード線及び複数の相補ビット線対及び
   これらの交点に設けられた複数のダイナミック型メモリ
   セルが設けられてサブアレイが構成され、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線対の両側にセンスアンプ
   が振り分けられて分割して配置され、 上記サブアレイは上記複数のサブワード線駆動回路列と
   上記複数のセンスアンプ列とにより囲まれるように形成
   されるダイナミック型ＲＡＭからなり、 上記レベル変換機能付論理回路は、上記メインワード線
   及びメインワード線に対応された複数のサブワード線の
   選択信号を形成するドライバ回路を構成するものである
   ことを特徴とする半導体集積回路装置。