JP2008130155A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有する。上記複数ビットに対応して幾何学的に纏めて複数メモリブロックを配置し、アドレス選択回路により上記複数メモリブロックのメモリセルを選択する。上記複数メモリブロックからの読み出しデータを出力回路にパラレルに伝える。上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。
【選択図】図1
Description
Claims (10)
- 第1方向において隣接して配置され、外部端子に対応したパッドを含む第1入出力回路部及び第2入出力回路部と、
上記第1及び第2入出力回路部に対応して上記第1方向とは直交する第2方向に設けられた第1及び第2メモリマットと、
上記第1メモリマットと第2メモリマットの間に配置され、上記第1メモリマット及び第2メモリマットに共通に設けられたワード線の選択信号を形成するワード線選択回路とを有し、
上記第1メモリマット及び第2メモリマットのそれぞれは、
上記ワード線選択回路により選択されたワード線を共通とする第1ないし第4のメモリブロックを有し、
上記第1及び第2メモリブロックのメモリセルは、上記第1入出力回路部からバースト動作を含んでメモリアクセスが可能とされ、
上記第3及び第4メモリブロックのメモリセルは、上記第2入出力回路部からバースト動作を含んでメモリアクセスが可能とされる半導体記憶装置。 - 請求項1において、
上記メモリブロックは、カラムスイッチ、センスアンプ及びライトアンプとバス論理部を含むカラム制御回路を挟んでメモリセルアレイが上記第2方向において対称的に配置され、
上記カラム制御回路及び一対のメモリセルアレイからなる回路ブロックが上記第2方向において複数組設けられる半導体記憶装置。 - 請求項2において、
上記メモリセルアレイにおいて、上記第2方向に延長され、上記メモリセルが接続されるビット線対と、
上記ビット線対が形成される配線層に対して層間膜を介して形成された上層の配線層によって上記第1方向に延長されるワード線が形成され、
上記ワード線が形成される配線層に対して層間膜を介して形成された上層の配線層により上記第2方向に延長され、上記カラム選択回路と上記第1及び第2入出力回路部とを接続する信号線が形成される半導体記憶装置。 - 請求項3において、
上記配線層は、リード用配線とライト用配線からなり、
上記リード用配線とライト用配線の間には、同じ配線層からなる固定電圧が供給された第1配線を有する半導体記憶装置。 - 請求項4において、
上記リード用配線及びライト用配線と上記第1配線の下層には、層間膜を介して形成された下層の配線層からなり、固定電位が供給された第2及び第3配線と第4配線が形成された半導体記憶装置。 - 請求項2において、
上記第1及び第2入出力回路部と上記第1及び第2メモリマットを1組とし、上記第1方向において複数組が配置され、
上記複数組の入出力回路部に隣接して設けられたデータバス論理領域を更に有し、
上記複数組の第1及び第2入出力回路部からパラレルにデータの書き込みと読み出しが行われる半導体記憶装置。 - 請求項6において、
上記第1方向に配置されるアドレス入力回路領域を更に有し、
上記複数組からなる上記第1及び第2入出力回路部、それに対応したメモリマット及びデータバス論理領域を1つの回路エリアとし、
上記回路エリアの上記データバス論理領域が隣接するように2つの回路エリアが上記第2方向において対称的に配置され、
上記アドレス入力回路領域を挟むようにして、上記2つの回路エリアが上記第2方向において対称的に配置される半導体記憶装置。 - 請求項7において、
上記第2方向に配置される間接論理領域を更に有し、
上記間接論理領域を挟むようにして、上記4つの回路エリアが上記第1方向において対称的に配置される半導体記憶装置。 - 請求項8において、
上記メモリセルは、スタティック型メモリセルであることを特徴とする半導体記憶装置。 - 請求項9において、
上記第1メモリマットと第2メモリマットは、上記ワード線選択回路により同時にワード線の選択が可能にされ、
上記バースト動作において、上記第1及び第2入出力回路部において上記第1メモリマット及び第2メモリマットから2ビットずつの合計4ビットのデータシリアル入出力が可能にされる半導体記憶装置。
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