図3には、この発明に係るSRAMの一実施例の全体ブロック図が示されている。同図において、各ブロックの配置は実際の半導体チップ上での幾何学的な配置に合わせて示されている。半導体チップは、同図において横中央部に縦長に設けられたアドレス入力回路領域と、縦中央部に横長に設けられた間接論理領域とにより全体として4つのエリアに分けられる。これらの4つのエリア(メモリブロック)には、それぞれが同じ構成のメモリアレイとデータバス論理領域を有する。メモリアレイは、最小選択単位であるメモリマットに分割される。メモリマットは、メモリセルが行列上に複数配置されたメモリアレイを含み、メモリマットごとにワード線やビット線が分離されているものである。例えば、メモリマットは、256ワード線及び256ビット線からなる。上記メモリアレイは、ワード線方向に18個、ビット線方向に8個のメモリマットに分割される。上記18×8=144個のメモリマットからなる1つのメモリアレイにおいて、同図に斜線を付したような9個のメモリマットが同時に選択される。
図4には、図3の1つのエリアのメモリアレイとデータバス論理領域の拡大図が示されている。1つのエリア(メモリブロック)は、横中央部に縦長に設けられたデータバス論理領域を挟んでメモリアレイとそれに対応した18個の入出力回路部DQ00〜DQ17が対称的に配置される。この実施例では、同図に代表として例示的に示されている入出力回路部DQ00とDQ01に対応して2対のメモリマットが配置される。この2対のメモリマットは、同図において横方向に8対設けられる。言い換えるならば、上記入出力回路部DQ00とDQ01に対して8対のメモリマットが縦積に配置されてメモリモジュールが構成される。メモリモジュールにおいて、ワード線方向に隣接して配置された一対とされるメモリマットのうち、前記図3のように斜線を付したメモリマットが選択されたきには他方が非選択される。また、それ以外の7対のメモリマットも非選択とされる。それ故、2つの入出力回路DQ00,DQ01は、2×8個のメモリマット(メモリモジュール)に共用される。残りの入出力回路部DQ02〜DQ17に対応しても同様に8個のメモリモジュールが設け設けられる。
前記図3に示した1つのメモリアレイにおいて、9個のメモリモジュールの中からそれぞれ斜線を付したような1個ずつのメモリマットを選択し、特に制限されないが、それぞれから2ビットずつのデータを読み出し、各メモリモジュールにおいて2個の出力回路を用いて出力させることができる。このように1つのメモリアレイから18ビットをデータを出力させることができる。1つのメモリブロック(エリア)には、2つの上記メモリアレイ及び入出力回路が設けられているので、合計36ビットを出力させることができる。したがって、メモリチップ全体では上記4つのメモリブロックにより、36×4=144ビットの出力が可能になる。逆に、入力回路及び同様な入力用信号伝達経路を通して144ビットのパラレルデータを上記選択された9×2×4=72個の選択メモリマットに対して2ビットずつ書き込むことができる。なお、実際には、後述するようにDDR動作で外部端子との間でデータの入力、及び出力を行うためにメモリマットに対しては、4ビットの同時読み出し、4ビットの同時書き込みが行われる。
図1には、この発明に係るSRAMの一実施例の全体ブロック図が示されている。同図において、前記図3との関係では上記メモリマット10を選択するアドレス選択経路を主体にして示されている。半導体チップ1は、前記図1と同様に横中央部に縦長に設けられたアドレス入力回路領域3と、縦中央部に横長に設けられた間接領域とにより全体として4つのエリア(メモリブロック)に分けられる。1つのエリアには、前記図4のように2つのメモリアレイ2が設けられる。1つのエリアは、上記2つのメモリアレイ2とその間に挟まれた領域に、それぞれのメモリアレイに対応した2つのアドレスプリデコーダ領域11、データ入出力回路領域12及び1つのデータバスロジック領域13を有する。前記図3,図4の上記入力回路DQ00〜DQ17は、上記データ入出力回路領域12に設けられる。
アドレス入力回路領域3には、アドレス入力用電極とアドレス入力回路及びラッチ回路が設けられる。アドレス入力回路は、外部から入力されるクロック信号の両エッジに同期して第1アドレス信号と第2アドレス信号とを取り込み、上記クロック信号の片方のエッジに同期して上記取り込まれた第1アドレス信号と第2アドレス信号をパラレルに出力させる。このように、本実施の形態で示すSRAMがSRAM外部から入力されるクロック信号に応じて動作するものである。
チップ中央部に設けられた中継バッファ4は、上記パラレル転送される第1アドレス信号及び第2アドレス信号を増幅して、間接論理領域に沿って左右に分岐されて延長される信号線5に出力される。特に制限されないが、アドレス入力回路領域3は、チップ中央部を挟んでX系アドレス信号に対応したものと、Y系アドレス信号に対応した2つに分けられており、チップ中央部に設けられた上記中継バッファ4を通して上記信号線5に伝えられる。上記アドレス入力回路の出力からはX系アドレス信号及びY系アドレス信号が並走して、上記中継バッファ4及び信号線5によって伝えられる。
上記4つのエリアに対応した間接論理領域には、プリデコーダ6がそれぞれ設けられる。同図において、1つのエリアが代表として例示的に示されているように、上記プリデコーダ6は、入力部又は出力部にラッチ回路が設けられており、上記クロック信号の片方のエッジに同期してプリデコード信号の出力動作を行う。上記プリデコーダ6の出力信号は、上記アドレスプリデコーダ領域11に沿って延長される信号線7を通して前記各メモリアレイのメモリモジュールに対応して設けられるアドレス信号伝播回路である中継バッファ73に伝えられる。中継バッファ73は、行列状に配列されたメモリマット10の周りの領域である外周領域に設けられている。
中継バッファ73は、ラッチ回路とマルチプレクサを有しており、上記クロック信号の両エッジに同期して上記メモリモジュールに対応した8対のメモリマットに沿って設けられた信号線8を通して上記第1アドレス信号に対応したプリデコード出力信号と、第2アドレス信号に対応したプリデコード出力信号をメモリマットの選択動作を行う制御回路9に伝えられる。この制御回路9は、特に制限されないが、2×2のメモリマットの中央部に配置され、4つのメモリマットに対する選択動作を受け持つ。1つのメモリモジュールには、前記のように2×8個のメモリマットが設けられているので、4個の制御回路が設けられることになる。
この実施例では、X系アドレス信号とY系アドレス信号を同じ信号経路を通して最小選択単位であるメモリマット10に近接して設けた制御回路9まで導くようにすることにより、前記X系アドレス信号及びY系アドレス信号の伝達経路の長さの相違によるスキューを低減することができる。このようなスキューを低減によって高速なメモリアクセスが可能になるものである。
この実施例では、前記のようにアドレス入力回路でのラッチ回路、前記プリデコーダ6でのラッチ回路及び中継バッファ73でのラッチ回路が縦列形態にされることにより、各段のラッチ回路がクロック信号に同期して入力信号の取り込みと出力動作を行う。これにより、メモリマット10の選択信号がFIFO動作により順次に伝えられ、複数ビットからなる上記X系アドレス信号とYアドレス信号間におけるスキューが、前記信号線5で発生しても、プリデコーダ6のラッチ回路で修正でき、信号線7におけるプリデコーダ6と、9個のメモリモジュールとの間の信号伝達経路の相違による信号伝達時間の相違が、上記各メモリモジュールに対応して設けられる中継バッファ73のラッチ回路で修正できる。つまり、各ラッチ回路は、クロック信号のエッジに同期して入力信号を取り込んで保持し、次のクロック信号のエッジに同期して上記保持した信号を出力するので上記のような入力信号におけるスキューを修正できる。
図2には、この発明に係るSRAMの一実施例の全体ブロック図が示されている。図1との関係においては、上記クロック信号の伝達経路を主体にして示されている。チップ中央部に、クロック同期化回路14が設けられる。クロック同期化回路は、PLL又はDLL回路により外部端子から入力されたクロック信号に同期した内部クロック信号を生成する。この内部クロック信号は、間接論理領域に設けられた2つのバッファB1により左右に延長する出力線に伝えられる。1つのバッファB1に対応した出力線は中点で2つに分岐し、一方は左側の上記2つのエリアに対応した間接論理領域に設けられたバッファB2に、他方は上側の上記アドレス入力回路領域に対応した間接論理領域に設けられたバッファB2にそれぞれ延長される。残り1つのクロックバッファB1に対応した出力線も同様に中点で2つに分岐し、一方は右側2つのエリアに対応した間接論理領域に設けられたバッファB2に、他方は下側の上記アドレス入力回路領域に対応した間接論理領域に設けられたバッファB2にそれぞれ延長される。
上記バッファB2は、上記左上部のエリアが例示的に示されているように、上記間接論理領域に接する部分でバッファB3が設けられ、そこからエリア(メモリブロック)のデータバス論理領域等の中央部に設けられた2つのバッファB4に伝られる。上記バッファB4は、それぞれに対応したメモリアレイの前記中継バッファ73に設けられるラッチ回路に伝えられるクロック信号及びプリデコーダ6のクロック信号を出力する。アドレス入力回路領域に対応して設けられる上記バッファB2は、上記左上部のエリアが例示的に示されているバッファ4と同様のバッファがその中央部に設けられており、各アドレス入力回路に設けられるラッチ回路に伝えられるクロック信号を出力する。このように、半導体チップ上に分散して配置されるラッチ回路に伝えられるクロックは、それぞれの伝達経路が互いに等しくなるような、いわゆるクロックツリーを通して伝えられるために、半導体チップ上に分散して配置されるラッチ回路に供給されるクロック信号は、互いに同じタイミングのクロック信号とされる。
これにより、前記図3のように半導体チップ上に広く分散して選択される72個の選択メモリマット10において、互いに同じタイミングでメモリセルを選択するための選択信号が伝えられることになる。したがって、メモリサイクル中に選択信号のスキューを吸収するタイミングマージンの設定を小さくすることができ、メモリサイクルの短縮化、言い換えるならば、前記1.3GHzのようなメモリサイクルも実現することができる。そして、出力回路においても、上記クロック信号を用いることにより、前記144ビットものデータもクロック信号に正しく同期化された読み出しデータとすることができる。
図5には、図1に対応した1つのメモリアレイの詳細ブロック図が示されている。1つのメモリアレイ2は、同図に縦方向に18個、横方向に8個のメモリマット10に分割されている。縦方向に隣接する2個、横方向に隣接する8個のメモリマット10で1つのメモリモジュールが構成され、1つのメモリアレイ2には、9個のモジュールに分けられる。メモリマット10は、256(ワード線)×256(ビット線)のメモリセルが設けられており、1つのメモリモジュールでは、約1Mビットの記憶容量を持ち、メモリアレイでは9Mビットの記憶容量を持つ。
上記メモリアレイ2に対応したアドレスプリデコーダ領域11のチップ中央寄りにプリデコーダ6が設けられる。プリデコーダ6は、信号線5により同時に伝えられる第1アドレス信号と第2アドレス信号をそれぞれ解読して、プリデコード信号を形成する。上記アドレスプリデコーダ領域11に沿って信号線71と72が延長される。上記信号線71と72は、前記図1の信号線7に対応している。信号線71は、前記第1と第2のXアドレス信号に対応したプリデコード信号が伝達される。信号線72は、前記第1と第2のYアドレス信号に対応したプリデコード信号が伝達される。
上記メモリモジュールに対応して中継バッファ73が設けられる。中継バッファ73は、ラッチ回路とマルチプレクサを有しており、上記信号線71、72を通して伝えられたXとYプリデコード信号をクロック信号の片方のエッジに同期してラッチ回路に取り込む。そして、マルチプレクサによりクロック信号の前エッジに同期して、第1アドレス信号に対応したXプリデコード信号を信号線81に出力させ、Yプリデコード信号を信号線82に出力させる。そして、クロック信号の後エッジに同期して、第2アドレス信号に対応したXプリデコード信号を信号線81に出力させ、後エッジに同期して第2アドレス信号に対応したYプリデコード信号を信号線82に出力させる。上記信号線81,82は、上記モジュールを構成する8対のメモリマット10の中央部に沿って延長される。メモリモジュールは、互いに隣接する2×2個のメモリマット毎に制御回路9が設けられおり、上記信号線81,82によって上記プリデコード信号が伝えられる。
図6には、図5の1つのメモリモジール(1M module)を説明するためのメモリマット構成図が示されている。図6は、図5との関係では縦横が入れ代わっている。つまり、図5の1つのメモリモジュールを90°回転させて示したのが図6のモジール(1M module)である。図6において、メモリモジールは、メモリマット10が左右(図5では上下)に2つに分けられる。更に上下(図5では左右)に8つに分けられる。同図には、一部のメモリマット10が省略されている。上記横方向に2つに分けられたメモリマット10と、それに縦方向に隣接する2つのメモリマット10とが1組とされて、その中央角部に前記制御回路9が設けられる。1つのメモリマット10は、メモリセルアレイ101、ワード線選択回路102、カラム選択回路104により構成される。メモリセルアレイ101は、メモリセル103が行列状に複数配列されメモリセル群である。
また、メモリセルアレイ間では、ワード線およびビット線は分離されている。図6の縦方向(列方向)に並べられたメモリアレイの集まりをメモリセルアレイの列、横方向(行方向)に並べられたメモリアレイの集まりをメモリセルアレイの行とする。以下、4つのメモリセルアレイを例に挙げて、上述の行、列を用いて再度説明する。メモリセルアレイの第1行と第2行の間に各メモリセルアレイに対応したカラム選択回路104が設けられている。メモリセルアレイの第1列と第2列の間に各メモリセルアレイに対応したワード線選択回路102が設けられている。これらのカラム選択回路104およびワード線選択回路102に挟まれる領域に制御回路9が設けられている。
前記信号線81,82は、上記縦方向に並べられた4個の制御回路9を串刺しするように延長される。前記中継バッファ73には、ラッチ回路及びマルチプレクサ74,76と、出力回路75,77を有している。上記ラッチ回路は、信号線71と72を通して伝えられる第1及び第2アドレス信号に対応した2組のXプリデコード信号とYプリデコード信号を取り込む。マルチプレクサ74と76は、上記ラッチ回路に保持された第1アドレス信号に対応したXとYプリデコード信号を選択してクロック信号CLKの前エッジに同期して出力回路75と77を通して信号線81と82に伝える。上記マルチプレクサ74と76は、上記ラッチ回路に保持された第2アドレス信号に対応したXとYプリデコード信号を選択してクロック信号CLKの後エッジに同期して出力回路75と77を通して信号線81と82に伝える。
1つのメモリセルアレイ101等は、256本の正規ワード線と、256対の正規相補ビット線を有し、欠陥救済のための冗長ワード線及び冗長ビット線を有している。ワード線と相補ビット線の交点にメモリセル103が配置される。左右に分割されたメモリセルアレイ101の中間部には、それぞれのメモリセルアレイ101に対応したワード線選択回路102が設けられる。ワード線選択回路102は、制御回路9を通して伝えられたプリデコード信号を用いて1つのワード線の選択信号を形成するデコーダ回路と、ワード線を駆動するワード線ドライバにより構成される。上下に分割されたメモリセルアレイ101の中間部には、カラムスイッチYSW、センスアンプSA、ライトアンプWA群からなるカラム選択回路104が配置される。
図7には、図6の入出力回路部、データバス論理領域とメモリマットと関係を説明するブロック図が示されている。例えばメモリマット10は、前記のようにビット線延長方向に対して8個が設けられて2個ずつ4組に分けられる。2つのメモリマットが隣接する周辺部には、前記カラム選択回路104に対応してバス論理部BRLが配置される。カラム選択回路104は、YSW−SA−WAを1つの単位としたカラム選択回路CLMの複数個により構成される。上記メモリマット間に配置される上記バス論理部BRLから前記入出力回路部DQ00に向けてメモリマット上をリード用とライト用信号バス83、84が延長される。この構成は、他方のメモリマットにおいても同様である。
同図で左右に配置された2つのメモリマットのリード用信号バス83は、入出力回路DQ00,DQ01上のデータバス論理領域(11)を経由して互いに他方の入出力回路DQ01,DQ00の出力回路と接続される。入出力回路DQ00とDQ01の入力回路の出力端子は、データバス論理領域(11)を経由して前記とは逆に2つのメモリマットのライト用信号バス84に接続される。上記リード用及びライト用信号バス83,84の各メモリマットの入出力回路を束ねるデータバス論理部111は、上記データバス論理領域(11)において中継バッファ73のマルチプレクサ近傍に配置される。
例えば、中継バッファ73を通して伝えられた選択信号は、4つの制御回路9のうちの1つがこれに応答して受け持つ4つメモリマットのうちの1つのメモリマット(例えば101)に対してマット選択信号を形成する。これにより、ワード線選択回路102が活性化されてメモリマット10のワード線WLを選択し、カラム選択回路104において1つのカラム制御回路CLMが活性化されて相補ビット線の選択動作と、読み出し動作に対応してセンスアンプSAを、書き込み動作に対応させてライトアンプWAを動作させる。また、バス論理部LOGが活性化されて、上記ライト用又はリード用の信号バス84,83を通して上記カラム制御回路CLMとの間でデータの入出力が行われる。
図8には、図7のメモリマットと制御回路との関係を説明するための一実施例の構成図が示されている。メモリセルアレイ(MAT)101は、ワード線WLと相補ビット線BB/BTの交点にメモリセル103が配置されて構成される。ワード線WLは、ワード線選択回路102により選択される。ワード線選択回路102は、XローカルアドレスバスXLBUSを通して伝えられたデコード信号を、各ワード線WLに対応して設けられるデコーダが解読し、ワードドライバによって1つのワード線を選択レベルにする。MXDECは、制御回路9に設けられたXデコーダであり、前記信号線81を通して伝えられたXプリデコード信号を解読し、XローカルアドレスバスXLBUSを通して伝えられたデコード信号を形成する。
相補ビット線BB/BTは、カラム線選択回路104により選択される。カラム線選択回路104は、YローカルアドレスバスYLBUSを通して伝えられたデコード信号を、各相補ビット線に対応して設けられるデコーダが解読し、この実施例では4対の相補ビット線を同時に選択する。前記カラム制御回路CLMは、上記4対の相補ビット線毎に設けられており、4個のセンスアンプSA及びライトアンプWAにより4ビット分の同時読み出し/同時書き込みを行うようにされる。MYDECは、上記制御回路9に設けられたYデコーダであり、前記信号線82を通して伝えられたYプリデコード信号を解読し、YローカルアドレスバスYLBUSを通して伝えられたデコード信号を形成する。
MATCTLは、制御回路9に設けられるマット選択回路であり、制御回路9に割り当てられた4つのメモリマットのうち1つに対応した選択信号を形成する。1つのメモリモジュールには、2×8個のメモリマットが設けられており、そのうちの1のメモリマットが選択される。上記2×8のメモリマットに対応して4個の制御回路9が設けられているので、4つのうちのいずれか1つの制御回路9が前記信号線81,82を通して伝えられるXとYプリデコード信号を解読する。
1つの制御回路9が、自己が選択されたことを検知し、自身が受け持つ4つのメモリマットのうち1つのメモリマットに対応した上記MCDEC,MYDECを活性化して上記デコード信号を送出する。これにより、1つのメモリモジュールにおいて、16個のうちの1つのメモリマットが選択される。このように最小選択単位であるメモリマット近傍に設けられた制御回路9までX系とY系アドレス信号を並走して伝え、しかも途中にラッチ回路を配置してその都度同期化を図るようにしてX系アドレス選択信号とY系アドレス選択信号とのスキューを小さくすることができる。選択されたメモリマットにおいてX系選択タイミングとY系選択タイミングを合致させることができるのでメモリ動作の高速化を図ることができる。
図9には、図8のメモリマット及びその周辺部における一実施例の信号配線レイアウト図が示されている。メモリセルアレイ101において相補ビット線BB,BTは、第n層目のメタル配線Mnにより構成される。特に制限されないが、相補ビット線BB,BTの間には、シールド電源線SD1が配置される。ワード線WLは、第n+1層目のメタル配線Mn+1により構成される。前記XローカルアドレスバスXLBUSは、前記ワード線選択回路102上に配置され、上記相補ビット線BB,BTと同じメタル配線Mn又は上記ワード線WLの上層の第n+2層目のメタル配線Mn+2により構成される。前記YローカルアドレスバスYLBUSは、前記カラム選択回路104上に配置され、上記ワード線WLと同じメタル配線Mn+1又はさらに2つ上層の第n+3層目のメタル配線Mn+3により構成される。
例えば、相補ビット線BB,BTは、第1層目のメタル配線M1で構成され、ワード線WLは、その上層である第2層目のメタル配線M2で構成される。したがって、前記XローカルアドレスバスXLBUSは、上記相補ビット線BB,BTと同じメタル配線M1又はその2つ上のM3で構成される。前記YローカルアドレスバスYLBUSは、上記ワード線WLと同じメタル配線M2又はその2つ上のM4で構成される。
図10には、図6の中継バッファと制御回路との間に設けられる信号線の一実施例の信号配線レイアウト図が示されている。X系のプリデコード信号を伝える信号線81と、Y系のプリデコード信号を伝える信号線82は、第n+2層目のメタル配線Mn+2又は第n+4層目のメタル配線Mn+4により構成される。これらの信号線81と82は、前記XローカルアドレスバスXLBUSと同じ方向に延長されるものであるので、XローカルアドレスバスXLBUSがメタル配線Mn+2で構成されたときには、信号線81と82は、メタル配線Mn+4で構成される。逆に、XローカルアドレスバスXLBUSがメタル配線Mn+4で構成されたときには、信号線81と82は、メタル配線Mn+2で構成される。上記信号線81,82は、1つのプリデコード単位毎にシールド電源線SD5が配置される。
例えば、8ビットのアドレス信号により256本のワード線を選択することができる。上記信号線81は、上記8ビットのアドレス信号が前記プリデコーダ6において3ビット、3ビット及び2ビットの3組に分割されているとすると、3ビットにより1/8のプリデコード信号が形成される。2ビットにより1/4のプリデコード信号が形成される。上記1/8は、8のプリデコード出力信号のうちいずれか1つ選択レベルにされることを意味し、上記1/4は、4のプリデコード出力信号のうちいずれか1つが選択レベルにされことを意味する。上記信号線81は、上記1/8のプリデコード出力が2組、上記1/4のプリデコード出力が1組設けられる。上記選択単位毎に上記シールド電源線SD5が設けられる。
メモリマットの256対の相補ビット線BB,BTは、4対が1組として同時に選択されるために、6ビットのアドレス信号により64組を選択することができる。上記3ビットずつの2組、あるいは2ビットずつの3組に分割される。これにより、信号線82は、1/8のプリデコード出力が2組又は1/4のプリデコード出力が3組設けられる。上記選択単位毎に上記シールド電源線SD5が設けられる。
図11には、中継バッファ73の一実施例のブロック図が示されている。図12には、その回路図が示されている。図11及び図12において、中継バッファ73には、X系のラッチ回路及びマルチプレクサ74と出力回路75及びY系のラッチ回路及びマルチプレクサ76と出力回路77から構成される。上記中継バッファ73の入力側の信号線71には、第1アドレス信号と第2アドレス信号に対応した2動作分のX系プリデコード信号線71XRと71XWが設けられる。入力側の信号線72には、第1アドレス信号と第2アドレス信号に対応した2動作分のY系プリデコード信号線72YRと72YWが設けられる。これに対して、中継バッファ73の出力側の信号線81と82は、それぞれ上記第1又は第2アドレス信号に対応したプリデコード信号が上記クロック信号CLKの両エッジに同期して時系列的に伝えられる。それ故、上記信号線81と82は、上記信号線71と72のそれぞれ半分の本数とされる。つまり、信号線81は、信号線71XRと71XWの信号が時系列的に伝えられる。信号線82は、信号線72YRと72YWの信号が時系列的に伝えられる。
特に制限されないが、上記ラッチ回路は、クロックCLKの前エッジに同期してX系プリデコード信号線71XRに対応したものがプリデコード信号を取り込み、1サイクル前に取り込んだプリデコード信号を上記クロック信号CLKにより連動して選択するマルチプレクサを通して出力させる。クロックCLKの後エッジに同期してX系プリデコード信号線71XWに対応したものがプリデコード信号を取り込み、1サイクル前に取り込んだプリデコード信号を上記クロック信号CLKにより連動して選択されるマルチプレクサを通して出力させる。このことは、Y系プリデコード信号(72YR,72YW)においても同様である。
この構成に代え、上記ラッチ回路は、クロックCLKの前エッジに同期してX系プリデコード信号線71XRと71XWに対応したものを同時に取り込み、1サイクル前に取り込んだ71XRに対応したプリデコード信号をマルチプレクサを通して出力させる。クロックCLKの後サイクルでマルチプレクサを切り替えてすでに取り込まれた71XWに対応したものを出力させてもよい。このことは、Y系プリデコード信号(72YR,72YW)においても同様である。
図13には、中継バッファ73の他の一実施例の回路図が示されている。この実施例は、前記図12の変形例であり、ラッチ回路が省略される。マルチプレクサ74により、上記クロック信号CLKの前半サイクル期間では信号線71XRの第1アドレス信号に対応したX系プリデコード信号を出力させ、上記クロック信号CLKの後半サイクル期間では信号線71WRの第2アドレス信号に対応したX系プリデコード信号を出力させる。この構成は、中継バッファ73での上記ラッチ回路の省略により、入力回路から制御回路に至る信号伝達経路としてのFIFOの段数が1段少なくされる。
図14には、前記図11〜図13に示した信号線81と82の一実施例の構造断面図が示されている。信号線81と82は、それぞれ前記のような第n+2層目(又は第n+4層目)のメタル配線Mn+2(又はMn+4)で構成される。そして、前記1/4や1/8のような選択単位毎に上記シールド電源線SD5が設けられる。つまり、4本又は8本の信号線のうち1本しか選択されないから、上記選択単位毎にシールド電源線SD5を設けるだけで、信号変化による相互の干渉を防ぐことができる。
図15には、中継バッファ73の更に他の一実施例の回路図が示されている。この実施例は、前記図11の変形例であり、前記X系信号線81がY系信号線82を挟むように2つのグループ811と812に分けられる。他の構成は、中継バッファの具体的構成は、前記図12あるいは図13で説明したと同様な構成とされる。
図16には、前記図15に示した信号線811,812と82の一実施例の構造断面図が示されている。信号線811,812と82は、それぞれ前記のような第n+2層目(又は第n+4層目)のメタル配線Mn+2(又はMn+4)で構成される。そして、前記1/4や1/8のようなプリデコードの選択単位毎に上記シールド電源線SD5が設けられる。
図17には、中継バッファ73の更に他の一実施例の回路図が示されている。この実施例は、前記図15の変形例であり、Y系信号線82が821と822のように2つのグループに分割されて互いに隣接して配置され、その外側にX系信号線811と812が上記分割されたY系信号線821と822を挟むように2つのグループに分けられる。他の構成は、中継バッファの具体的構成は、前記図12あるいは図13で説明したと同様な構成とされる。
図18には、前記図17に示した信号線811,812及び821,822の一実施例の構造断面図が示されている。信号線811,812と82は、それぞれ前記のような第n+2層目(又は第n+4層目)のメタル配線Mn+2(又はMn+4)で構成される。そして、前記1/4や1/8のようなプリデコードの選択単位毎に上記シールド電源線SD5が設けられる。
図19には、図10の配線構成の一実施例を説明するための断面図が示されている。メモリアレイの相補ビット線BB,BTは、第n番目の配線層Mnにより構成されている。例えば、上記nを1とすると、上記相補ビット線は、第1層目のメタル配線層M1となる。特に制限されないが、相補ビット線BB/BTの相互の間には、シールド又は電源線が設けられ、隣接する相補ビット線同士の寄生容量による相互のカップリングを防止している。
上記相補ビット線BB,BTの上層の配線層Mn+1によりワード線WLが構成される。上記相補ビット線BB,BTに対して、ワード線WLは直交する方向に延長される。このワード線WLの上層の配線層Mn+2により、信号線81又は81(図7のリード用バス83、ライト用バス84)が設けられる。信号線81,82は、上記相補ビット線BB,BTと同じ方向に延長される。特に制限されないが、信号線81,82間には、シールド又は電源線が設けられ、寄生容量による相互のカップリングを防止している。上記各配線層Mn〜Mn+2の間には、層間膜が設けられている。上記ワード線WLは、層間膜に設けられたスルーホールを介して下配線層Mnを介して、同図では省略されているメモリセルを構成するアドレス選択用MOSFETのゲート等に接続される。このことは、相補ビット線BB,Bさにおいても同様であり、メモリセルのラッチ回路を構成するMOSFETのゲート及びソース,ドレイン領域に接続される。
図20には、図10の配線構成の他の一実施例を説明するための断面図が示されている。この実施例では、ワード線WLの上層の配線層Mn+2がシールド用とされる。このシールド用の上層の配線層Mn+3により、信号線81又は82(図7のリード用バス83、ライト用バス84)が設けられ、それらの信号線81,82間には前記のようなシールド又は電源線が設けられ、上記下層(Mn+2)のシールド用配線は、上記信号線81,82の直下まで延びており、寄生容量による信号線81,82相互のカップリングや下層のワード線からのカップリングも防止している。シールドの配線は電源電圧又は回路の接地電位を供給するための電源線と共用するものであってもよい。このことは、前記図19の実施例でも同様である。
図21には、メモリセル103の一実施例の回路図が示されている。負荷としてのPチャネルMOSFETLd1,Ld2とドライバとしてのNチャネルMOSFETDr1,Dr2により2つのCMOSインバータ回路が構成される。上記2つのCMOSインバータ回路の入力と出力とが交差接続されることによりラッチ形態にされる。上記ラッチ回路の一方の記憶ノードとビット線BBの間にNチャネル型のアドレス選択MOSFETAc1が設けられ、上記ラッチ回路の他方記憶ノードとビット線BTの間にNチャネル型のアドレス選択MOSFETAc2が設けられる。
図22には、図21のメモリセル103の下地レイアウト図が示され、図23には配線レイアウト図が示されている。2つのPチャネルMOSFETLd1,Ld2(PMOS)形成領域を挟んで2つのNチャネルMOSFET(NMOS)を形成する領域が配置される。駆動MOSFETDr1と負荷MOSFETLd1(Dr2とLd2も同様)は、ゲート電極Gが共通化されている。上記駆動MOSFETDr1とアドレス選択MOSFETAc1(Dr2とAc2も同様)は、拡散層ソース,ドレインが共通化されている。これら共通化されたゲートと拡散層は、コンタクトを介して配線Mn+1により接続されて、メモリセルMCが形成される。アドレス選択MOSFETの他方のソース,ドレインは、上記配線層Mnのビット線BBとBTに接続され、ゲートは上記Mnを介して点線で示したMn+1層で構成されたワード線WLに接続される。上記ワード線WLの両側には、点線で示したGNDが与えられたシールド電源線が設けられる。上記PチャネルMOSFETLd1,Ld2のドレインは、上記Mn+1層で構成された電源線VDDに接続される。
図24には、この発明に係るSRAMの欠陥救済方法を説明するためのブロック図が示されている。同図には、1つのメモリアレイ2、アドレスプリデコード領域11とデータ入出力回路領域12が例示的に示されている。メモリアレイ2は、前記のような複数のメモリマット10により構成される。この実施例では、1つの救済単位として前記メモリモジュールに相当する2×8のメモリマットが対象とされる。
図25には、X救済単位の一実施例のブロック図が示されている。この実施例では、各メモリマットにおいて、8本の冗長ワード線XRが設けられる。それ故、各メモリセルアレイ101においては、256本のワード線が8本ずつ32組に分けられている。上記いずれかのメモリマットにおいて、欠陥ワード線が存在すると、その欠陥ワード線を含む8本のワード線が上記冗長ワード線XRに切り替えられる。例えば、同図右上のメモリセルアレイ101において不良ワード線が存在した場合、当該メモリマットの冗長ワード線XRに切り替えられる。そして、ワード線に不良が存在しない残り15個のメモリマットにおいても、同じアドレスにアクセスされた場合には、ワード線に不良が存在しないにもかかわらず同図に矢印で示したように冗長ワード線XRに切り替えられる。
上記救済単位であるメモリモジュールに対応した前記中継バッファ73が設けられるエリアにXヒューズセットが配置される。つまり、前記不良ワード線に対応した不良アドレス情報がヒューズセットにより登録される。上記ヒューズセットを含むX冗長回路は、上記登録された不良アドレス情報と同じアドレス信号が入力されると、上記不良ワード線を含む正規ワード線の選択動作に代えて冗長ワード線XRの選択動作を行う。上記図24のメモリアレイには、前記のように9個のメモリモジュールが設けられているので、それぞれのメモリモジュールにおいて、図25に示したようなヒューズセットを含むX冗長回路が設けらるものである。
図26には、Y救済単位の一実施例のブロック図が示されている。この実施例では、各メモリマットにおいて、カラム選択単位である4対の冗長ビット線YRが設けられる。例えば、同図左上のメモリマットにおいて不良ビット線が存在した場合、当該メモリマットの冗長ビット線YRに切り替えられる。そして、相補ビット線に不良が存在しない残り15個のメモリマットにおいても、同じアドレスにアクセスされた場合には、正規ビット線に不良が存在しないにもかかわらず同図に矢印で示したように冗長ビット線YRに切り替えられる。
上記救済単位であるメモリモジュールに対応した前記中継バッファ73が設けられるエリアにYヒューズセットが配置される。つまり、前記不良ビット線に対応した不良アドレス情報がヒューズセットにより登録される。上記ヒューズセットを含むY冗長回路は、上記登録された不良アドレス情報と同じアドレス信号が入力されると、上記不良ビット線の選択動作に代えて冗長ビット線YRの選択動作を行う。上記図24のメモリアレイには、前記のように9個のメモリモジュールが設けられているので、それぞれのメモリモジュールにおいて、図26に示したようなヒューズセットを含むY冗長回路が設けらるものである。
図27には、この発明に係るSRAMの一実施例の冗長回路を説明するためのブロック図が示されている。前記中継バッファ73において、X冗長回路78とY冗長回路79が追加される。上記X冗長回路78には、前記信号線71からのXプリデコード信号と、図示しないヒューズセットで形成された救済信号(登録不良アドレス)が供給される。上記Xプリデコード信号とそれに相当する登録不良アドレスが一致すると、上記信号線71のプリデコード信号をラッチ回路(マルチプレクサ)74に伝達することが停止されて、正規ワード線の選択が停止される。そして、上記一致信号により、図示しない冗長ワード線の選択を指示する選択信号が生成されて、前記制御回路9に伝えられる。
上記Y冗長回路79には、前記信号線72からのYプリデコード信号と、図示しないヒューズセットで形成された救済信号(登録不良アドレス)が供給される。上記Yプリデコード信号とそれに相当する登録不良アドレスが一致すると、上記信号線72のプリデコード信号をラッチ回路(マルチプレクサ)76に伝達することが停止されて、正規ビット線の選択が停止される。そして、上記一致信号により、図示しない冗長ビット線の選択を指示する選択信号が生成されて、前記制御回路9に伝えられる。
図28には、前記1つのメモリアレイの他の一実施例のブロック図が示されている。この実施例は、前記図5の変形例であり、中継バッファ73’にプリデコーダ6が組み込まれる。この構成は、前記図5のプリデコーダ6が設けられる位置には、中継バッファとしてのラッチ回路のみが配置される。この構成は、前記図1の信号線5と同様に信号線7は、アドレス信号がそのまま伝えられので、配線数を減らすことができる。
前記図5のようにプリデコード信号が伝えられる信号線7においては、Xプリデコード信号線71で説明すると、前記図5ではメモリマットの256本のワード線を選択するために例えば3組のプリデコードに対応した1/8+1/8+1/4のように20本必要となる。これに対して、図28では8ビットのアドレス信号をそのまま伝えるので、1ビットのアドレス信号をトルー信号とバー信号として伝えると8×2=16本のように少なくできる。この他に、各メモリモジュールにおいて、8対のメモリマットの中の1対のメモリマットを選択するために更に3ビットのアドレス信号が入力される。したがって、前記図5の実施例では28本となるのに対して、図28では22本と少なくできる。Y系アドレス信号を伝える信号線72においても同様に配線数を少なくすることができる。ただし、中継バッファ73’にプリデコーダ6を組み込むために、アドレスプリデコード領域11に形成されるゲート回路の数が多くなる。
図29には、図28の中継バッファの一実施例のブロック図が示されている。この実施例では、X系プリデコーダ61がラッチ回路(マルチプレクサ)74の前段に設けられる。同様に、Y系プリデコーダ62がラッチ回路(マルチプレクサ)76の前段に設けられる。信号線71に伝えられる相補アドレス信号は、上記X系プリデコーダ61で解読されて、信号線711を通して上記ラッチ回路(マルチプレクサ)74に伝えられる。したがって、この実施例の信号線711は、前記図5等の信号線71に対応している。このことは、信号線71に伝えられるX系相補アドレス信号は、上記X系プリデコーダ61で解読されて、信号線711を通して上記ラッチ回路(マルチプレクサ)74に伝えられる。したがって、同図の信号線711は、前記図5等の信号線71に対応している。このことは、信号線72に伝えられるY系相補アドレス信号についても同様である。
図30には、図28の中継バッファの他の一実施例のブロック図が示されている。この実施例では、X系プリデコーダ61がラッチ回路(マルチプレクサ)74の後段に設けられる。同様に、Y系プリデコーダ62もラッチ回路(マルチプレクサ)76の後段に設けられる。つまり、ラッチ回路74,76で相補アドレス信号を保持し、それを出力する際にプリデコーダ61、62でデコードするものである。この構成では、第1アドレス信号と第2アドレス信号に対応して同じプリデコーダ61,62を時分割で使用するので、図29に比べて回路の簡素化ができる。
図31には、この発明に係るSRAMの最小選択単位のブロック図が示されている。同図は、前記図7を簡略化して示したものである。MATは、前記メモリセルアレイ101に対応している。SWDは、前記ワード線選択回路102に対応している。CONT(DEC)は、前記制御回路9に対応している。そして、YSW/SA/WAは、前記カラム選択回路104に対応している。上記制御回路CONTに対する入力信号XAとYAは、前記信号線81,82に対応しており、X系選択信号XAとY系選択信号YAとが並走して供給されることを示している。また、DBUS/IOは、前記信号線83,84及び入出力回路を示している。
図32には、この発明に係るSRAMの他の一実施例のブロック図が示されている。この実施例は、1つのメモリアレイが代表として例示的に示されている。1つのメモリアレイ2は、前記同様に同図に縦方向に18個、横方向に8個のメモリマット10に分割されている。この実施例では、横方向に隣接する2個、縦方向に隣接する18個のメモリマット10で1つのメモリモジュールが構成され、1つのメモリアレイ2には、4個のモジュールに分けられる。メモリマット10は、256(ワード線)×256(ビット線)のメモリセルが設けられており、1つのメモリモジュールでは、約2.25Mビットの記憶容量を持ち、メモリアレイでは9Mビットの記憶容量を持つ。
上記メモリアレイ2に対応した間接領域にプリデコーダ6が設けられる。プリデコーダ6は、信号線5により同時に伝えられる第1アドレス信号と第2アドレス信号をそれぞれ解読して、プリデコード信号を形成する。上記間接領域11’に沿って信号線71と72が延長される。上記信号線71と72は、信号線71は、前記第1と第2のXアドレス信号に対応したプリデコード信号が伝達される。信号線72は、前記第1と第2のYアドレス信号に対応したプリデコード信号が伝達される。
上記メモリモジュールに対応して中継バッファ73が設けられる。中継バッファ73は、ラッチ回路とマルチプレクサを有しており、上記信号線71、72を通して伝えられたXとYプリデコード信号をクロック信号の片方のエッジに同期してラッチ回路に取り込む。そして、マルチプレクサによりクロック信号の前エッジに同期して、第1アドレス信号に対応したXプリデコード信号を信号線81に出力させ、Yプリデコード信号を信号線82に出力させる。そして、クロック信号の後エッジに同期して、第2アドレス信号に対応したXプリデコード信号を信号線81に出力させ、後エッジに同期して第2アドレス信号に対応したYプリデコード信号を信号線82に出力させる。上記信号線81,82は、上記モジュールを構成する18対のメモリマットの中央部に沿って延長される。メモリモジュールは、互いに隣接する2×2個のメモリマット毎に制御回路9が設けられおり、上記信号線81,82によって上記プリデコード信号が伝えられる。
図33には、図32の1つのメモリモジールを説明するためのメモリマット構成図が示されている。図33は、図32との関係では縦横が入れ代わっている。つまり、図32の1つのメモリモジュールを90°回転させて示したのが図33のメモリモジールである。図33において、メモリモジールは、メモリマットが左右(図32では上下)に2つに分けられる。更に上下(図32では左右)に18つに分けられる。同図には、一部のメモリマットが省略されている。上記横方向に2つに分けられたメモリマットと、それに縦方向に隣接する2つのメモリマットとが1組とされて、その中央角部に前記制御回路9が設けられる。
前記信号線81,82は、上記縦方向に並べられた9個の制御回路9を串刺しするように延長される。前記中継バッファ73には、ラッチ回路及びマルチプレクサ74,76と、出力回路75,77を有している。上記ラッチ回路は、信号線71と72を通して伝えられる第1及び第2アドレス信号に対応した2組のXプリデコード信号とYプリデコード信号を取り込む。マルチプレクサ74と76は、上記ラッチ回路に保持された第1アドレス信号に対応したXとYプリデコード信号を選択してクロック信号CLKの前エッジに同期して出力回路75と77を通して信号線81と82に伝える。上記マルチプレクサ74と76は、上記ラッチ回路に保持された第2アドレス信号に対応したXとYプリデコード信号を選択してクロック信号CLKの後エッジに同期して出力回路75と77を通して信号線81と82に伝える。
1つのメモリセルアレイ101等は、256本の正規ワード線と、256対の正規相補ビット線を有し、欠陥救済のための前記のような冗長ワード線及び冗長ビット線を有している。ワード線と相補ビット線の交点にメモリセル103が配置される。左右に分割されたメモリマットの中間部には、それぞれのメモリセルアレイ101に対応したワード線選択回路102が設けられる。ワード線選択回路102は、制御回路9を通して伝えられたプリデコード信号を用いて1つのワード線の選択信号を形成するデコーダ回路と、ワード線を駆動するワード線ドライバにより構成される。上下に分割されたメモリマットの中間部には、カラムスイッチYSW、センスアンプSA、ライトアンプWA群からなるカラム選択回路104が配置される。このように、図32,図33の実施例では、前記図5,図6の実施例の信号線71,72と信号線81と82の延長方向を相互に入れ替えたものである。
図34には、この発明に係るSRAMの動作を説明するためのタイミング図が示されている。クロック信号CLKがロウレベルの期間がリードモードとされ、ハイレベルの期間がライトモードとされる。外部端子から供給されるアドレス信号ADDは、同図の第1番目のクロック信号CLKがハイレベルからロウレベルに変化するタイミングで第1アドレス信号A1がラッチ回路に取り込まれ、及びロウレベルからハイレベルに変化するタイミングで第2アドレス信号A2がラッチ回路に取り込まれる。上記第1アドレス信号A1及び第2アドレス信号A2は、それぞれがX系アドレス信号とY系アドレス信号とからなるものである。
上記ラッチ回路に取り込まれた第1と第2アドレス信号(A1+A2)は、第2番目のクロック信号CLKに同期して信号線5を通してプリデコーダ6に伝えられる。プリデコーダ6では、上記第1と第2アドレス信号(A1+A2)をそれぞれデコードして、第3番目のクロック信号CLKに同期して信号線71と72に出力する。中継バッファ73では、第4番目のクロック信号CLKのロウレベル期間に対応して上記第1アドレス信号A1に対応したプリデコード信号を信号線81,82に出力し、上記クロック信号CLKがハイレベルの期間に第2アドレス信号A2に対応したプリデコード信号を信号線81,82に出力する。
上記制御回路9は、上記第4番目のクロック信号CLKがロウレベルの期間に上記第1アドレス信号A1に対応したプリデコード信号により上記メモリマットを選択してリード動作を行い4ビット分のデータを読み出す。そして、クロック信号CLKがハイレベルの期間に上記第2アドレス信号に対応したプリデコード信号により上記メモリマットを選択してライト動作を行い4ビット分のデータを書き込む。このため、書き込みデータは、第3番目のクロック信号CLKの両エッジに同期して2ビットからなる第1データWD1と第2データWD2が入力され、上記第4番目のクロック信号CLKに同期して上記信号84に4ビットデータ(WD1+WD2)として伝えられ,上記ライト動作により同時に書き込まれる。
第5番目のクロック信号CLKのロウレベルの期間に、前記第4番目のクロック信号CLKがロウレベルの期間に読み出された4ビット分のデータのうち、2ビットのデータRD1が、上記1つのメモリモジュールに割り当てられた2つの出力回路を通して出力され、第5番目のクロック信号CLKのハイレベルの期間に、前記第4番目のクロック信号CLKがロウレベルの期間に読み出された4ビット分のデータのうちの残り2ビットのデータRD2が上記1つのメモリモジュールに割り当てられた2つの出力回路を通して出力される。
上記第2番目以降のクロック信号CLKに同期して前記同様なアドレス信号を順次供給すると、それぞれに対応して読み出しデータは、4クロック分遅れてDDRモードで順次に出力される。書き込みデータは、上記アドレス信号に対して2クロック分遅れて順次に入力すれば、アドレス信号を基準にして3クロック分遅れてメモリマットに書き込まれる。つまり、クロック信号CLKの両エッジに同期してアドレス信号と書き込みデータを入力し、上記アドレス信号に対応したデータを読み出すことができるというDDR動作を行うようにすることができる。
図35には、この発明に係るSRAMの応用例の概念図が示されている。PCは、パーソナルコンピュータであり、支社Aにおいては部門A〜B毎にLANにより相互に接続される。また、支社Aの部門間のLANはルータにより相互により接続される。また、支社A〜Cは、ルータを介してインターネットにより相互に接続される。この実施例のSRAMは、上記ルータに搭載されており、パーソナルコンピュータPC同士のデータ転送を行う中継メモリとして使用される。この実施例のDDR SRAMでは、前記のように650MHzのクロック信号を用いて、1.3GHzでデータの入出力を行うようにすることができるので、パーソナルコンピュータPC同士で動画等の画像データを含むような大量のデータを高速に転送することができる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリマットの構成や、プリデコーダ構成は、種々の実施例形態を採ることができる。メモリセルは、前記のような読み出しと書き込みが行われるメモリセルの他、読み出し専用のメモリであってもよい。この発明は、高速動作が要求される半導体記憶装置に広く利用することができる。また、外部からのクロック信号に応じて動作する例を示したが、外部からのクロック信号に応じて動作しない半導体記憶装置に適応しても良い。
1…半導体チップ、2…メモリアレイ、3…アドレス入力回路領域、4…中継バッファ、5…信号線、6…プリデコーダ、7(71,72,711,712,721,722)…信号線、73…中継バッファ、74,76…ラッチ回路/マルチプレクサ、75,77…出力回路、8(81,82,811,812,821,822)…信号線、9…制御回路、10…メモリマット、101…メモリセルアレイ、102…ワード線選択回路、103…メモリセル、104…カラム選択回路、11…アドレスプリデコーダ領域、12…データ入出力回路、13…データバスロジック領域。