JP2008269691A - 半導体記憶装置 - Google Patents

Abstract

【課題】簡単な構成で高速化を実現した半導体記憶装置を提供する。
【解決手段】ワード線の延長方向及びビット線の延長方向に複数のメモリマットを配置する。上記メモリマットに隣接して制御回路が設けられる。上記メモリマットのメモリセルのＸ系及びＹ系選択信号が供給される入力回路から上記制御回路に至るまでの上記Ｘ系及びＹ系選択信号に対応したＸ系及びＹ系信号線を並走して配置させる。上記入力回路から上記制御回路に至る信号伝達経路に複数のラッチ回路を設け、クロック信号によりＦＩＦＯとして動作させる。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、主に高速な書き込み動作や読み出し動作が行われるスタティック型ＲＡＭに利用して有効な技術に関するものである。

ＤＤＲ(Double Data Rate)ＳＲＡＭに関しては、特開２００５−２０９３３３公報がある。同公報に記載の技術は、ＣＣモードでのデータ入力動作に関するものである。複数ビットデータのパラレル読み出しを行ってシリアル出力させて高速化するＤＲＡＭの例として、特開２０００−２９８９８１公報がある。シンクロナス(Synchronous) ＳＲＡＭに関して、2006 IEEE DIGEST OF TECHNICAL PAPERS pp.626-628 がある。
特開２００５−２０９３３３公報 特開２０００−２９８９８１公報 2006 IEEE DIGEST OF TECHNICAL PAPERS pp.626-628

本願発明者等においては、パーソナルコンピュータ同士のデータ転送を行う高速中継メモリの開発に際して、図３６に示したようなメモリアレイを検討した。最小選択単位であるメモリマットは、１つのワード線やビット線に接続されるメモリセルの数を増加させると、メモリセルの選択動作に長時間を費やすことになるので、１つのワード線やビット線に接続されるメモリセルの数が約２５６×２５６個程度に制限されることで高速化を図ることが主流になっている。Ｘ方向及びＹ方向に上記メモリマットが複数個並べられて１つのメモリアレイが構成される。このようにメモリ構成をメモリアレイ、メモリマットのような階層構造とし、上記メモリマットのメモリセルを選択するために、上位階層のＸ系信号ＧＸＡは、メモリチップの中央部に設けられたプリデコーダＰＤＥＣを通し、上記メモリアレイの周辺であって、上記メモリマットのビット線延長方向に設けられたＸ系選択回路ＧＸＤに沿って配置される。上位階層のＹ系信号ＧＹＡは、上記メモリマットのワード線延長方向に設けられたＹ系選択回路ＧＹＤに沿って配置される。上記メモリアレイは、上記メモリチップ上に上記プリデコーダを中心にして複数個が配置されて構成される。同図には、複数のメモリアレイのうちの１つが代表として例示的に示されている。

大量のデータを高速に転送するために、上記中継メモリを例えば約６５０ＭＨｚのようなクロック信号を用いてＤＤＲ動作させようとすると、上記メモリマットにおいては、上記クロック周波数の２倍の約１．３ＧＨｚに対応したメモリサイクルで動作することが必要になる。このような高速動作においては、半導体チップの全面に広範囲にわたって設けられる各メモリマットにおいて、Ｘ系選択信号とＹ系選択信号の信号遅延及び相互のスキューが区々となって、メモリセルの実質的な選択動作が信号遅延やスキューによって待たされるために、上記のような高速動作が行えないという問題に直面した。

この発明の目的は、簡単な構成で高速化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては、多くの発明が開示されるが、その中の実施例の１つは下記の通りである。データを記憶可能なメモリセルが行列状に配列され、対応の行に並べられたメモリセルに接続された複数のワード線と、対応の列に並べられたメモリセルに接続された複数のビット線とを有するメモリセル群を含み、このメモリ群が２行２列に並べられ、互いにメモリセル群ごとにワード線およびビット線が分離された４つのメモリセルアレイと、
メモリセルアレイの第１列と第２列の間の領域にそれぞれ設けられた、対応のメモリセルアレイのワード線を選択するワード線選択回路と、メモリセルアレイの第１行と第２行の間の領域にそれぞれ設けられた、対応のメモリセルアレイのビット線を選択するカラム選択回路とを有する、４つのメモリマットと、メモリマットの第１行と第２行のワード線選択回路に挟まれ、メモリマットの第１列と第２列のカラム選択回路に挟まれて配置され、ワード線選択回路およびカラム選択回路を制御する制御回路と、４つのメモリマットの周りの領域である外周領域に設けられ、選択するメモリセルのアドレスを示す行アドレス信号および列アドレス信号を外周領域から制御回路へ伝播するアドレス信号伝播回路と、メモリマットの行の間もしくはメモリマットの列の間に配線された、アドレス信号伝播回路と制御回路との間を接続する行アドレス信号線と、外周領域の内部の領域において行アドレス信号線と並んで配線され、アドレス信号伝播回路と制御回路の間を接続する列アドレス信号線とを備えるものである。

また、実施例をもう１つ例にあげると、下記の通りである。ワード線の延長方向及びビット線の延長方向に複数のメモリマットを配置する。上記メモリマットに隣接して制御回路が設けられる。上記メモリマットのメモリセルのＸ系及びＹ系選択信号が供給される入力回路から上記制御回路に至るまでの上記Ｘ系及びＹ系選択信号に対応したＸ系及びＹ系信号線を並走して配置させる。上記入力回路から上記制御回路に至る信号伝達経路に複数のラッチ回路を設け、クロック信号によりＦＩＦＯとして動作させる。

１の実施例の効果は、外周領域に対しその内になる内部の領域において行アドレス信号線と並んで列アドレス信号線が配線されるので、アドレス信号伝播回路と制御回路の間のスキューを抑制することができる。

もう１つの実施例の効果は、Ｘ系及びＹ系信号線を最小選択単位であるメモリマットに隣接して設けられた制御回路まで並走して配置させることにより、Ｘ系及びＹ系信号のスキューを低減できるのでメモリセルの高速選択を実現できる。上記入力回路から上記制御回路に至る信号伝達経路にラッチ回路を設けてＦＩＦＯとして動作させることにより、上記信号伝達経路での遅延やスキューが実質的に問題にならない程度に低減することができる。

図３には、この発明に係るＳＲＡＭの一実施例の全体ブロック図が示されている。同図において、各ブロックの配置は実際の半導体チップ上での幾何学的な配置に合わせて示されている。半導体チップは、同図において横中央部に縦長に設けられたアドレス入力回路領域と、縦中央部に横長に設けられた間接論理領域とにより全体として４つのエリアに分けられる。これらの４つのエリア（メモリブロック）には、それぞれが同じ構成のメモリアレイとデータバス論理領域を有する。メモリアレイは、最小選択単位であるメモリマットに分割される。メモリマットは、メモリセルが行列上に複数配置されたメモリアレイを含み、メモリマットごとにワード線やビット線が分離されているものである。例えば、メモリマットは、２５６ワード線及び２５６ビット線からなる。上記メモリアレイは、ワード線方向に１８個、ビット線方向に８個のメモリマットに分割される。上記１８×８＝１４４個のメモリマットからなる１つのメモリアレイにおいて、同図に斜線を付したような９個のメモリマットが同時に選択される。

図４には、図３の１つのエリアのメモリアレイとデータバス論理領域の拡大図が示されている。１つのエリア（メモリブロック）は、横中央部に縦長に設けられたデータバス論理領域を挟んでメモリアレイとそれに対応した１８個の入出力回路部ＤＱ００〜ＤＱ１７が対称的に配置される。この実施例では、同図に代表として例示的に示されている入出力回路部ＤＱ００とＤＱ０１に対応して２対のメモリマットが配置される。この２対のメモリマットは、同図において横方向に８対設けられる。言い換えるならば、上記入出力回路部ＤＱ００とＤＱ０１に対して８対のメモリマットが縦積に配置されてメモリモジュールが構成される。メモリモジュールにおいて、ワード線方向に隣接して配置された一対とされるメモリマットのうち、前記図３のように斜線を付したメモリマットが選択されたきには他方が非選択される。また、それ以外の７対のメモリマットも非選択とされる。それ故、２つの入出力回路ＤＱ００，ＤＱ０１は、２×８個のメモリマット（メモリモジュール）に共用される。残りの入出力回路部ＤＱ０２〜ＤＱ１７に対応しても同様に８個のメモリモジュールが設け設けられる。

前記図３に示した１つのメモリアレイにおいて、９個のメモリモジュールの中からそれぞれ斜線を付したような１個ずつのメモリマットを選択し、特に制限されないが、それぞれから２ビットずつのデータを読み出し、各メモリモジュールにおいて２個の出力回路を用いて出力させることができる。このように１つのメモリアレイから１８ビットをデータを出力させることができる。１つのメモリブロック（エリア）には、２つの上記メモリアレイ及び入出力回路が設けられているので、合計３６ビットを出力させることができる。したがって、メモリチップ全体では上記４つのメモリブロックにより、３６×４＝１４４ビットの出力が可能になる。逆に、入力回路及び同様な入力用信号伝達経路を通して１４４ビットのパラレルデータを上記選択された９×２×４＝７２個の選択メモリマットに対して２ビットずつ書き込むことができる。なお、実際には、後述するようにＤＤＲ動作で外部端子との間でデータの入力、及び出力を行うためにメモリマットに対しては、４ビットの同時読み出し、４ビットの同時書き込みが行われる。

図１には、この発明に係るＳＲＡＭの一実施例の全体ブロック図が示されている。同図において、前記図３との関係では上記メモリマット１０を選択するアドレス選択経路を主体にして示されている。半導体チップ１は、前記図１と同様に横中央部に縦長に設けられたアドレス入力回路領域３と、縦中央部に横長に設けられた間接領域とにより全体として４つのエリア（メモリブロック）に分けられる。１つのエリアには、前記図４のように２つのメモリアレイ２が設けられる。１つのエリアは、上記２つのメモリアレイ２とその間に挟まれた領域に、それぞれのメモリアレイに対応した２つのアドレスプリデコーダ領域１１、データ入出力回路領域１２及び１つのデータバスロジック領域１３を有する。前記図３，図４の上記入力回路ＤＱ００〜ＤＱ１７は、上記データ入出力回路領域１２に設けられる。

アドレス入力回路領域３には、アドレス入力用電極とアドレス入力回路及びラッチ回路が設けられる。アドレス入力回路は、外部から入力されるクロック信号の両エッジに同期して第１アドレス信号と第２アドレス信号とを取り込み、上記クロック信号の片方のエッジに同期して上記取り込まれた第１アドレス信号と第２アドレス信号をパラレルに出力させる。このように、本実施の形態で示すＳＲＡＭがＳＲＡＭ外部から入力されるクロック信号に応じて動作するものである。

チップ中央部に設けられた中継バッファ４は、上記パラレル転送される第１アドレス信号及び第２アドレス信号を増幅して、間接論理領域に沿って左右に分岐されて延長される信号線５に出力される。特に制限されないが、アドレス入力回路領域３は、チップ中央部を挟んでＸ系アドレス信号に対応したものと、Ｙ系アドレス信号に対応した２つに分けられており、チップ中央部に設けられた上記中継バッファ４を通して上記信号線５に伝えられる。上記アドレス入力回路の出力からはＸ系アドレス信号及びＹ系アドレス信号が並走して、上記中継バッファ４及び信号線５によって伝えられる。

上記４つのエリアに対応した間接論理領域には、プリデコーダ６がそれぞれ設けられる。同図において、１つのエリアが代表として例示的に示されているように、上記プリデコーダ６は、入力部又は出力部にラッチ回路が設けられており、上記クロック信号の片方のエッジに同期してプリデコード信号の出力動作を行う。上記プリデコーダ６の出力信号は、上記アドレスプリデコーダ領域１１に沿って延長される信号線７を通して前記各メモリアレイのメモリモジュールに対応して設けられるアドレス信号伝播回路である中継バッファ７３に伝えられる。中継バッファ７３は、行列状に配列されたメモリマット１０の周りの領域である外周領域に設けられている。

中継バッファ７３は、ラッチ回路とマルチプレクサを有しており、上記クロック信号の両エッジに同期して上記メモリモジュールに対応した８対のメモリマットに沿って設けられた信号線８を通して上記第１アドレス信号に対応したプリデコード出力信号と、第２アドレス信号に対応したプリデコード出力信号をメモリマットの選択動作を行う制御回路９に伝えられる。この制御回路９は、特に制限されないが、２×２のメモリマットの中央部に配置され、４つのメモリマットに対する選択動作を受け持つ。１つのメモリモジュールには、前記のように２×８個のメモリマットが設けられているので、４個の制御回路が設けられることになる。

この実施例では、Ｘ系アドレス信号とＹ系アドレス信号を同じ信号経路を通して最小選択単位であるメモリマット１０に近接して設けた制御回路９まで導くようにすることにより、前記Ｘ系アドレス信号及びＹ系アドレス信号の伝達経路の長さの相違によるスキューを低減することができる。このようなスキューを低減によって高速なメモリアクセスが可能になるものである。

この実施例では、前記のようにアドレス入力回路でのラッチ回路、前記プリデコーダ６でのラッチ回路及び中継バッファ７３でのラッチ回路が縦列形態にされることにより、各段のラッチ回路がクロック信号に同期して入力信号の取り込みと出力動作を行う。これにより、メモリマット１０の選択信号がＦＩＦＯ動作により順次に伝えられ、複数ビットからなる上記Ｘ系アドレス信号とＹアドレス信号間におけるスキューが、前記信号線５で発生しても、プリデコーダ６のラッチ回路で修正でき、信号線７におけるプリデコーダ６と、９個のメモリモジュールとの間の信号伝達経路の相違による信号伝達時間の相違が、上記各メモリモジュールに対応して設けられる中継バッファ７３のラッチ回路で修正できる。つまり、各ラッチ回路は、クロック信号のエッジに同期して入力信号を取り込んで保持し、次のクロック信号のエッジに同期して上記保持した信号を出力するので上記のような入力信号におけるスキューを修正できる。

図２には、この発明に係るＳＲＡＭの一実施例の全体ブロック図が示されている。図１との関係においては、上記クロック信号の伝達経路を主体にして示されている。チップ中央部に、クロック同期化回路１４が設けられる。クロック同期化回路は、ＰＬＬ又はＤＬＬ回路により外部端子から入力されたクロック信号に同期した内部クロック信号を生成する。この内部クロック信号は、間接論理領域に設けられた２つのバッファＢ１により左右に延長する出力線に伝えられる。１つのバッファＢ１に対応した出力線は中点で２つに分岐し、一方は左側の上記２つのエリアに対応した間接論理領域に設けられたバッファＢ２に、他方は上側の上記アドレス入力回路領域に対応した間接論理領域に設けられたバッファＢ２にそれぞれ延長される。残り１つのクロックバッファＢ１に対応した出力線も同様に中点で２つに分岐し、一方は右側２つのエリアに対応した間接論理領域に設けられたバッファＢ２に、他方は下側の上記アドレス入力回路領域に対応した間接論理領域に設けられたバッファＢ２にそれぞれ延長される。

上記バッファＢ２は、上記左上部のエリアが例示的に示されているように、上記間接論理領域に接する部分でバッファＢ３が設けられ、そこからエリア（メモリブロック）のデータバス論理領域等の中央部に設けられた２つのバッファＢ４に伝られる。上記バッファＢ４は、それぞれに対応したメモリアレイの前記中継バッファ７３に設けられるラッチ回路に伝えられるクロック信号及びプリデコーダ６のクロック信号を出力する。アドレス入力回路領域に対応して設けられる上記バッファＢ２は、上記左上部のエリアが例示的に示されているバッファ４と同様のバッファがその中央部に設けられており、各アドレス入力回路に設けられるラッチ回路に伝えられるクロック信号を出力する。このように、半導体チップ上に分散して配置されるラッチ回路に伝えられるクロックは、それぞれの伝達経路が互いに等しくなるような、いわゆるクロックツリーを通して伝えられるために、半導体チップ上に分散して配置されるラッチ回路に供給されるクロック信号は、互いに同じタイミングのクロック信号とされる。

これにより、前記図３のように半導体チップ上に広く分散して選択される７２個の選択メモリマット１０において、互いに同じタイミングでメモリセルを選択するための選択信号が伝えられることになる。したがって、メモリサイクル中に選択信号のスキューを吸収するタイミングマージンの設定を小さくすることができ、メモリサイクルの短縮化、言い換えるならば、前記１．３ＧＨｚのようなメモリサイクルも実現することができる。そして、出力回路においても、上記クロック信号を用いることにより、前記１４４ビットものデータもクロック信号に正しく同期化された読み出しデータとすることができる。

図５には、図１に対応した１つのメモリアレイの詳細ブロック図が示されている。１つのメモリアレイ２は、同図に縦方向に１８個、横方向に８個のメモリマット１０に分割されている。縦方向に隣接する２個、横方向に隣接する８個のメモリマット１０で１つのメモリモジュールが構成され、１つのメモリアレイ２には、９個のモジュールに分けられる。メモリマット１０は、２５６（ワード線）×２５６（ビット線）のメモリセルが設けられており、１つのメモリモジュールでは、約１Ｍビットの記憶容量を持ち、メモリアレイでは９Ｍビットの記憶容量を持つ。

上記メモリアレイ２に対応したアドレスプリデコーダ領域１１のチップ中央寄りにプリデコーダ６が設けられる。プリデコーダ６は、信号線５により同時に伝えられる第１アドレス信号と第２アドレス信号をそれぞれ解読して、プリデコード信号を形成する。上記アドレスプリデコーダ領域１１に沿って信号線７１と７２が延長される。上記信号線７１と７２は、前記図１の信号線７に対応している。信号線７１は、前記第１と第２のＸアドレス信号に対応したプリデコード信号が伝達される。信号線７２は、前記第１と第２のＹアドレス信号に対応したプリデコード信号が伝達される。

上記メモリモジュールに対応して中継バッファ７３が設けられる。中継バッファ７３は、ラッチ回路とマルチプレクサを有しており、上記信号線７１、７２を通して伝えられたＸとＹプリデコード信号をクロック信号の片方のエッジに同期してラッチ回路に取り込む。そして、マルチプレクサによりクロック信号の前エッジに同期して、第１アドレス信号に対応したＸプリデコード信号を信号線８１に出力させ、Ｙプリデコード信号を信号線８２に出力させる。そして、クロック信号の後エッジに同期して、第２アドレス信号に対応したＸプリデコード信号を信号線８１に出力させ、後エッジに同期して第２アドレス信号に対応したＹプリデコード信号を信号線８２に出力させる。上記信号線８１，８２は、上記モジュールを構成する８対のメモリマット１０の中央部に沿って延長される。メモリモジュールは、互いに隣接する２×２個のメモリマット毎に制御回路９が設けられおり、上記信号線８１，８２によって上記プリデコード信号が伝えられる。

図６には、図５の１つのメモリモジール（1M module)を説明するためのメモリマット構成図が示されている。図６は、図５との関係では縦横が入れ代わっている。つまり、図５の１つのメモリモジュールを９０°回転させて示したのが図６のモジール（1M module)である。図６において、メモリモジールは、メモリマット１０が左右（図５では上下）に２つに分けられる。更に上下（図５では左右）に８つに分けられる。同図には、一部のメモリマット１０が省略されている。上記横方向に２つに分けられたメモリマット１０と、それに縦方向に隣接する２つのメモリマット１０とが１組とされて、その中央角部に前記制御回路９が設けられる。１つのメモリマット１０は、メモリセルアレイ１０１、ワード線選択回路１０２、カラム選択回路１０４により構成される。メモリセルアレイ１０１は、メモリセル１０３が行列状に複数配列されメモリセル群である。

また、メモリセルアレイ間では、ワード線およびビット線は分離されている。図６の縦方向（列方向）に並べられたメモリアレイの集まりをメモリセルアレイの列、横方向（行方向）に並べられたメモリアレイの集まりをメモリセルアレイの行とする。以下、４つのメモリセルアレイを例に挙げて、上述の行、列を用いて再度説明する。メモリセルアレイの第１行と第２行の間に各メモリセルアレイに対応したカラム選択回路１０４が設けられている。メモリセルアレイの第１列と第２列の間に各メモリセルアレイに対応したワード線選択回路１０２が設けられている。これらのカラム選択回路１０４およびワード線選択回路１０２に挟まれる領域に制御回路９が設けられている。

前記信号線８１，８２は、上記縦方向に並べられた４個の制御回路９を串刺しするように延長される。前記中継バッファ７３には、ラッチ回路及びマルチプレクサ７４，７６と、出力回路７５，７７を有している。上記ラッチ回路は、信号線７１と７２を通して伝えられる第１及び第２アドレス信号に対応した２組のＸプリデコード信号とＹプリデコード信号を取り込む。マルチプレクサ７４と７６は、上記ラッチ回路に保持された第１アドレス信号に対応したＸとＹプリデコード信号を選択してクロック信号ＣＬＫの前エッジに同期して出力回路７５と７７を通して信号線８１と８２に伝える。上記マルチプレクサ７４と７６は、上記ラッチ回路に保持された第２アドレス信号に対応したＸとＹプリデコード信号を選択してクロック信号ＣＬＫの後エッジに同期して出力回路７５と７７を通して信号線８１と８２に伝える。

１つのメモリセルアレイ１０１等は、２５６本の正規ワード線と、２５６対の正規相補ビット線を有し、欠陥救済のための冗長ワード線及び冗長ビット線を有している。ワード線と相補ビット線の交点にメモリセル１０３が配置される。左右に分割されたメモリセルアレイ１０１の中間部には、それぞれのメモリセルアレイ１０１に対応したワード線選択回路１０２が設けられる。ワード線選択回路１０２は、制御回路９を通して伝えられたプリデコード信号を用いて１つのワード線の選択信号を形成するデコーダ回路と、ワード線を駆動するワード線ドライバにより構成される。上下に分割されたメモリセルアレイ１０１の中間部には、カラムスイッチＹＳＷ、センスアンプＳＡ、ライトアンプＷＡ群からなるカラム選択回路１０４が配置される。

図７には、図６の入出力回路部、データバス論理領域とメモリマットと関係を説明するブロック図が示されている。例えばメモリマット１０は、前記のようにビット線延長方向に対して８個が設けられて２個ずつ４組に分けられる。２つのメモリマットが隣接する周辺部には、前記カラム選択回路１０４に対応してバス論理部ＢＲＬが配置される。カラム選択回路１０４は、ＹＳＷ−ＳＡ−ＷＡを１つの単位としたカラム選択回路ＣＬＭの複数個により構成される。上記メモリマット間に配置される上記バス論理部ＢＲＬから前記入出力回路部ＤＱ００に向けてメモリマット上をリード用とライト用信号バス８３、８４が延長される。この構成は、他方のメモリマットにおいても同様である。

同図で左右に配置された２つのメモリマットのリード用信号バス８３は、入出力回路ＤＱ００，ＤＱ０１上のデータバス論理領域（１１）を経由して互いに他方の入出力回路ＤＱ０１，ＤＱ００の出力回路と接続される。入出力回路ＤＱ００とＤＱ０１の入力回路の出力端子は、データバス論理領域（１１）を経由して前記とは逆に２つのメモリマットのライト用信号バス８４に接続される。上記リード用及びライト用信号バス８３，８４の各メモリマットの入出力回路を束ねるデータバス論理部１１１は、上記データバス論理領域（１１）において中継バッファ７３のマルチプレクサ近傍に配置される。

例えば、中継バッファ７３を通して伝えられた選択信号は、４つの制御回路９のうちの１つがこれに応答して受け持つ４つメモリマットのうちの１つのメモリマット（例えば１０１）に対してマット選択信号を形成する。これにより、ワード線選択回路１０２が活性化されてメモリマット１０のワード線ＷＬを選択し、カラム選択回路１０４において１つのカラム制御回路ＣＬＭが活性化されて相補ビット線の選択動作と、読み出し動作に対応してセンスアンプＳＡを、書き込み動作に対応させてライトアンプＷＡを動作させる。また、バス論理部ＬＯＧが活性化されて、上記ライト用又はリード用の信号バス８４，８３を通して上記カラム制御回路ＣＬＭとの間でデータの入出力が行われる。

図８には、図７のメモリマットと制御回路との関係を説明するための一実施例の構成図が示されている。メモリセルアレイ（ＭＡＴ）１０１は、ワード線ＷＬと相補ビット線ＢＢ／ＢＴの交点にメモリセル１０３が配置されて構成される。ワード線ＷＬは、ワード線選択回路１０２により選択される。ワード線選択回路１０２は、ＸローカルアドレスバスＸＬＢＵＳを通して伝えられたデコード信号を、各ワード線ＷＬに対応して設けられるデコーダが解読し、ワードドライバによって１つのワード線を選択レベルにする。ＭＸＤＥＣは、制御回路９に設けられたＸデコーダであり、前記信号線８１を通して伝えられたＸプリデコード信号を解読し、ＸローカルアドレスバスＸＬＢＵＳを通して伝えられたデコード信号を形成する。

相補ビット線ＢＢ／ＢＴは、カラム線選択回路１０４により選択される。カラム線選択回路１０４は、ＹローカルアドレスバスＹＬＢＵＳを通して伝えられたデコード信号を、各相補ビット線に対応して設けられるデコーダが解読し、この実施例では４対の相補ビット線を同時に選択する。前記カラム制御回路ＣＬＭは、上記４対の相補ビット線毎に設けられており、４個のセンスアンプＳＡ及びライトアンプＷＡにより４ビット分の同時読み出し／同時書き込みを行うようにされる。ＭＹＤＥＣは、上記制御回路９に設けられたＹデコーダであり、前記信号線８２を通して伝えられたＹプリデコード信号を解読し、ＹローカルアドレスバスＹＬＢＵＳを通して伝えられたデコード信号を形成する。

ＭＡＴＣＴＬは、制御回路９に設けられるマット選択回路であり、制御回路９に割り当てられた４つのメモリマットのうち１つに対応した選択信号を形成する。１つのメモリモジュールには、２×８個のメモリマットが設けられており、そのうちの１のメモリマットが選択される。上記２×８のメモリマットに対応して４個の制御回路９が設けられているので、４つのうちのいずれか１つの制御回路９が前記信号線８１，８２を通して伝えられるＸとＹプリデコード信号を解読する。

１つの制御回路９が、自己が選択されたことを検知し、自身が受け持つ４つのメモリマットのうち１つのメモリマットに対応した上記ＭＣＤＥＣ，ＭＹＤＥＣを活性化して上記デコード信号を送出する。これにより、１つのメモリモジュールにおいて、１６個のうちの１つのメモリマットが選択される。このように最小選択単位であるメモリマット近傍に設けられた制御回路９までＸ系とＹ系アドレス信号を並走して伝え、しかも途中にラッチ回路を配置してその都度同期化を図るようにしてＸ系アドレス選択信号とＹ系アドレス選択信号とのスキューを小さくすることができる。選択されたメモリマットにおいてＸ系選択タイミングとＹ系選択タイミングを合致させることができるのでメモリ動作の高速化を図ることができる。

図９には、図８のメモリマット及びその周辺部における一実施例の信号配線レイアウト図が示されている。メモリセルアレイ１０１において相補ビット線ＢＢ，ＢＴは、第ｎ層目のメタル配線Ｍｎにより構成される。特に制限されないが、相補ビット線ＢＢ，ＢＴの間には、シールド電源線ＳＤ１が配置される。ワード線ＷＬは、第ｎ＋１層目のメタル配線Ｍｎ＋１により構成される。前記ＸローカルアドレスバスＸＬＢＵＳは、前記ワード線選択回路１０２上に配置され、上記相補ビット線ＢＢ，ＢＴと同じメタル配線Ｍｎ又は上記ワード線ＷＬの上層の第ｎ＋２層目のメタル配線Ｍｎ＋２により構成される。前記ＹローカルアドレスバスＹＬＢＵＳは、前記カラム選択回路１０４上に配置され、上記ワード線ＷＬと同じメタル配線Ｍｎ＋１又はさらに２つ上層の第ｎ＋３層目のメタル配線Ｍｎ＋３により構成される。

例えば、相補ビット線ＢＢ，ＢＴは、第１層目のメタル配線Ｍ１で構成され、ワード線ＷＬは、その上層である第２層目のメタル配線Ｍ２で構成される。したがって、前記ＸローカルアドレスバスＸＬＢＵＳは、上記相補ビット線ＢＢ，ＢＴと同じメタル配線Ｍ１又はその２つ上のＭ３で構成される。前記ＹローカルアドレスバスＹＬＢＵＳは、上記ワード線ＷＬと同じメタル配線Ｍ２又はその２つ上のＭ４で構成される。

図１０には、図６の中継バッファと制御回路との間に設けられる信号線の一実施例の信号配線レイアウト図が示されている。Ｘ系のプリデコード信号を伝える信号線８１と、Ｙ系のプリデコード信号を伝える信号線８２は、第ｎ＋２層目のメタル配線Ｍｎ＋２又は第ｎ＋４層目のメタル配線Ｍｎ＋４により構成される。これらの信号線８１と８２は、前記ＸローカルアドレスバスＸＬＢＵＳと同じ方向に延長されるものであるので、ＸローカルアドレスバスＸＬＢＵＳがメタル配線Ｍｎ＋２で構成されたときには、信号線８１と８２は、メタル配線Ｍｎ＋４で構成される。逆に、ＸローカルアドレスバスＸＬＢＵＳがメタル配線Ｍｎ＋４で構成されたときには、信号線８１と８２は、メタル配線Ｍｎ＋２で構成される。上記信号線８１，８２は、１つのプリデコード単位毎にシールド電源線ＳＤ５が配置される。

例えば、８ビットのアドレス信号により２５６本のワード線を選択することができる。上記信号線８１は、上記８ビットのアドレス信号が前記プリデコーダ６において３ビット、３ビット及び２ビットの３組に分割されているとすると、３ビットにより１／８のプリデコード信号が形成される。２ビットにより１／４のプリデコード信号が形成される。上記１／８は、８のプリデコード出力信号のうちいずれか１つ選択レベルにされることを意味し、上記１／４は、４のプリデコード出力信号のうちいずれか１つが選択レベルにされことを意味する。上記信号線８１は、上記１／８のプリデコード出力が２組、上記１／４のプリデコード出力が１組設けられる。上記選択単位毎に上記シールド電源線ＳＤ５が設けられる。

メモリマットの２５６対の相補ビット線ＢＢ，ＢＴは、４対が１組として同時に選択されるために、６ビットのアドレス信号により６４組を選択することができる。上記３ビットずつの２組、あるいは２ビットずつの３組に分割される。これにより、信号線８２は、１／８のプリデコード出力が２組又は１／４のプリデコード出力が３組設けられる。上記選択単位毎に上記シールド電源線ＳＤ５が設けられる。

図１１には、中継バッファ７３の一実施例のブロック図が示されている。図１２には、その回路図が示されている。図１１及び図１２において、中継バッファ７３には、Ｘ系のラッチ回路及びマルチプレクサ７４と出力回路７５及びＹ系のラッチ回路及びマルチプレクサ７６と出力回路７７から構成される。上記中継バッファ７３の入力側の信号線７１には、第１アドレス信号と第２アドレス信号に対応した２動作分のＸ系プリデコード信号線７１ＸＲと７１ＸＷが設けられる。入力側の信号線７２には、第１アドレス信号と第２アドレス信号に対応した２動作分のＹ系プリデコード信号線７２ＹＲと７２ＹＷが設けられる。これに対して、中継バッファ７３の出力側の信号線８１と８２は、それぞれ上記第１又は第２アドレス信号に対応したプリデコード信号が上記クロック信号ＣＬＫの両エッジに同期して時系列的に伝えられる。それ故、上記信号線８１と８２は、上記信号線７１と７２のそれぞれ半分の本数とされる。つまり、信号線８１は、信号線７１ＸＲと７１ＸＷの信号が時系列的に伝えられる。信号線８２は、信号線７２ＹＲと７２ＹＷの信号が時系列的に伝えられる。

特に制限されないが、上記ラッチ回路は、クロックＣＬＫの前エッジに同期してＸ系プリデコード信号線７１ＸＲに対応したものがプリデコード信号を取り込み、１サイクル前に取り込んだプリデコード信号を上記クロック信号ＣＬＫにより連動して選択するマルチプレクサを通して出力させる。クロックＣＬＫの後エッジに同期してＸ系プリデコード信号線７１ＸＷに対応したものがプリデコード信号を取り込み、１サイクル前に取り込んだプリデコード信号を上記クロック信号ＣＬＫにより連動して選択されるマルチプレクサを通して出力させる。このことは、Ｙ系プリデコード信号（７２ＹＲ，７２ＹＷ）においても同様である。

この構成に代え、上記ラッチ回路は、クロックＣＬＫの前エッジに同期してＸ系プリデコード信号線７１ＸＲと７１ＸＷに対応したものを同時に取り込み、１サイクル前に取り込んだ７１ＸＲに対応したプリデコード信号をマルチプレクサを通して出力させる。クロックＣＬＫの後サイクルでマルチプレクサを切り替えてすでに取り込まれた７１ＸＷに対応したものを出力させてもよい。このことは、Ｙ系プリデコード信号（７２ＹＲ，７２ＹＷ）においても同様である。

図１３には、中継バッファ７３の他の一実施例の回路図が示されている。この実施例は、前記図１２の変形例であり、ラッチ回路が省略される。マルチプレクサ７４により、上記クロック信号ＣＬＫの前半サイクル期間では信号線７１ＸＲの第１アドレス信号に対応したＸ系プリデコード信号を出力させ、上記クロック信号ＣＬＫの後半サイクル期間では信号線７１ＷＲの第２アドレス信号に対応したＸ系プリデコード信号を出力させる。この構成は、中継バッファ７３での上記ラッチ回路の省略により、入力回路から制御回路に至る信号伝達経路としてのＦＩＦＯの段数が１段少なくされる。

図１４には、前記図１１〜図１３に示した信号線８１と８２の一実施例の構造断面図が示されている。信号線８１と８２は、それぞれ前記のような第ｎ＋２層目（又は第ｎ＋４層目）のメタル配線Ｍｎ＋２（又はＭｎ＋４）で構成される。そして、前記１／４や１／８のような選択単位毎に上記シールド電源線ＳＤ５が設けられる。つまり、４本又は８本の信号線のうち１本しか選択されないから、上記選択単位毎にシールド電源線ＳＤ５を設けるだけで、信号変化による相互の干渉を防ぐことができる。

図１５には、中継バッファ７３の更に他の一実施例の回路図が示されている。この実施例は、前記図１１の変形例であり、前記Ｘ系信号線８１がＹ系信号線８２を挟むように２つのグループ８１１と８１２に分けられる。他の構成は、中継バッファの具体的構成は、前記図１２あるいは図１３で説明したと同様な構成とされる。

図１６には、前記図１５に示した信号線８１１，８１２と８２の一実施例の構造断面図が示されている。信号線８１１，８１２と８２は、それぞれ前記のような第ｎ＋２層目（又は第ｎ＋４層目）のメタル配線Ｍｎ＋２（又はＭｎ＋４）で構成される。そして、前記１／４や１／８のようなプリデコードの選択単位毎に上記シールド電源線ＳＤ５が設けられる。

図１７には、中継バッファ７３の更に他の一実施例の回路図が示されている。この実施例は、前記図１５の変形例であり、Ｙ系信号線８２が８２１と８２２のように２つのグループに分割されて互いに隣接して配置され、その外側にＸ系信号線８１１と８１２が上記分割されたＹ系信号線８２１と８２２を挟むように２つのグループに分けられる。他の構成は、中継バッファの具体的構成は、前記図１２あるいは図１３で説明したと同様な構成とされる。

図１８には、前記図１７に示した信号線８１１，８１２及び８２１，８２２の一実施例の構造断面図が示されている。信号線８１１，８１２と８２は、それぞれ前記のような第ｎ＋２層目（又は第ｎ＋４層目）のメタル配線Ｍｎ＋２（又はＭｎ＋４）で構成される。そして、前記１／４や１／８のようなプリデコードの選択単位毎に上記シールド電源線ＳＤ５が設けられる。

図１９には、図１０の配線構成の一実施例を説明するための断面図が示されている。メモリアレイの相補ビット線ＢＢ，ＢＴは、第ｎ番目の配線層Ｍｎにより構成されている。例えば、上記ｎを１とすると、上記相補ビット線は、第１層目のメタル配線層Ｍ１となる。特に制限されないが、相補ビット線ＢＢ／ＢＴの相互の間には、シールド又は電源線が設けられ、隣接する相補ビット線同士の寄生容量による相互のカップリングを防止している。

上記相補ビット線ＢＢ，ＢＴの上層の配線層Ｍｎ＋１によりワード線ＷＬが構成される。上記相補ビット線ＢＢ，ＢＴに対して、ワード線ＷＬは直交する方向に延長される。このワード線ＷＬの上層の配線層Ｍｎ＋２により、信号線８１又は８１（図７のリード用バス８３、ライト用バス８４）が設けられる。信号線８１，８２は、上記相補ビット線ＢＢ，ＢＴと同じ方向に延長される。特に制限されないが、信号線８１，８２間には、シールド又は電源線が設けられ、寄生容量による相互のカップリングを防止している。上記各配線層Ｍｎ〜Ｍｎ＋２の間には、層間膜が設けられている。上記ワード線ＷＬは、層間膜に設けられたスルーホールを介して下配線層Ｍｎを介して、同図では省略されているメモリセルを構成するアドレス選択用ＭＯＳＦＥＴのゲート等に接続される。このことは、相補ビット線ＢＢ，Ｂさにおいても同様であり、メモリセルのラッチ回路を構成するＭＯＳＦＥＴのゲート及びソース，ドレイン領域に接続される。

図２０には、図１０の配線構成の他の一実施例を説明するための断面図が示されている。この実施例では、ワード線ＷＬの上層の配線層Ｍｎ＋２がシールド用とされる。このシールド用の上層の配線層Ｍｎ＋３により、信号線８１又は８２（図７のリード用バス８３、ライト用バス８４）が設けられ、それらの信号線８１，８２間には前記のようなシールド又は電源線が設けられ、上記下層（Ｍｎ＋２）のシールド用配線は、上記信号線８１，８２の直下まで延びており、寄生容量による信号線８１，８２相互のカップリングや下層のワード線からのカップリングも防止している。シールドの配線は電源電圧又は回路の接地電位を供給するための電源線と共用するものであってもよい。このことは、前記図１９の実施例でも同様である。

図２１には、メモリセル１０３の一実施例の回路図が示されている。負荷としてのＰチャネルＭＯＳＦＥＴＬｄ１，Ｌｄ２とドライバとしてのＮチャネルＭＯＳＦＥＴＤｒ１，Ｄｒ２により２つのＣＭＯＳインバータ回路が構成される。上記２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されることによりラッチ形態にされる。上記ラッチ回路の一方の記憶ノードとビット線ＢＢの間にＮチャネル型のアドレス選択ＭＯＳＦＥＴＡｃ１が設けられ、上記ラッチ回路の他方記憶ノードとビット線ＢＴの間にＮチャネル型のアドレス選択ＭＯＳＦＥＴＡｃ２が設けられる。

図２２には、図２１のメモリセル１０３の下地レイアウト図が示され、図２３には配線レイアウト図が示されている。２つのＰチャネルＭＯＳＦＥＴＬｄ１，Ｌｄ２（ＰＭＯＳ）形成領域を挟んで２つのＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を形成する領域が配置される。駆動ＭＯＳＦＥＴＤｒ１と負荷ＭＯＳＦＥＴＬｄ１（Ｄｒ２とＬｄ２も同様）は、ゲート電極Ｇが共通化されている。上記駆動ＭＯＳＦＥＴＤｒ１とアドレス選択ＭＯＳＦＥＴＡｃ１（Ｄｒ２とＡｃ２も同様）は、拡散層ソース，ドレインが共通化されている。これら共通化されたゲートと拡散層は、コンタクトを介して配線Ｍｎ＋１により接続されて、メモリセルＭＣが形成される。アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインは、上記配線層Ｍｎのビット線ＢＢとＢＴに接続され、ゲートは上記Ｍｎを介して点線で示したＭｎ＋１層で構成されたワード線ＷＬに接続される。上記ワード線ＷＬの両側には、点線で示したＧＮＤが与えられたシールド電源線が設けられる。上記ＰチャネルＭＯＳＦＥＴＬｄ１，Ｌｄ２のドレインは、上記Ｍｎ＋１層で構成された電源線ＶＤＤに接続される。

図２４には、この発明に係るＳＲＡＭの欠陥救済方法を説明するためのブロック図が示されている。同図には、１つのメモリアレイ２、アドレスプリデコード領域１１とデータ入出力回路領域１２が例示的に示されている。メモリアレイ２は、前記のような複数のメモリマット１０により構成される。この実施例では、１つの救済単位として前記メモリモジュールに相当する２×８のメモリマットが対象とされる。

図２５には、Ｘ救済単位の一実施例のブロック図が示されている。この実施例では、各メモリマットにおいて、８本の冗長ワード線ＸＲが設けられる。それ故、各メモリセルアレイ１０１においては、２５６本のワード線が８本ずつ３２組に分けられている。上記いずれかのメモリマットにおいて、欠陥ワード線が存在すると、その欠陥ワード線を含む８本のワード線が上記冗長ワード線ＸＲに切り替えられる。例えば、同図右上のメモリセルアレイ１０１において不良ワード線が存在した場合、当該メモリマットの冗長ワード線ＸＲに切り替えられる。そして、ワード線に不良が存在しない残り１５個のメモリマットにおいても、同じアドレスにアクセスされた場合には、ワード線に不良が存在しないにもかかわらず同図に矢印で示したように冗長ワード線ＸＲに切り替えられる。

上記救済単位であるメモリモジュールに対応した前記中継バッファ７３が設けられるエリアにＸヒューズセットが配置される。つまり、前記不良ワード線に対応した不良アドレス情報がヒューズセットにより登録される。上記ヒューズセットを含むＸ冗長回路は、上記登録された不良アドレス情報と同じアドレス信号が入力されると、上記不良ワード線を含む正規ワード線の選択動作に代えて冗長ワード線ＸＲの選択動作を行う。上記図２４のメモリアレイには、前記のように９個のメモリモジュールが設けられているので、それぞれのメモリモジュールにおいて、図２５に示したようなヒューズセットを含むＸ冗長回路が設けらるものである。

図２６には、Ｙ救済単位の一実施例のブロック図が示されている。この実施例では、各メモリマットにおいて、カラム選択単位である４対の冗長ビット線ＹＲが設けられる。例えば、同図左上のメモリマットにおいて不良ビット線が存在した場合、当該メモリマットの冗長ビット線ＹＲに切り替えられる。そして、相補ビット線に不良が存在しない残り１５個のメモリマットにおいても、同じアドレスにアクセスされた場合には、正規ビット線に不良が存在しないにもかかわらず同図に矢印で示したように冗長ビット線ＹＲに切り替えられる。

上記救済単位であるメモリモジュールに対応した前記中継バッファ７３が設けられるエリアにＹヒューズセットが配置される。つまり、前記不良ビット線に対応した不良アドレス情報がヒューズセットにより登録される。上記ヒューズセットを含むＹ冗長回路は、上記登録された不良アドレス情報と同じアドレス信号が入力されると、上記不良ビット線の選択動作に代えて冗長ビット線ＹＲの選択動作を行う。上記図２４のメモリアレイには、前記のように９個のメモリモジュールが設けられているので、それぞれのメモリモジュールにおいて、図２６に示したようなヒューズセットを含むＹ冗長回路が設けらるものである。

図２７には、この発明に係るＳＲＡＭの一実施例の冗長回路を説明するためのブロック図が示されている。前記中継バッファ７３において、Ｘ冗長回路７８とＹ冗長回路７９が追加される。上記Ｘ冗長回路７８には、前記信号線７１からのＸプリデコード信号と、図示しないヒューズセットで形成された救済信号（登録不良アドレス）が供給される。上記Ｘプリデコード信号とそれに相当する登録不良アドレスが一致すると、上記信号線７１のプリデコード信号をラッチ回路（マルチプレクサ）７４に伝達することが停止されて、正規ワード線の選択が停止される。そして、上記一致信号により、図示しない冗長ワード線の選択を指示する選択信号が生成されて、前記制御回路９に伝えられる。

上記Ｙ冗長回路７９には、前記信号線７２からのＹプリデコード信号と、図示しないヒューズセットで形成された救済信号（登録不良アドレス）が供給される。上記Ｙプリデコード信号とそれに相当する登録不良アドレスが一致すると、上記信号線７２のプリデコード信号をラッチ回路（マルチプレクサ）７６に伝達することが停止されて、正規ビット線の選択が停止される。そして、上記一致信号により、図示しない冗長ビット線の選択を指示する選択信号が生成されて、前記制御回路９に伝えられる。

図２８には、前記１つのメモリアレイの他の一実施例のブロック図が示されている。この実施例は、前記図５の変形例であり、中継バッファ７３’にプリデコーダ６が組み込まれる。この構成は、前記図５のプリデコーダ６が設けられる位置には、中継バッファとしてのラッチ回路のみが配置される。この構成は、前記図１の信号線５と同様に信号線７は、アドレス信号がそのまま伝えられので、配線数を減らすことができる。

前記図５のようにプリデコード信号が伝えられる信号線７においては、Ｘプリデコード信号線７１で説明すると、前記図５ではメモリマットの２５６本のワード線を選択するために例えば３組のプリデコードに対応した１／８＋１／８＋１／４のように２０本必要となる。これに対して、図２８では８ビットのアドレス信号をそのまま伝えるので、１ビットのアドレス信号をトルー信号とバー信号として伝えると８×２＝１６本のように少なくできる。この他に、各メモリモジュールにおいて、８対のメモリマットの中の１対のメモリマットを選択するために更に３ビットのアドレス信号が入力される。したがって、前記図５の実施例では２８本となるのに対して、図２８では２２本と少なくできる。Ｙ系アドレス信号を伝える信号線７２においても同様に配線数を少なくすることができる。ただし、中継バッファ７３’にプリデコーダ６を組み込むために、アドレスプリデコード領域１１に形成されるゲート回路の数が多くなる。

図２９には、図２８の中継バッファの一実施例のブロック図が示されている。この実施例では、Ｘ系プリデコーダ６１がラッチ回路（マルチプレクサ）７４の前段に設けられる。同様に、Ｙ系プリデコーダ６２がラッチ回路（マルチプレクサ）７６の前段に設けられる。信号線７１に伝えられる相補アドレス信号は、上記Ｘ系プリデコーダ６１で解読されて、信号線７１１を通して上記ラッチ回路（マルチプレクサ）７４に伝えられる。したがって、この実施例の信号線７１１は、前記図５等の信号線７１に対応している。このことは、信号線７１に伝えられるＸ系相補アドレス信号は、上記Ｘ系プリデコーダ６１で解読されて、信号線７１１を通して上記ラッチ回路（マルチプレクサ）７４に伝えられる。したがって、同図の信号線７１１は、前記図５等の信号線７１に対応している。このことは、信号線７２に伝えられるＹ系相補アドレス信号についても同様である。

図３０には、図２８の中継バッファの他の一実施例のブロック図が示されている。この実施例では、Ｘ系プリデコーダ６１がラッチ回路（マルチプレクサ）７４の後段に設けられる。同様に、Ｙ系プリデコーダ６２もラッチ回路（マルチプレクサ）７６の後段に設けられる。つまり、ラッチ回路７４，７６で相補アドレス信号を保持し、それを出力する際にプリデコーダ６１、６２でデコードするものである。この構成では、第１アドレス信号と第２アドレス信号に対応して同じプリデコーダ６１，６２を時分割で使用するので、図２９に比べて回路の簡素化ができる。

図３１には、この発明に係るＳＲＡＭの最小選択単位のブロック図が示されている。同図は、前記図７を簡略化して示したものである。ＭＡＴは、前記メモリセルアレイ１０１に対応している。ＳＷＤは、前記ワード線選択回路１０２に対応している。ＣＯＮＴ（ＤＥＣ）は、前記制御回路９に対応している。そして、ＹＳＷ／ＳＡ／ＷＡは、前記カラム選択回路１０４に対応している。上記制御回路ＣＯＮＴに対する入力信号ＸＡとＹＡは、前記信号線８１，８２に対応しており、Ｘ系選択信号ＸＡとＹ系選択信号ＹＡとが並走して供給されることを示している。また、ＤＢＵＳ／ＩＯは、前記信号線８３，８４及び入出力回路を示している。

図３２には、この発明に係るＳＲＡＭの他の一実施例のブロック図が示されている。この実施例は、１つのメモリアレイが代表として例示的に示されている。１つのメモリアレイ２は、前記同様に同図に縦方向に１８個、横方向に８個のメモリマット１０に分割されている。この実施例では、横方向に隣接する２個、縦方向に隣接する１８個のメモリマット１０で１つのメモリモジュールが構成され、１つのメモリアレイ２には、４個のモジュールに分けられる。メモリマット１０は、２５６（ワード線）×２５６（ビット線）のメモリセルが設けられており、１つのメモリモジュールでは、約２．２５Ｍビットの記憶容量を持ち、メモリアレイでは９Ｍビットの記憶容量を持つ。

上記メモリアレイ２に対応した間接領域にプリデコーダ６が設けられる。プリデコーダ６は、信号線５により同時に伝えられる第１アドレス信号と第２アドレス信号をそれぞれ解読して、プリデコード信号を形成する。上記間接領域１１’に沿って信号線７１と７２が延長される。上記信号線７１と７２は、信号線７１は、前記第１と第２のＸアドレス信号に対応したプリデコード信号が伝達される。信号線７２は、前記第１と第２のＹアドレス信号に対応したプリデコード信号が伝達される。

上記メモリモジュールに対応して中継バッファ７３が設けられる。中継バッファ７３は、ラッチ回路とマルチプレクサを有しており、上記信号線７１、７２を通して伝えられたＸとＹプリデコード信号をクロック信号の片方のエッジに同期してラッチ回路に取り込む。そして、マルチプレクサによりクロック信号の前エッジに同期して、第１アドレス信号に対応したＸプリデコード信号を信号線８１に出力させ、Ｙプリデコード信号を信号線８２に出力させる。そして、クロック信号の後エッジに同期して、第２アドレス信号に対応したＸプリデコード信号を信号線８１に出力させ、後エッジに同期して第２アドレス信号に対応したＹプリデコード信号を信号線８２に出力させる。上記信号線８１，８２は、上記モジュールを構成する１８対のメモリマットの中央部に沿って延長される。メモリモジュールは、互いに隣接する２×２個のメモリマット毎に制御回路９が設けられおり、上記信号線８１，８２によって上記プリデコード信号が伝えられる。

図３３には、図３２の１つのメモリモジールを説明するためのメモリマット構成図が示されている。図３３は、図３２との関係では縦横が入れ代わっている。つまり、図３２の１つのメモリモジュールを９０°回転させて示したのが図３３のメモリモジールである。図３３において、メモリモジールは、メモリマットが左右（図３２では上下）に２つに分けられる。更に上下（図３２では左右）に１８つに分けられる。同図には、一部のメモリマットが省略されている。上記横方向に２つに分けられたメモリマットと、それに縦方向に隣接する２つのメモリマットとが１組とされて、その中央角部に前記制御回路９が設けられる。

前記信号線８１，８２は、上記縦方向に並べられた９個の制御回路９を串刺しするように延長される。前記中継バッファ７３には、ラッチ回路及びマルチプレクサ７４，７６と、出力回路７５，７７を有している。上記ラッチ回路は、信号線７１と７２を通して伝えられる第１及び第２アドレス信号に対応した２組のＸプリデコード信号とＹプリデコード信号を取り込む。マルチプレクサ７４と７６は、上記ラッチ回路に保持された第１アドレス信号に対応したＸとＹプリデコード信号を選択してクロック信号ＣＬＫの前エッジに同期して出力回路７５と７７を通して信号線８１と８２に伝える。上記マルチプレクサ７４と７６は、上記ラッチ回路に保持された第２アドレス信号に対応したＸとＹプリデコード信号を選択してクロック信号ＣＬＫの後エッジに同期して出力回路７５と７７を通して信号線８１と８２に伝える。

１つのメモリセルアレイ１０１等は、２５６本の正規ワード線と、２５６対の正規相補ビット線を有し、欠陥救済のための前記のような冗長ワード線及び冗長ビット線を有している。ワード線と相補ビット線の交点にメモリセル１０３が配置される。左右に分割されたメモリマットの中間部には、それぞれのメモリセルアレイ１０１に対応したワード線選択回路１０２が設けられる。ワード線選択回路１０２は、制御回路９を通して伝えられたプリデコード信号を用いて１つのワード線の選択信号を形成するデコーダ回路と、ワード線を駆動するワード線ドライバにより構成される。上下に分割されたメモリマットの中間部には、カラムスイッチＹＳＷ、センスアンプＳＡ、ライトアンプＷＡ群からなるカラム選択回路１０４が配置される。このように、図３２，図３３の実施例では、前記図５，図６の実施例の信号線７１，７２と信号線８１と８２の延長方向を相互に入れ替えたものである。

図３４には、この発明に係るＳＲＡＭの動作を説明するためのタイミング図が示されている。クロック信号ＣＬＫがロウレベルの期間がリードモードとされ、ハイレベルの期間がライトモードとされる。外部端子から供給されるアドレス信号ＡＤＤは、同図の第１番目のクロック信号ＣＬＫがハイレベルからロウレベルに変化するタイミングで第１アドレス信号Ａ１がラッチ回路に取り込まれ、及びロウレベルからハイレベルに変化するタイミングで第２アドレス信号Ａ２がラッチ回路に取り込まれる。上記第１アドレス信号Ａ１及び第２アドレス信号Ａ２は、それぞれがＸ系アドレス信号とＹ系アドレス信号とからなるものである。

上記ラッチ回路に取り込まれた第１と第２アドレス信号（Ａ１＋Ａ２）は、第２番目のクロック信号ＣＬＫに同期して信号線５を通してプリデコーダ６に伝えられる。プリデコーダ６では、上記第１と第２アドレス信号（Ａ１＋Ａ２）をそれぞれデコードして、第３番目のクロック信号ＣＬＫに同期して信号線７１と７２に出力する。中継バッファ７３では、第４番目のクロック信号ＣＬＫのロウレベル期間に対応して上記第１アドレス信号Ａ１に対応したプリデコード信号を信号線８１，８２に出力し、上記クロック信号ＣＬＫがハイレベルの期間に第２アドレス信号Ａ２に対応したプリデコード信号を信号線８１，８２に出力する。

上記制御回路９は、上記第４番目のクロック信号ＣＬＫがロウレベルの期間に上記第１アドレス信号Ａ１に対応したプリデコード信号により上記メモリマットを選択してリード動作を行い４ビット分のデータを読み出す。そして、クロック信号ＣＬＫがハイレベルの期間に上記第２アドレス信号に対応したプリデコード信号により上記メモリマットを選択してライト動作を行い４ビット分のデータを書き込む。このため、書き込みデータは、第３番目のクロック信号ＣＬＫの両エッジに同期して２ビットからなる第１データＷＤ１と第２データＷＤ２が入力され、上記第４番目のクロック信号ＣＬＫに同期して上記信号８４に４ビットデータ（ＷＤ１＋ＷＤ２）として伝えられ，上記ライト動作により同時に書き込まれる。

第５番目のクロック信号ＣＬＫのロウレベルの期間に、前記第４番目のクロック信号ＣＬＫがロウレベルの期間に読み出された４ビット分のデータのうち、２ビットのデータＲＤ１が、上記１つのメモリモジュールに割り当てられた２つの出力回路を通して出力され、第５番目のクロック信号ＣＬＫのハイレベルの期間に、前記第４番目のクロック信号ＣＬＫがロウレベルの期間に読み出された４ビット分のデータのうちの残り２ビットのデータＲＤ２が上記１つのメモリモジュールに割り当てられた２つの出力回路を通して出力される。

上記第２番目以降のクロック信号ＣＬＫに同期して前記同様なアドレス信号を順次供給すると、それぞれに対応して読み出しデータは、４クロック分遅れてＤＤＲモードで順次に出力される。書き込みデータは、上記アドレス信号に対して２クロック分遅れて順次に入力すれば、アドレス信号を基準にして３クロック分遅れてメモリマットに書き込まれる。つまり、クロック信号ＣＬＫの両エッジに同期してアドレス信号と書き込みデータを入力し、上記アドレス信号に対応したデータを読み出すことができるというＤＤＲ動作を行うようにすることができる。

図３５には、この発明に係るＳＲＡＭの応用例の概念図が示されている。ＰＣは、パーソナルコンピュータであり、支社Ａにおいては部門Ａ〜Ｂ毎にＬＡＮにより相互に接続される。また、支社Ａの部門間のＬＡＮはルータにより相互により接続される。また、支社Ａ〜Ｃは、ルータを介してインターネットにより相互に接続される。この実施例のＳＲＡＭは、上記ルータに搭載されており、パーソナルコンピュータＰＣ同士のデータ転送を行う中継メモリとして使用される。この実施例のＤＤＲ ＳＲＡＭでは、前記のように６５０ＭＨｚのクロック信号を用いて、１．３ＧＨｚでデータの入出力を行うようにすることができるので、パーソナルコンピュータＰＣ同士で動画等の画像データを含むような大量のデータを高速に転送することができる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリマットの構成や、プリデコーダ構成は、種々の実施例形態を採ることができる。メモリセルは、前記のような読み出しと書き込みが行われるメモリセルの他、読み出し専用のメモリであってもよい。この発明は、高速動作が要求される半導体記憶装置に広く利用することができる。また、外部からのクロック信号に応じて動作する例を示したが、外部からのクロック信号に応じて動作しない半導体記憶装置に適応しても良い。

この発明に係るＳＲＡＭの一実施例を示す全体ブロック図である。 この発明に係るＳＲＡＭの一実施例を示す全体ブロック図である。 この発明に係るＳＲＡＭの一実施例を示す全体ブロック図である。 図３の１つのエリアのメモリアレイとデータバス論理領域の拡大図である。 図１に対応した１つのメモリアレイの詳細ブロック図である。 図５の１つのメモリモジールを説明するためのメモリマット構成図である。 図６の入出力回路部、データバス論理領域とメモリマットと関係を説明するためのブロック図である。 図７のメモリマットと制御回路との関係を説明する一実施例を示す構成図である。 図８のメモリマット及びその周辺部における一実施例を示す信号配線レイアウト図である。 図６の中継バッファと制御回路との間に設けられる信号線の一実施例を示す信号配線レイアウト図である。 中継バッファ７３の一実施例を示すブロック図である。 中継バッファ７３の一実施例を示す回路図である。 図１１〜図１３に示した信号線８１と８２の一実施例を示す構造断面図である。 図１１〜図１３に示した信号線８１と８２の一実施例を示す構造断面図である。 中継バッファ７３の更に他の一実施例を示す回路図である。 図１５に示した信号線８１１，８１２と８２の一実施例を示す構造断面図である。 中継バッファ７３の更に他の一実施例を示す回路図である。 図１７に示した信号線８１１，８１２及び８２１，８２２の一実施例を示す構造断面図である。 図１０の配線構成の一実施例を説明する断面図である。 図１０の配線構成の他の一実施例を説明する断面図である。 メモリセル１０３の一実施例を示す回路図である。 図２１のメモリセル１０３の下地レイアウト図である。 図２１のメモリセル１０３の配線レイアウト図である。 この発明に係るＳＲＡＭの欠陥救済方法を説明するためのブロック図である。 Ｘ救済単位の一実施例を示すブロック図である。 Ｙ救済単位の一実施例を示すブロック図である。 この発明に係るＳＲＡＭの一実施例を示す冗長回路のブロック図である。 この発明に係る１つのメモリアレイの他の一実施例を示すブロック図である。 図２８の中継バッファの一実施例を示すブロック図である。 図２８の中継バッファの他の一実施例を示すブロック図である。 この発明に係るＳＲＡＭの最小選択単位を説明すためのブロック図である。 この発明に係るＳＲＡＭの他の一実施例を示すブロック図である。 図３２の１つのメモリモジールを説明するためのメモリマット構成図である。 この発明に係るＳＲＡＭの動作を説明するためのタイミング図である。 この発明に係るＳＲＡＭの応用例の概念図である。 この発明に先立って検討されたメモリアレイのブロック図である。

符号の説明

１…半導体チップ、２…メモリアレイ、３…アドレス入力回路領域、４…中継バッファ、５…信号線、６…プリデコーダ、７（７１，７２，７１１，７１２，７２１，７２２）…信号線、７３…中継バッファ、７４，７６…ラッチ回路／マルチプレクサ、７５，７７…出力回路、８（８１，８２，８１１，８１２，８２１，８２２）…信号線、９…制御回路、１０…メモリマット、１０１…メモリセルアレイ、１０２…ワード線選択回路、１０３…メモリセル、１０４…カラム選択回路、１１…アドレスプリデコーダ領域、１２…データ入出力回路、１３…データバスロジック領域。

Claims (15)

1. データを記憶可能なメモリセルが行列状に配列され、対応の行に並べられたメモリセルに接続された複数のワード線と、対応の列に並べられたメモリセルに接続された複数のビット線とを有するメモリセル群を含み、このメモリ群が２行２列に並べられ、互いにメモリセル群ごとに前記ワード線およびビット線が分離された４つのメモリセルアレイと、
   前記メモリセルアレイの第１列と第２列の間の領域にそれぞれ設けられた、対応のメモリセルアレイのワード線を選択するワード線選択回路と、
   前記メモリセルアレイの第１行と第２行の間の領域にそれぞれ設けられた、対応のメモリセルアレイのビット線を選択するカラム選択回路とを有する、４つのメモリマットと、 前記メモリマットの第１行と第２行のワード線選択回路に挟まれ、前記メモリマットの第１列と第２列のカラム選択回路に挟まれて配置され、前記ワード線選択回路および前記カラム選択回路を制御する制御回路と、
   前記４つのメモリマットの周りの領域である外周領域に設けられ、選択するメモリセルのアドレスを示す行アドレス信号および列アドレス信号を前記外周領域から前記制御回路へ伝播するアドレス信号伝播回路と、
   前記メモリマットの行の間もしくはメモリマットの列の間に配線された、前記アドレス信号伝播回路と前記制御回路との間を接続する行アドレス信号線と、
   前記外周領域の内部の領域において前記行アドレス信号線と並んで配線され、前記アドレス信号伝播回路と前記制御回路の間を接続する列アドレス信号線とを備える、
   半導体記憶装置。
2. 請求項１において、
   前記４つのメモリマットがさらに行列状に複数配列され、
   前記外周領域は、これらのメモリマットが配列された領域の周りであり、
   前記行アドレス信号線および前記列アドレス信号線は、行もしくは列の複数のメモリマット間に渡って並んで配線されている、
   半導体記憶装置。
3. 請求項１又は２において、
   前記半導体記憶装置は、外部からのクロック信号に応じて動作するものであり、
   前記クロック信号に応じて、前記アドレス信号伝播回路から前記制御回路へ前記行アドレス信号と前記列アドレス信号が伝播される、
   半導体記憶装置。
4. 請求項２又は請求項３において、
   前記前記アドレス信号伝播回路は、
   前記行アドレス信号線および前記列アドレス信号線がいずれかの２つのメモリマットの列に間に沿って配線される場合は、前記行アドレス信号線および前記列アドレス信号線を挟む前記メモリマットの列の間に配置され、
   前記行アドレス信号線および前記列アドレス信号線がいずれかの２つのメモリマットの行に間に沿って配線される場合は、前記行アドレス信号線および前記列アドレス信号線を挟む前記メモリマットの行の間に配置される、
   半導体記憶装置。
5. ワード線及びビット線方向に配置された複数のメモリマットと、
   上記メモリマットのそれぞれに隣接して配置された制御回路と、
   上記メモリマットのメモリセルのＸ系及びＹ系選択信号が供給される入力回路と、
   上記メモリマットからの信号を出力する出力回路とを有し、
   上記入力回路から上記制御回路に至るまでの上記Ｘ系及びＹ系選択信号に対応した信号を伝達する信号線は、並走して配置され、
   上記入力回路から上記制御回路に至るまでの上記信号線には、アドレス信号に対応したプリデコーダと複数のラッチ回路が設けられ、
   上記複数のラッチ回路は、前記半導体装置の動作制御に用いられるクロック信号に対応してＦＩＦＯとして動作して上記アドレス信号及びそれに対応した信号を上記制御回路に伝える、
   半導体記憶装置。
6. 請求項５において、
   上記ワード線及びビット線方向に並べて配置された複数のメモリマットにより１つのメモリアレイが構成され、
   上記ビット線方向に並べて配置された２つの上記メモリアレイが１つのメモリブロックとされ、
   上記ワード線方向及びビット線方向に上記メモリブロックが２個ずつ設けられ、
   上記ビット線方向の２個ずつのメモリブロック間に上記アドレス信号の入力回路が配置され、
   上記４つのメモリブロックに挟まれたチップ中央部に上記クロック信号に同期化した内部クロック信号を生成するクロック生成回路を更に有し、
   上記クロック生成回路と上記ラッチ回路との信号伝達経路は、互いのクロック伝播遅延時間を調整すべくツリー状にされる、
   半導体記憶装置。
7. 請求項６において、
   上記制御回路は、ワード線方向及びビット線方向に隣接してそれぞれ配置された２個ずつのメモリマットに挟まれた中央部に配置され、上記４つのメモリマットの選択動作に用いられる、
   半導体記憶装置。
8. 請求項７において、
   上記チップ中央部に上記入力回路に対応した中継バッファが配置され、
   上記メモリアレイのそれぞれチップ中央寄り上記プリデコーダが配置され、
   上記メモリブロックの中央部側に上記メモリアレイにおけるビット線方向の複数のメモリマットに対応してバッファ回路が配置され、
   上記入力回路、上記プリデコーダ、及び上記バッファ回路にそれぞれ上記ラッチ回路が設けられる、
   半導体記憶装置。
9. 請求項８において、
   上記入力回路のラッチ回路は、クロック信号の両エッジに対応してクロック信号の１周期期間で読み出し用アドレス信号と書き込み用アドレス信号をそれぞれ取り込んで、上記クロック信号の片方のエッジに対応して上記取り込んだ両アドレス信号を出力し、
   上記プリデコーダのラッチ回路は、上記読み出し用アドレス信号と書き込み用アドレス信号に対応した信号を上記クロック信号の片方のエッジに対応して伝達し、
   上記バッファ回路は、マルチプレクサを有し、上記読み出し用アドレス信号と書き込み用アドレス信号に対応した信号を上記クロック信号の上記片方のエッジに対応して取り込み、上記マルチプレクサを介して上記クロック信号の両エッジに対応して読み出し用アドレス信号と書き込み用アドレス信号を上記制御回路に伝える、
   半導体記憶装置。
10. 請求項９において、
    上記プリデコーダと上記バッファ回路との間に設けられる第１信号線及び上記バッファ回路と上記制御回路との間に設けられる第２信号線は、複数のうち１つが選択レベルにされるプリデコード信号毎にシールド線が並走される、
    半導体記憶装置。
11. 請求項１０において、
    上記第１信号線のＸ系信号とＹ系信号は、同じ配線層で構成され、
    上記第２信号線のＸ系信号とＹ系信号は、上記第１信号線とは異なる同じ配線層で構成される、
    半導体記憶装置。
12. 請求項１１において、
    上記第１信号線又は第２信号線は、Ｙ系プリデコード信号線を挟んでＸ系プリデコード信号が両側に分割して配置される、
    半導体記憶装置。
13. 請求項１２において、
    上記メモリセルは、スタティック型メモリセルであり、
    上記制御回路は、上記メモリマットのメモリセルに対して上記クロック信号の１周期の前半周期に対応して読み出し動作を行い、上記１周期の後半周期に対応して書き込み動作を行う、
    半導体記憶装置。
14. 請求項１３において、
    上記バッファ回路は、読み出し信号を出力させるデータ出力回路と書き込み信号を入力するデータ入力回路を有し、
    上記データ出力回路は、データ出力端子に読み出しデータを出力し、
    上記データ入力回路は、データ入力端子から書き込みデータが入力され、
    読み出し動作は、上記メモリマットから第１データと第２データとが同時に読み出され、上記データ出力回路を通して上記クロック信号の前半周期に対応して上記第１データが出力され、上記後半周期に対応して第２データが出力され、
    書き込み動作は、上記データ入力回路を通して上記クロック信号の前半周期に対応して第３データが入力され、上記後半周期に対応して第４データが入力され、上記メモリマットに対して上記第３データと第４データとが同時に書き込まれる、
    半導体記憶装置。
15. 請求項１４において、
    上記バッファ回路の出力信号で選択される複数のメモリマット毎にＸ系及びＹ系の欠陥救済が行われる、
    半導体記憶装置。

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