JP2000331480A - データ入出力ラインの負荷を最小化するカラム選択回路、これを具備する半導体メモリ装置及びこの半導体メモリ装置の配置方法 - Google Patents
データ入出力ラインの負荷を最小化するカラム選択回路、これを具備する半導体メモリ装置及びこの半導体メモリ装置の配置方法Info
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Abstract
(57)【要約】
【課題】 データ入出力ラインの負荷を最小化するカラ
ム選択回路、これを具備する半導体メモリ装置及びこの
半導体メモリ装置の配置方法を提供する。 【解決手段】 半導体メモリ装置において、カラム選択
回路は、所定のバンクを選択するバンク選択信号に応答
して、選択されるバンク内のビットラインを各々の対応
する第１データラインに連結する多数個の第１選択部
と、ビットラインのアドレスを示す各々のカラム選択信
号に応答して、第１データラインを第２データラインに
連結する多数個の第２選択部と、バンク選択信号に応答
して第２データラインをデータ入出力ラインに連結する
第３選択部とを具備し、第２選択部を共有する第２デー
タラインはカラム選択信号に応答する少なくとも一つ以
上の第１データラインと連結される。
ム選択回路、これを具備する半導体メモリ装置及びこの
半導体メモリ装置の配置方法を提供する。 【解決手段】 半導体メモリ装置において、カラム選択
回路は、所定のバンクを選択するバンク選択信号に応答
して、選択されるバンク内のビットラインを各々の対応
する第１データラインに連結する多数個の第１選択部
と、ビットラインのアドレスを示す各々のカラム選択信
号に応答して、第１データラインを第２データラインに
連結する多数個の第２選択部と、バンク選択信号に応答
して第２データラインをデータ入出力ラインに連結する
第３選択部とを具備し、第２選択部を共有する第２デー
タラインはカラム選択信号に応答する少なくとも一つ以
上の第１データラインと連結される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置のデータ入出力ラインの負
荷を最小化するカラム選択回路とこれを含む半導体メモ
リ装置及びこの半導体メモリ装置の配置方法に関する。
係り、特に半導体メモリ装置のデータ入出力ラインの負
荷を最小化するカラム選択回路とこれを含む半導体メモ
リ装置及びこの半導体メモリ装置の配置方法に関する。
【０００２】
【従来の技術】一般にコンピュータシステムの性能向上
のためにはCPUの動作速度向上と共に、CPUが要求するデ
ータ、プログラムを貯蔵するためのメモリ装置の性能向
上が要求される。メモリ装置の性能を向上させるために
は単位時間当り伝送される入出力データ量を増やすべき
であるが、一回に読出したり書込んだりするデータ量は
メモリ装置のデータ入出力ラインの個数に直接的に影響
を受ける。従って、データ入出力ラインの個数に合せて
メモリセルのビットラインデータはデータ入出力回路を
通じて選択的にデータ入出力ラインに伝送される。
のためにはCPUの動作速度向上と共に、CPUが要求するデ
ータ、プログラムを貯蔵するためのメモリ装置の性能向
上が要求される。メモリ装置の性能を向上させるために
は単位時間当り伝送される入出力データ量を増やすべき
であるが、一回に読出したり書込んだりするデータ量は
メモリ装置のデータ入出力ラインの個数に直接的に影響
を受ける。従って、データ入出力ラインの個数に合せて
メモリセルのビットラインデータはデータ入出力回路を
通じて選択的にデータ入出力ラインに伝送される。
【０００３】ところが、データ入出力ラインは窮極的に
メモリセルのデータを読出したり書込んだりする動作上
の仕上げ端であって、データ入出力ラインに載せられる
メモリセルのデータは半導体メモリ装置の動作速度を決
定する。このような速度は読出そうとするメモリセルに
貯蔵されたデータの量をセンシングしてデータ入出力ラ
インに出力するのにかかる時間または書込もうとするデ
ータをデータ入出力ラインからメモリセルに伝送するの
にかかる時間によって決まる。従って、動作速度の遅延
を防止するためにデータ入出力ラインにかかる負荷を減
らす必要がある。また、データ入出力ラインはカラム選
択回路と連結されるので、データ入出力ラインの負荷を
最小化するカラム選択回路が要求される。
メモリセルのデータを読出したり書込んだりする動作上
の仕上げ端であって、データ入出力ラインに載せられる
メモリセルのデータは半導体メモリ装置の動作速度を決
定する。このような速度は読出そうとするメモリセルに
貯蔵されたデータの量をセンシングしてデータ入出力ラ
インに出力するのにかかる時間または書込もうとするデ
ータをデータ入出力ラインからメモリセルに伝送するの
にかかる時間によって決まる。従って、動作速度の遅延
を防止するためにデータ入出力ラインにかかる負荷を減
らす必要がある。また、データ入出力ラインはカラム選
択回路と連結されるので、データ入出力ラインの負荷を
最小化するカラム選択回路が要求される。
【０００４】
【発明が解決しようとする課題】本発明の目的は、デー
タ入出力ラインの負荷を最小化するカラム選択回路を提
供することである。本発明の他の目的は、前記カラム選
択回路を具備する半導体メモリ装置を提供することであ
る。本発明のさらに他の目的は、前記半導体メモリ装置
の効率的な配置方法を提供することである。
タ入出力ラインの負荷を最小化するカラム選択回路を提
供することである。本発明の他の目的は、前記カラム選
択回路を具備する半導体メモリ装置を提供することであ
る。本発明のさらに他の目的は、前記半導体メモリ装置
の効率的な配置方法を提供することである。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明の実施形態に係るカラム選択回路によれば、少
なくとも二つ以上のバンクを含むメモリブロック内の一
つのバンクを選択し、選択されるバンク内の複数個のビ
ットライン中で所定のビットラインを選択して、選択さ
れるビットラインのデータをデータ入出力ラインに伝達
するカラム選択回路を有する半導体メモリ装置におい
て、カラム選択回路は、所定のバンクを選択するバンク
選択信号に応答して、選択されるバンク内のビットライ
ンを各々の対応する第１データラインに連結する多数個
の第１選択部と、ビットラインのアドレスを示す各々の
カラム選択信号に応答して、第１データラインを第２デ
ータラインに連結する多数個の第２選択部と、バンク選
択信号に応答して第２データラインをデータ入出力ライ
ンに連結する第３選択部とを具備し、第２選択部を共有
する第２データラインはカラム選択信号に応答する少な
くとも一つ以上の第１データラインと連結される。
に本発明の実施形態に係るカラム選択回路によれば、少
なくとも二つ以上のバンクを含むメモリブロック内の一
つのバンクを選択し、選択されるバンク内の複数個のビ
ットライン中で所定のビットラインを選択して、選択さ
れるビットラインのデータをデータ入出力ラインに伝達
するカラム選択回路を有する半導体メモリ装置におい
て、カラム選択回路は、所定のバンクを選択するバンク
選択信号に応答して、選択されるバンク内のビットライ
ンを各々の対応する第１データラインに連結する多数個
の第１選択部と、ビットラインのアドレスを示す各々の
カラム選択信号に応答して、第１データラインを第２デ
ータラインに連結する多数個の第２選択部と、バンク選
択信号に応答して第２データラインをデータ入出力ライ
ンに連結する第３選択部とを具備し、第２選択部を共有
する第２データラインはカラム選択信号に応答する少な
くとも一つ以上の第１データラインと連結される。
【０００６】前記他の目的を達成するために本発明の半
導体メモリ装置によれば、データ入出力ラインを共有し
て行に配列されるバンクと前記バンクを列方向に分割し
てカラムブロックに配列されるメモリブロックから、バ
ンク中一つのバンクを選択し、選択されるバンク内の複
数個のビットライン中で所定のビットラインを選択し
て、選択されるビットラインのデータを出力する半導体
メモリ装置において、半導体メモリ装置はバンク間に配
置され隣接するバンクに共有されて、選択されるビット
ラインのデータをデータ入出力ラインに伝達するカラム
選択回路を具備し、カラム選択回路は、所定のバンクを
選択するバンク選択信号に応答して、選択されるバンク
内のビットラインを各々の対応する第１データラインに
連結する多数個の第１選択部と、ビットラインのアドレ
スを示す各々のカラム選択信号に応答して、第１データ
ラインを第２データラインに連結する多数個の第２選択
部と、バンク選択信号に応答して第２データラインをデ
ータ入出力ラインに連結する第３選択部とを具備する。
導体メモリ装置によれば、データ入出力ラインを共有し
て行に配列されるバンクと前記バンクを列方向に分割し
てカラムブロックに配列されるメモリブロックから、バ
ンク中一つのバンクを選択し、選択されるバンク内の複
数個のビットライン中で所定のビットラインを選択し
て、選択されるビットラインのデータを出力する半導体
メモリ装置において、半導体メモリ装置はバンク間に配
置され隣接するバンクに共有されて、選択されるビット
ラインのデータをデータ入出力ラインに伝達するカラム
選択回路を具備し、カラム選択回路は、所定のバンクを
選択するバンク選択信号に応答して、選択されるバンク
内のビットラインを各々の対応する第１データラインに
連結する多数個の第１選択部と、ビットラインのアドレ
スを示す各々のカラム選択信号に応答して、第１データ
ラインを第２データラインに連結する多数個の第２選択
部と、バンク選択信号に応答して第２データラインをデ
ータ入出力ラインに連結する第３選択部とを具備する。
【０００７】前記他の目的を達成するための方案の一つ
として、本発明はデータ入出力ラインを共有する少なく
とも二つ以上のバンクを含むメモリブロック内の一つの
バンクを選択し、選択されるバンク内の複数個のビット
ライン中で所定のビットラインを選択して、選択される
ビットラインのデータをデータ入出力ラインに伝達する
半導体メモリ装置の配置方法において、ビットラインの
データをセンシングするビットラインセンスアンプ部
と、所定のバンクを選択するバンク選択信号に応答して
ビットラインを第１データラインに連結し、ビットライ
ンのアドレスを示す各々のカラム選択信号に応答して第
２データラインをデータ入出力ラインに連結するカラム
選択回路と、ビットラインセンスアンプ部の電源電圧を
供給するセンスアンプ電源ドライバーと、第２データラ
インを等化させるデータラインイコライザとを具備し、
バンク間のビットラインセンスアンプ領域にセンスアン
プ電源ドライバー及びデータラインイコライザを配置す
る。
として、本発明はデータ入出力ラインを共有する少なく
とも二つ以上のバンクを含むメモリブロック内の一つの
バンクを選択し、選択されるバンク内の複数個のビット
ライン中で所定のビットラインを選択して、選択される
ビットラインのデータをデータ入出力ラインに伝達する
半導体メモリ装置の配置方法において、ビットラインの
データをセンシングするビットラインセンスアンプ部
と、所定のバンクを選択するバンク選択信号に応答して
ビットラインを第１データラインに連結し、ビットライ
ンのアドレスを示す各々のカラム選択信号に応答して第
２データラインをデータ入出力ラインに連結するカラム
選択回路と、ビットラインセンスアンプ部の電源電圧を
供給するセンスアンプ電源ドライバーと、第２データラ
インを等化させるデータラインイコライザとを具備し、
バンク間のビットラインセンスアンプ領域にセンスアン
プ電源ドライバー及びデータラインイコライザを配置す
る。
【０００８】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することによって、本発
明を詳細に説明する。各図面に対して、同じ参照符号は
同じ部材を示す。本明細書では最近に広く用いられてい
るラムバスDRAMに対して記述される。ラムバスDRAMは行
方向にバンクが多数個配列され、バンクの列方向には一
群のグローバルデータラインを共有する多数のメモリブ
ロック、いわゆるDQブロックよりなる。グローバルデー
タライン対IO、/IOの数はラムバスDRAMのメモリ構成に
従って多様に構成されうる。
発明の望ましい実施形態を説明することによって、本発
明を詳細に説明する。各図面に対して、同じ参照符号は
同じ部材を示す。本明細書では最近に広く用いられてい
るラムバスDRAMに対して記述される。ラムバスDRAMは行
方向にバンクが多数個配列され、バンクの列方向には一
群のグローバルデータラインを共有する多数のメモリブ
ロック、いわゆるDQブロックよりなる。グローバルデー
タライン対IO、/IOの数はラムバスDRAMのメモリ構成に
従って多様に構成されうる。
【０００９】＜カラム選択回路＞図１は本発明のカラム
選択回路を有する半導体メモリ装置１００の一部を概略
的に示す図面で、この半導体メモリ装置１００を上段部
と下段部に分けて具体的に示す図面が図２及び図３であ
る。図１の上段部の図２には隣接した２個のバンクB
０、B１を具備し、各バンクB０、B１間にはセンスアン
プ部１１８、１１９及びカラム選択回路１２０を含むデ
ータ入出力回路２２０を具備する。カラム選択回路１２
０は２個のバンクB０、B１中選択されるバンクの複数個
のビットライン対中で所定のビットライン対を選択し
て、選択されるビットライン対をグローバルデータライ
ン対IO、/IOに伝達する。
選択回路を有する半導体メモリ装置１００の一部を概略
的に示す図面で、この半導体メモリ装置１００を上段部
と下段部に分けて具体的に示す図面が図２及び図３であ
る。図１の上段部の図２には隣接した２個のバンクB
０、B１を具備し、各バンクB０、B１間にはセンスアン
プ部１１８、１１９及びカラム選択回路１２０を含むデ
ータ入出力回路２２０を具備する。カラム選択回路１２
０は２個のバンクB０、B１中選択されるバンクの複数個
のビットライン対中で所定のビットライン対を選択し
て、選択されるビットライン対をグローバルデータライ
ン対IO、/IOに伝達する。
【００１０】グローバルデータライン対IO、/IOの数は
多様に構成されうるが、本実施形態では図面描写の単純
化のために６４個のビットライン対に連結される１個の
グローバルデータライン対IO、/IOよりなる例が記述さ
れる。第１バンクB０の６４個のビットライン対(BLi、/
BLi、i＝０〜６３)中半分の３２個の奇数番号のビット
ライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)は第１
バンクB０の下段部に連結され、残りの半分の３２個の
偶数番号のビットライン対(BLi、/BLi、i＝２n、n＝０
〜３１)は第１バンクB０の上段部に連結される。これと
は反対に、第２バンクB１の６４個のビットライン対(BL
i、/BLi、i＝０〜６３)中半分の３２個の偶数番号のビ
ットライン対(BLi、/BLi、i＝２n、n＝０〜３１)は第２
バンクB１の下段部に連結され、残りの半分の３２個の
奇数番号のビットライン対(BLi、/BLi、i＝２n＋１、n
＝０〜３１)は第２バンクB１の上段部に連結される。
多様に構成されうるが、本実施形態では図面描写の単純
化のために６４個のビットライン対に連結される１個の
グローバルデータライン対IO、/IOよりなる例が記述さ
れる。第１バンクB０の６４個のビットライン対(BLi、/
BLi、i＝０〜６３)中半分の３２個の奇数番号のビット
ライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)は第１
バンクB０の下段部に連結され、残りの半分の３２個の
偶数番号のビットライン対(BLi、/BLi、i＝２n、n＝０
〜３１)は第１バンクB０の上段部に連結される。これと
は反対に、第２バンクB１の６４個のビットライン対(BL
i、/BLi、i＝０〜６３)中半分の３２個の偶数番号のビ
ットライン対(BLi、/BLi、i＝２n、n＝０〜３１)は第２
バンクB１の下段部に連結され、残りの半分の３２個の
奇数番号のビットライン対(BLi、/BLi、i＝２n＋１、n
＝０〜３１)は第２バンクB１の上段部に連結される。
【００１１】第１バンクB０の３２個の奇数番号のビッ
トライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)と第
２バンクB１の３２個の奇数番号のビットライン対(BL
i、/BLi、i＝２n＋１、n＝０〜３１)は各々相互連結さ
れてセンスアンプN−S/A、P−S/Aを共有する。共有され
るNMOS及びPMOSセンスアンプN−S/A、P−S/Aを含むセン
スアンプ部１１８、１１９は、選択されるバンクのビッ
トラインデータをセンシングしてセンシングされるビッ
トラインデータをカラム選択回路１２０に伝達する。セ
ンスアンプ部１１８、１１９にはセンスアンプ電源ドラ
イバー１１６から提供される接地電圧レベルのセンスア
ンプ接地信号LAB及び電源電圧レベルのセンスアンプ電
源信号LAが提供されるが、センスアンプ接地信号LABはN
MOSセンスアンプN−S/Aの接地端に、そしてセンスアン
プ電源信号LAはPMOSセンスアンプP−S/Aの電源端に各々
連結される。センスアンプ電源ドライバー１１６は具体
的に図４に示されている。
トライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)と第
２バンクB１の３２個の奇数番号のビットライン対(BL
i、/BLi、i＝２n＋１、n＝０〜３１)は各々相互連結さ
れてセンスアンプN−S/A、P−S/Aを共有する。共有され
るNMOS及びPMOSセンスアンプN−S/A、P−S/Aを含むセン
スアンプ部１１８、１１９は、選択されるバンクのビッ
トラインデータをセンシングしてセンシングされるビッ
トラインデータをカラム選択回路１２０に伝達する。セ
ンスアンプ部１１８、１１９にはセンスアンプ電源ドラ
イバー１１６から提供される接地電圧レベルのセンスア
ンプ接地信号LAB及び電源電圧レベルのセンスアンプ電
源信号LAが提供されるが、センスアンプ接地信号LABはN
MOSセンスアンプN−S/Aの接地端に、そしてセンスアン
プ電源信号LAはPMOSセンスアンプP−S/Aの電源端に各々
連結される。センスアンプ電源ドライバー１１６は具体
的に図４に示されている。
【００１２】図４を参照すれば、"ハイレベル"のバンク
選択信号PCBSEL１及びビットラインセンシングを指示す
る"ハイレベル"のセンシングイネーブル信号PSに応答し
て、PMOSセンスアンプP−S/Aに電源電圧VCCの供給を指
示するPMOSセンシングイネーブル信号LAPG及びNMOSセン
スアンプN−S/Aに接地電圧VSSの供給を指示するNMOSセ
ンシングイネーブル信号LANGを発生する。この後、"ロ
ーレベル"のPMOSセンシングイネーブル信号LAPG及び"ハ
イレベル"のNMOSセンシングイネーブル信号LANGの活性
化に応答してPMOSセンスアンプP−S/Aの電源端LAに電源
電圧VCCAを、NMOSセンスアンプN−S/Aの接地端LABには
接地電圧VSSAを供給する。一方、センスアンプ電源ドラ
イバー１１６はセンスアンプ動作が起こらない間にセン
スアンプ電源ドライバー１１６のイコライザ信号LAEQに
応答するイコライザ１１７を通じて、センスアンプ部の
PMOSセンスアンプP−S/Aの電源端LA及びNMOSセンスアン
プN−S/Aの接地端LABに電源電圧VCCAレベルの半分に当
るプリチャージ電圧VBLを印加する。
選択信号PCBSEL１及びビットラインセンシングを指示す
る"ハイレベル"のセンシングイネーブル信号PSに応答し
て、PMOSセンスアンプP−S/Aに電源電圧VCCの供給を指
示するPMOSセンシングイネーブル信号LAPG及びNMOSセン
スアンプN−S/Aに接地電圧VSSの供給を指示するNMOSセ
ンシングイネーブル信号LANGを発生する。この後、"ロ
ーレベル"のPMOSセンシングイネーブル信号LAPG及び"ハ
イレベル"のNMOSセンシングイネーブル信号LANGの活性
化に応答してPMOSセンスアンプP−S/Aの電源端LAに電源
電圧VCCAを、NMOSセンスアンプN−S/Aの接地端LABには
接地電圧VSSAを供給する。一方、センスアンプ電源ドラ
イバー１１６はセンスアンプ動作が起こらない間にセン
スアンプ電源ドライバー１１６のイコライザ信号LAEQに
応答するイコライザ１１７を通じて、センスアンプ部の
PMOSセンスアンプP−S/Aの電源端LA及びNMOSセンスアン
プN−S/Aの接地端LABに電源電圧VCCAレベルの半分に当
るプリチャージ電圧VBLを印加する。
【００１３】また、図２でカラム選択回路１２０は隣接
したバンクB０、B１中選択されるバンク内の６４個のビ
ットライン対中でセンスアンプ部１１８、１１９を通じ
て伝えられる一つのビットライン対を選択する。ここで
は、カラム選択回路１２０が第２バンクB１で一つのビ
ットライン対を選択することが例として記述される。カ
ラム選択回路１２０は具体的に、第１乃至第３選択部１
２２、１２４、１２６を具備する。第１選択部１２２は
第２バンクB１が選択されることを示すバンク選択信号P
CBSEL１に応答して第２バンクB１の上段部の３２個のビ
ットライン対を第１データライン対FDLに連結する。
したバンクB０、B１中選択されるバンク内の６４個のビ
ットライン対中でセンスアンプ部１１８、１１９を通じ
て伝えられる一つのビットライン対を選択する。ここで
は、カラム選択回路１２０が第２バンクB１で一つのビ
ットライン対を選択することが例として記述される。カ
ラム選択回路１２０は具体的に、第１乃至第３選択部１
２２、１２４、１２６を具備する。第１選択部１２２は
第２バンクB１が選択されることを示すバンク選択信号P
CBSEL１に応答して第２バンクB１の上段部の３２個のビ
ットライン対を第１データライン対FDLに連結する。
【００１４】第１選択部１２２は、具体的にバンク選択
信号PCBSEL１がゲートに連結され、ソースとドレインに
ビットライン(BLi、i＝２n＋１、n−０〜３１)と第１デ
ータラインFDLが各々連結される第１NMOSトランジスタ
(TAi、i＝０〜６３)よりなる。ここで、バンク選択信号
PCBSEL１は以後に説明されるバンク選択信号発生回路か
ら提供されるが、簡単に、バンク選択信号PCBSEL１は第
２バンクB１内一つのビットライン対を選択するように
設定されるカラムアドレスラッチ信号及びバンクアドレ
ス信号によって第２バンクB１の上段部に連結されるビ
ットラインを選択する。そして、バンク選択信号PCBSEL
１を提供する信号線は第２バンクB１のビットライン方
向に交差する方向、即ち、ワードライン方向に第１選択
部１２２及び第３選択部１２６に提供される。
信号PCBSEL１がゲートに連結され、ソースとドレインに
ビットライン(BLi、i＝２n＋１、n−０〜３１)と第１デ
ータラインFDLが各々連結される第１NMOSトランジスタ
(TAi、i＝０〜６３)よりなる。ここで、バンク選択信号
PCBSEL１は以後に説明されるバンク選択信号発生回路か
ら提供されるが、簡単に、バンク選択信号PCBSEL１は第
２バンクB１内一つのビットライン対を選択するように
設定されるカラムアドレスラッチ信号及びバンクアドレ
ス信号によって第２バンクB１の上段部に連結されるビ
ットラインを選択する。そして、バンク選択信号PCBSEL
１を提供する信号線は第２バンクB１のビットライン方
向に交差する方向、即ち、ワードライン方向に第１選択
部１２２及び第３選択部１２６に提供される。
【００１５】第２選択部１２４は第２バンクB１内ビッ
トラインのアドレスを示す各々のカラム選択信号(CSL
i、i＝０〜３１)に応答して第１選択部１２２から伝え
られる第１データライン対FDL中カラム選択信号(CSLi、
i＝０〜３１)に該当する第１データライン対FDLを第２
データライン対SDLに連結する。第２選択部１２４は、
具体的にカラム選択信号(CSLi、i＝０〜３１)がゲート
に各々連結され、ソースとドレインに第１デートライン
FDLと第２データラインSDLが各々連結される第２NMOSト
ランジスタ(TBi、i＝０〜６３)よりなる。
トラインのアドレスを示す各々のカラム選択信号(CSL
i、i＝０〜３１)に応答して第１選択部１２２から伝え
られる第１データライン対FDL中カラム選択信号(CSLi、
i＝０〜３１)に該当する第１データライン対FDLを第２
データライン対SDLに連結する。第２選択部１２４は、
具体的にカラム選択信号(CSLi、i＝０〜３１)がゲート
に各々連結され、ソースとドレインに第１デートライン
FDLと第２データラインSDLが各々連結される第２NMOSト
ランジスタ(TBi、i＝０〜６３)よりなる。
【００１６】ここで、第２データライン対SDLはローカ
ルデータラインとも呼ばれる。そして、この第２データ
ライン対SDLにはデータラインイコライザ１１４が連結
される。データラインイコライザ１１４は図５に示され
ているが、図５のデータラインイコライザ１１４は前記
の図４のセンスアンプ電源ドライバー１１６で説明した
イコライザ１１７と同一である。データラインイコライ
ザ１１４はセンスアンプ電源ドライバー１１６(図４)の
イコライザ信号LAEQまたはPMOSセンシングイネーブル信
号LAPGの"ハイレベル"に応答して第２データライン対SD
Lにプリチャージ電圧VBLを印加する。
ルデータラインとも呼ばれる。そして、この第２データ
ライン対SDLにはデータラインイコライザ１１４が連結
される。データラインイコライザ１１４は図５に示され
ているが、図５のデータラインイコライザ１１４は前記
の図４のセンスアンプ電源ドライバー１１６で説明した
イコライザ１１７と同一である。データラインイコライ
ザ１１４はセンスアンプ電源ドライバー１１６(図４)の
イコライザ信号LAEQまたはPMOSセンシングイネーブル信
号LAPGの"ハイレベル"に応答して第２データライン対SD
Lにプリチャージ電圧VBLを印加する。
【００１７】データラインイコライザ１１４がイコライ
ザ信号LAEQまたはPMOSセンシングイネーブル信号LAPGに
制御されることは、"ハイレベル"のイコライザ信号LAEQ
によってセンスアンプ部１１８、１１９の電源端LA及び
接地端LABにプリチャージ電圧VBLが印加されることによ
って、または"ハイレベル"のPMOSセンシングイネーブル
信号LAPGによってセンスアンプの電源端LAに電源電圧VC
CAが供給されなくてセンスアンプ部１１８、１１９(図
２)が動作されないため第２データライン対SDLがイコラ
イザ信号LAEQまたはPMOSセンシングイネーブル信号LAPG
に応答してフリーチャージ電圧VBLにプリチャージされ
ることによって、動作遮断されたセンスアンプ部１１
８、１１９とよく符合する。
ザ信号LAEQまたはPMOSセンシングイネーブル信号LAPGに
制御されることは、"ハイレベル"のイコライザ信号LAEQ
によってセンスアンプ部１１８、１１９の電源端LA及び
接地端LABにプリチャージ電圧VBLが印加されることによ
って、または"ハイレベル"のPMOSセンシングイネーブル
信号LAPGによってセンスアンプの電源端LAに電源電圧VC
CAが供給されなくてセンスアンプ部１１８、１１９(図
２)が動作されないため第２データライン対SDLがイコラ
イザ信号LAEQまたはPMOSセンシングイネーブル信号LAPG
に応答してフリーチャージ電圧VBLにプリチャージされ
ることによって、動作遮断されたセンスアンプ部１１
８、１１９とよく符合する。
【００１８】第３選択部１２６は、バンク選択信号PCBS
EL１に応答して第２選択部１２４によって選択される第
２データライン対SDLをデータ入出力ライン対IO、/IOに
連結する。第３選択部１２６は具体的に、バンク選択信
号PCBSEL１がゲートに連結され、ソースとドレインに第
２データライン対SDLとデータ入出力ライン対IO、/IOが
各々連結される第３NMOSトランジスタ(TCi、i＝０、１)
よりなる。
EL１に応答して第２選択部１２４によって選択される第
２データライン対SDLをデータ入出力ライン対IO、/IOに
連結する。第３選択部１２６は具体的に、バンク選択信
号PCBSEL１がゲートに連結され、ソースとドレインに第
２データライン対SDLとデータ入出力ライン対IO、/IOが
各々連結される第３NMOSトランジスタ(TCi、i＝０、１)
よりなる。
【００１９】従って、カラム選択回路１２０で第１選択
部１２２の第１NMOSトランジスタ(TAi、i＝０〜６３)は
ゲートに印加されるバンク選択信号PCBSEL１に応答して
第２バンクB１内ビットラインのデータを第１データラ
イン対FDLを通じて第２選択部１２４の第２NMOSトラン
ジスタ(TBi、i＝０〜６３)に各々伝達する。第２選択部
１２４の第２NMOSトランジスタ(TBi、i＝０〜６３)は各
々のゲートに印加されるカラム選択信号(CSLi、i＝０〜
３１)に応答して第１データライン対FDL中一つの第１デ
ータライン対FDLを選択して、選択される第１データラ
イン対FDLのデータを第２データライン対SDLを通じて第
３選択部１２６の第３NMOSトランジスタ(TCi、i＝０、
１)に伝達する。第３選択部１２６の第３NMOSトランジ
スタ(TCi、i＝０、１)はゲートに印加されるバンク選択
信号PCBSEL１に応答して第２データライン対SDLのデー
タをデータ入出力ライン対IO、/IOに伝達する。
部１２２の第１NMOSトランジスタ(TAi、i＝０〜６３)は
ゲートに印加されるバンク選択信号PCBSEL１に応答して
第２バンクB１内ビットラインのデータを第１データラ
イン対FDLを通じて第２選択部１２４の第２NMOSトラン
ジスタ(TBi、i＝０〜６３)に各々伝達する。第２選択部
１２４の第２NMOSトランジスタ(TBi、i＝０〜６３)は各
々のゲートに印加されるカラム選択信号(CSLi、i＝０〜
３１)に応答して第１データライン対FDL中一つの第１デ
ータライン対FDLを選択して、選択される第１データラ
イン対FDLのデータを第２データライン対SDLを通じて第
３選択部１２６の第３NMOSトランジスタ(TCi、i＝０、
１)に伝達する。第３選択部１２６の第３NMOSトランジ
スタ(TCi、i＝０、１)はゲートに印加されるバンク選択
信号PCBSEL１に応答して第２データライン対SDLのデー
タをデータ入出力ライン対IO、/IOに伝達する。
【００２０】このようなカラム選択回路１２０によれ
ば、第２バンクB１と連結されるデータ入出力ラインIO
は第２バンクB１の上段部及び下段部に各々連結される
二つの第３NMOSトランジスタTC０の接合負荷だけを有す
る。このようなデータ入出力ライン対IO、/IOは多数個
のバンクに提供されるデータ入出力ライン対と共有され
ても接合負荷を最小化することができる。
ば、第２バンクB１と連結されるデータ入出力ラインIO
は第２バンクB１の上段部及び下段部に各々連結される
二つの第３NMOSトランジスタTC０の接合負荷だけを有す
る。このようなデータ入出力ライン対IO、/IOは多数個
のバンクに提供されるデータ入出力ライン対と共有され
ても接合負荷を最小化することができる。
【００２１】また、カラム選択回路１２０の第２選択部
１２４にはビットライン方向に並んで水平に配置されて
ビットライン方向に提供されるカラム選択信号(CSLi、i
＝０〜３１)と連結され、第３選択部１２６には二つの
第３NMOSトランジスタTC０だけ存在して第３選択部１２
６の行方向に所定の面積を確保し、ここに前述したセン
スアンプ電源ドライバー１１６及びデータラインイコラ
イザ１１４を配置することができてチップ面積をだいぶ
縮められる。このような利点は図２に対応する比較例の
図１３を参照して説明する。そして、図３は図２と動作
上ほとんど同一なので説明の重複を避けて具体的な説明
を省略する。
１２４にはビットライン方向に並んで水平に配置されて
ビットライン方向に提供されるカラム選択信号(CSLi、i
＝０〜３１)と連結され、第３選択部１２６には二つの
第３NMOSトランジスタTC０だけ存在して第３選択部１２
６の行方向に所定の面積を確保し、ここに前述したセン
スアンプ電源ドライバー１１６及びデータラインイコラ
イザ１１４を配置することができてチップ面積をだいぶ
縮められる。このような利点は図２に対応する比較例の
図１３を参照して説明する。そして、図３は図２と動作
上ほとんど同一なので説明の重複を避けて具体的な説明
を省略する。
【００２２】＜配置の一例＞図６は、前述した図２のカ
ラム選択回路１２０を含む半導体メモリ装置の全体的な
配置を示す。図６には最近に広く用いられているラムバ
スDRAM、例えば６４MラムバスDRAMが２個の３２MDRAMメ
モリブロックよりなり、１２８個のデータを同時に入出
力すること、即ち、×１２８データ入出力方法が例とし
て説明される。
ラム選択回路１２０を含む半導体メモリ装置の全体的な
配置を示す。図６には最近に広く用いられているラムバ
スDRAM、例えば６４MラムバスDRAMが２個の３２MDRAMメ
モリブロックよりなり、１２８個のデータを同時に入出
力すること、即ち、×１２８データ入出力方法が例とし
て説明される。
【００２３】図６を参照すれば、半導体メモリ装置２０
０はメモリブロック２０２、２０４、ローデコーダ２０
６、バンク選択信号発生回路１３０、カラムデコーダ２
０８及び外部チャンネルとのプロトコールを支援するイ
ンタフェースロジック(図示せず)を具備する。各メモリ
ブロック２０２、２０４は行に配列される１６個のバン
ク(Bi、i＝０〜１５)と各バンク(Bi、i＝０〜１５)を列
方向に分割して１６個のカラムブロック、即ち、DQブロ
ック(DQi、i＝０〜１５)よりなるが、バンク(Bi、i＝０
〜１５)及び１６個のDQブロック(DQi、i＝０〜１５)で
マッチングされる複数個のサブブロックSBを含む。一つ
のサブブロックSBは５１２個のワードラインと２５６個
のビットラインよりなる。メモリブロック１０２、１０
４内にはサブブロックSB内のビットラインをデータ入出
力ラインと連結する前述したカラム選択回路１２０(図
２)を含むデータ入出力回路２２０が備わり、一つのDQ
ブロック(DQi、i＝０〜１５)内サブブロックSBは４個の
データ入出力ライン(IOi_n、i＝０〜３、n＝０〜３１)
を共有する。
０はメモリブロック２０２、２０４、ローデコーダ２０
６、バンク選択信号発生回路１３０、カラムデコーダ２
０８及び外部チャンネルとのプロトコールを支援するイ
ンタフェースロジック(図示せず)を具備する。各メモリ
ブロック２０２、２０４は行に配列される１６個のバン
ク(Bi、i＝０〜１５)と各バンク(Bi、i＝０〜１５)を列
方向に分割して１６個のカラムブロック、即ち、DQブロ
ック(DQi、i＝０〜１５)よりなるが、バンク(Bi、i＝０
〜１５)及び１６個のDQブロック(DQi、i＝０〜１５)で
マッチングされる複数個のサブブロックSBを含む。一つ
のサブブロックSBは５１２個のワードラインと２５６個
のビットラインよりなる。メモリブロック１０２、１０
４内にはサブブロックSB内のビットラインをデータ入出
力ラインと連結する前述したカラム選択回路１２０(図
２)を含むデータ入出力回路２２０が備わり、一つのDQ
ブロック(DQi、i＝０〜１５)内サブブロックSBは４個の
データ入出力ライン(IOi_n、i＝０〜３、n＝０〜３１)
を共有する。
【００２４】メモリブロック２０２、２０４間に配置さ
れるローデコーダ２０６は外部から入力されるローアド
レスRA[８:０]中ローアドレスRA[６:２]をデコーディン
グして１２８個のワードラインイネーブル信号NWEiを発
生し、最下位ローアドレスRA[１:０]をデコーディング
して４個のワードライン駆動信号(図示せず)を発生す
る。一つのワードラインイネーブル信号NWEiに連結され
る４個のワードライン駆動信号(図示せず)に応答してサ
ブブロックSB内５１２個のワードラインWL中一つのワー
ドラインWLが選択されるが、このような動作はサブワー
ドラインドライバーSWDで遂行される。このようにワー
ドラインWLを活性化させるのにローデコーダ２０６及び
サブワードラインドライバーSWDを使用する分割駆動方
式は、メモリ容量に従って不回避に増えるワードライン
の負荷による遅延を最小化する。
れるローデコーダ２０６は外部から入力されるローアド
レスRA[８:０]中ローアドレスRA[６:２]をデコーディン
グして１２８個のワードラインイネーブル信号NWEiを発
生し、最下位ローアドレスRA[１:０]をデコーディング
して４個のワードライン駆動信号(図示せず)を発生す
る。一つのワードラインイネーブル信号NWEiに連結され
る４個のワードライン駆動信号(図示せず)に応答してサ
ブブロックSB内５１２個のワードラインWL中一つのワー
ドラインWLが選択されるが、このような動作はサブワー
ドラインドライバーSWDで遂行される。このようにワー
ドラインWLを活性化させるのにローデコーダ２０６及び
サブワードラインドライバーSWDを使用する分割駆動方
式は、メモリ容量に従って不回避に増えるワードライン
の負荷による遅延を最小化する。
【００２５】そして、接続領域CJTはサブワードライン
ドライバーSWD領域とビットラインセンスアンプ領域が
交差する領域であって、イコライザ信号LAEQ、センシン
グイネーブル信号LAPG、LANG及び後述されるバンク選択
信号発生回路１３０から発生するバンク選択信号(PCBSE
Li、i＝０〜１５)の制御信号が提供される領域である。
バンク選択信号発生回路１３０は図２で既に述べたよう
にカラム選択回路１２０(図２)と連結されるバンク(B
i、i＝０〜１５)を選択するためにバンク選択信号(PCBS
ELi、i＝０〜１５)を発生する。バンク選択信号(PCBSEL
i、i＝０〜１５)は隣接するバンクB０、B１に共有され
るカラム選択回路１２０(図２)を選択されるバンクと連
結する信号である。バンク選択信号発生回路は具体的
に、図７に示される。
ドライバーSWD領域とビットラインセンスアンプ領域が
交差する領域であって、イコライザ信号LAEQ、センシン
グイネーブル信号LAPG、LANG及び後述されるバンク選択
信号発生回路１３０から発生するバンク選択信号(PCBSE
Li、i＝０〜１５)の制御信号が提供される領域である。
バンク選択信号発生回路１３０は図２で既に述べたよう
にカラム選択回路１２０(図２)と連結されるバンク(B
i、i＝０〜１５)を選択するためにバンク選択信号(PCBS
ELi、i＝０〜１５)を発生する。バンク選択信号(PCBSEL
i、i＝０〜１５)は隣接するバンクB０、B１に共有され
るカラム選択回路１２０(図２)を選択されるバンクと連
結する信号である。バンク選択信号発生回路は具体的
に、図７に示される。
【００２６】図７を参照すれば、バンク選択信号発生回
路１３０はカラムアドレス信号CA０、カラムアドレス信
号CA０をラッチするカラムアドレスラッチ信号PYAL及び
第１乃至第４バンクアドレス信号CBSEL<０>、CBSEL<１
>、CBSEL<２>、CBSEL<３>を受信して多数個、即ち、１
６個のバンク中一つのバンクを選択するバンク選択信号
(PCBSELi、i＝０〜１６)を発生する。バンク選択信号発
生回路１３０は具体的に、第１バンク選択信号発生回路
１３２、第２バンク選択信号発生回路１３４及び第３バ
ンク選択信号発生回路１３６を具備する。
路１３０はカラムアドレス信号CA０、カラムアドレス信
号CA０をラッチするカラムアドレスラッチ信号PYAL及び
第１乃至第４バンクアドレス信号CBSEL<０>、CBSEL<１
>、CBSEL<２>、CBSEL<３>を受信して多数個、即ち、１
６個のバンク中一つのバンクを選択するバンク選択信号
(PCBSELi、i＝０〜１６)を発生する。バンク選択信号発
生回路１３０は具体的に、第１バンク選択信号発生回路
１３２、第２バンク選択信号発生回路１３４及び第３バ
ンク選択信号発生回路１３６を具備する。
【００２７】第１バンク選択信号発生回路１３２はカラ
ムアドレスをラッチするカラムアドレスラッチ信号PYAL
及び第１及び第２バンクアドレス信号CBSEL<０>、CBSEL
<１>に応答して第１乃至第４バンク選択信号(BDCA０１<
i>、i＝０〜３)を発生する。第１バンク選択信号発生回
路１３２は図８を参照して説明される。図８を参照すれ
ば、第１バンク選択信号発生回路１３２は第１及び第２
バンクアドレス信号CBSEL<０>、CBSEL<１>をデコーディ
ングして第１乃至第４予備バンク選択信号(p_BDCA０１<
i>、i＝０〜３)を発生するが、第１乃至第４予備バンク
選択信号(p_BDCA０１<i>、i＝０〜３)中一つだけが"ロ
ーレベル"になる。第１乃至第４予備バンク選択信号(p_
BDCA０１<i>、i＝０〜３)はカラムアドレスラッチ信号P
YALに応答して第１乃至第４バンク選択信号(BDCA０１<i
>、i＝０〜３)に伝送される。ここで、第１乃至第４バ
ンク選択信号(BDCA０１<i>、i＝０〜３)は第１乃至第４
予備バンク選択信号(p_BDCA０１<i>、i＝０〜３)が各々
反転された信号である。
ムアドレスをラッチするカラムアドレスラッチ信号PYAL
及び第１及び第２バンクアドレス信号CBSEL<０>、CBSEL
<１>に応答して第１乃至第４バンク選択信号(BDCA０１<
i>、i＝０〜３)を発生する。第１バンク選択信号発生回
路１３２は図８を参照して説明される。図８を参照すれ
ば、第１バンク選択信号発生回路１３２は第１及び第２
バンクアドレス信号CBSEL<０>、CBSEL<１>をデコーディ
ングして第１乃至第４予備バンク選択信号(p_BDCA０１<
i>、i＝０〜３)を発生するが、第１乃至第４予備バンク
選択信号(p_BDCA０１<i>、i＝０〜３)中一つだけが"ロ
ーレベル"になる。第１乃至第４予備バンク選択信号(p_
BDCA０１<i>、i＝０〜３)はカラムアドレスラッチ信号P
YALに応答して第１乃至第４バンク選択信号(BDCA０１<i
>、i＝０〜３)に伝送される。ここで、第１乃至第４バ
ンク選択信号(BDCA０１<i>、i＝０〜３)は第１乃至第４
予備バンク選択信号(p_BDCA０１<i>、i＝０〜３)が各々
反転された信号である。
【００２８】図９は第２バンク選択信号発生回路１３４
を具体的に示す回路図である。図９に示した第２バンク
選択信号発生回路１３４は図８の第１バンク選択信号発
生回路１３２とほとんど同一である。但し、図９の第３
及び第４バンクアドレス信号CBSEL<２>、CBSEL<３>と図
８の第１及び第２バンクアドレス信号CBSEL<０>、CBSEL
<１>との間に差異があるだけである。従って、本明細書
では図８の第１バンク選択信号発生回路１３２と重なる
部分に対する記述は省略する。簡略に、第２バンク選択
信号発生回路１３４は第３及び第４バンクアドレス信号
CBSEL<２>、CBSEL<３>をデコーディングし、カラムアド
レスラッチ信号PYALに応答して第５乃至第８バンク選択
信号(BDCA２３<i>、i＝０〜３)を発生する。
を具体的に示す回路図である。図９に示した第２バンク
選択信号発生回路１３４は図８の第１バンク選択信号発
生回路１３２とほとんど同一である。但し、図９の第３
及び第４バンクアドレス信号CBSEL<２>、CBSEL<３>と図
８の第１及び第２バンクアドレス信号CBSEL<０>、CBSEL
<１>との間に差異があるだけである。従って、本明細書
では図８の第１バンク選択信号発生回路１３２と重なる
部分に対する記述は省略する。簡略に、第２バンク選択
信号発生回路１３４は第３及び第４バンクアドレス信号
CBSEL<２>、CBSEL<３>をデコーディングし、カラムアド
レスラッチ信号PYALに応答して第５乃至第８バンク選択
信号(BDCA２３<i>、i＝０〜３)を発生する。
【００２９】図１０は第３バンク選択信号発生回路を具
体的に示す回路図である。これを参照すれば、第３バン
ク選択信号発生回路１３６は第１乃至第８バンク選択信
号(BDCA０１<i>、BDCA２３<i>、i＝０〜３)及びカラム
アドレス信号CA０を受信してバンク選択信号(PCBSELi、
i＝０〜１６)を発生する。第３バンク選択信号発生回路
１３６は具体的に、第１乃至第８バンク選択信号(BDCA
０１<i>、BDCA２３<i>、i＝０〜３)、カラムアドレス信
号CA０及び反転されたカラムアドレス信号/CA０を組合
するバンクデコーディング回路部１３８を具備する。バ
ンクデコーディング回路部１３８は１７個のバンクデコ
ーダ１４０、１４１、…、１５６よりなるが、各々のバ
ンクデコーダ１４０、１４１、…、１５６は第１乃至第
８バンク選択信号(BDCA０１<i>、BDCA２３<i>、i＝０〜
３)中で４つを組合し、カラムアドレス信号CA０または
反転されたカラムアドレス信号/CA０を選択的に入力し
てバンク選択信号(PCBSELi、i＝０〜１６)を発生する。
バンクデコーダ１４０、１４１、１４２、…は２個の３
-入力NANDゲートG１、G２とこれら３-入力NANDゲートG
１、G２の出力を入力とする２-入力NANDゲートG３より
なるが、これは各々の３-入力NANDゲートG１、G２の入
力信号にデコーディングされる出力を論理和することと
解釈される。
体的に示す回路図である。これを参照すれば、第３バン
ク選択信号発生回路１３６は第１乃至第８バンク選択信
号(BDCA０１<i>、BDCA２３<i>、i＝０〜３)及びカラム
アドレス信号CA０を受信してバンク選択信号(PCBSELi、
i＝０〜１６)を発生する。第３バンク選択信号発生回路
１３６は具体的に、第１乃至第８バンク選択信号(BDCA
０１<i>、BDCA２３<i>、i＝０〜３)、カラムアドレス信
号CA０及び反転されたカラムアドレス信号/CA０を組合
するバンクデコーディング回路部１３８を具備する。バ
ンクデコーディング回路部１３８は１７個のバンクデコ
ーダ１４０、１４１、…、１５６よりなるが、各々のバ
ンクデコーダ１４０、１４１、…、１５６は第１乃至第
８バンク選択信号(BDCA０１<i>、BDCA２３<i>、i＝０〜
３)中で４つを組合し、カラムアドレス信号CA０または
反転されたカラムアドレス信号/CA０を選択的に入力し
てバンク選択信号(PCBSELi、i＝０〜１６)を発生する。
バンクデコーダ１４０、１４１、１４２、…は２個の３
-入力NANDゲートG１、G２とこれら３-入力NANDゲートG
１、G２の出力を入力とする２-入力NANDゲートG３より
なるが、これは各々の３-入力NANDゲートG１、G２の入
力信号にデコーディングされる出力を論理和することと
解釈される。
【００３０】ここで、バンクデコーダ１４０、１４１、
１４２、…に入力される４個の第１乃至第８バンク選択
信号(BDCA０１<i>、BDCA２３<i>、i＝０〜３)は２個ず
つ分離されて相互隣接するバンクデコーダ１４０、１４
１、１４２、…に提供される。それで、隣接するバンク
デコーダ１４０、１４１、１４２、…はカラムアドレス
信号CA０または反転されたカラムアドレス信号/CA０に
応答して"ハイレベル"のバンク選択信号(PCBSELi、i＝
０〜１６)を発生する。例えば、第２バンクB１(図１)の
上段部及び下段部を選択するバンク選択信号PCBSEL１、
PCBSEL２を発生する第２及び第３バンクデコーダ１４
１、１４２を説明すれば次の通りである。
１４２、…に入力される４個の第１乃至第８バンク選択
信号(BDCA０１<i>、BDCA２３<i>、i＝０〜３)は２個ず
つ分離されて相互隣接するバンクデコーダ１４０、１４
１、１４２、…に提供される。それで、隣接するバンク
デコーダ１４０、１４１、１４２、…はカラムアドレス
信号CA０または反転されたカラムアドレス信号/CA０に
応答して"ハイレベル"のバンク選択信号(PCBSELi、i＝
０〜１６)を発生する。例えば、第２バンクB１(図１)の
上段部及び下段部を選択するバンク選択信号PCBSEL１、
PCBSEL２を発生する第２及び第３バンクデコーダ１４
１、１４２を説明すれば次の通りである。
【００３１】先ず、第２バンクB１(図２)を選択するた
めにバンクアドレス信号(CBSEL<i>、i＝０〜３)中第２
バンクアドレス信号(CBSEL<１>)だけ"ハイレベル"で、
残りの他のバンクアドレス信号CBSEL<０>、CESEL<２>、
CBSEL<３>は"ローレベル"で第１及び第２バンク選択信
号発生回路(１３２、図８及び１３４、図９)に提供され
る。それで、第１及び第２バンク選択信号発生回路(１
３２、図８及び１３４、図９)は第２バンク選択信号BDC
A０１<１>及び第５バンク選択信号BDCA２３<０>を"ハイ
レベル"で発生する。
めにバンクアドレス信号(CBSEL<i>、i＝０〜３)中第２
バンクアドレス信号(CBSEL<１>)だけ"ハイレベル"で、
残りの他のバンクアドレス信号CBSEL<０>、CESEL<２>、
CBSEL<３>は"ローレベル"で第１及び第２バンク選択信
号発生回路(１３２、図８及び１３４、図９)に提供され
る。それで、第１及び第２バンク選択信号発生回路(１
３２、図８及び１３４、図９)は第２バンク選択信号BDC
A０１<１>及び第５バンク選択信号BDCA２３<０>を"ハイ
レベル"で発生する。
【００３２】第３バンク選択信号発生回路１３６内の第
２バンクデコーダ１４１は第１バンク選択信号BDCA０１
<０>、第５バンク選択信号BDCA２３<０>及びカラムアド
レス信号CA０を３-入力NANDゲートG１に入力し、第２バ
ンク選択信号BDCA０１<１>、第５バンク選択信号BDCA２
３<０>及びカラムアドレス信号CA０を３-入力NANDゲー
トG２に入力する。第３バンクデコーダ１４２は第２バ
ンク選択信号BDCA０１<１>、第５バンク選択信号BDCA２
３<０>及び反転されたカラムアドレス信号/CA０を３-入
力NANDゲートG１に入力し、第３バンク選択信号BDCA０
１<２>、第５バンク選択信号BDCA２３<０>及び反転され
たカラムアドレス信号/CA０を３-入力NANDゲートG２に
入力する。
２バンクデコーダ１４１は第１バンク選択信号BDCA０１
<０>、第５バンク選択信号BDCA２３<０>及びカラムアド
レス信号CA０を３-入力NANDゲートG１に入力し、第２バ
ンク選択信号BDCA０１<１>、第５バンク選択信号BDCA２
３<０>及びカラムアドレス信号CA０を３-入力NANDゲー
トG２に入力する。第３バンクデコーダ１４２は第２バ
ンク選択信号BDCA０１<１>、第５バンク選択信号BDCA２
３<０>及び反転されたカラムアドレス信号/CA０を３-入
力NANDゲートG１に入力し、第３バンク選択信号BDCA０
１<２>、第５バンク選択信号BDCA２３<０>及び反転され
たカラムアドレス信号/CA０を３-入力NANDゲートG２に
入力する。
【００３３】従って、第２バンクB１(図１)を選択する
ためにデコーディングされた"ハイレベル"の第２バンク
選択信号BDCA０１<１>及び第５バンク選択信号BDCA２３
<０>は第２及び第３バンクデコーダ１４１、１４２に提
供されるが、第２バンクB１(図１)の上段部を選択する
反転されたカラムアドレス信号/CA０によって、第２バ
ンクデコーダ１４１の３-入力ゲートG２が"ローレベル"
になりバンク選択信号PCBSEL１は"ハイレベル"にな
る。"ハイレベル"のバンク選択信号PCBSEL１は第２バン
クB１(図２)の上段部を選択する。反対に、第２バンクB
１(図１)の下段部を選択するカラムアドレス信号CA０に
よって第３バンクデコーダ１４２の３-入力ゲートG１
が"ローレベル"になりバンク選択信号PCBSEL２は"ハイ
レベル"になる。"ハイレベル"のバンク選択信号PCBSEL
２は第２バンクB１(図１)の下段部を選択する。
ためにデコーディングされた"ハイレベル"の第２バンク
選択信号BDCA０１<１>及び第５バンク選択信号BDCA２３
<０>は第２及び第３バンクデコーダ１４１、１４２に提
供されるが、第２バンクB１(図１)の上段部を選択する
反転されたカラムアドレス信号/CA０によって、第２バ
ンクデコーダ１４１の３-入力ゲートG２が"ローレベル"
になりバンク選択信号PCBSEL１は"ハイレベル"にな
る。"ハイレベル"のバンク選択信号PCBSEL１は第２バン
クB１(図２)の上段部を選択する。反対に、第２バンクB
１(図１)の下段部を選択するカラムアドレス信号CA０に
よって第３バンクデコーダ１４２の３-入力ゲートG１
が"ローレベル"になりバンク選択信号PCBSEL２は"ハイ
レベル"になる。"ハイレベル"のバンク選択信号PCBSEL
２は第２バンクB１(図１)の下段部を選択する。
【００３４】再び、図６を参照すればカラムデコーダ２
０８は外部から入力されるカラムアドレス信号CA[５:
１]をデコーディングしてカラム選択信号(CSLk、k＝０
〜３１)を発生する。カラム選択信号(CSLk、k＝０〜３
１)は図１で示したようにビットライン方向と同じ方向
にカラム選択回路１２０(図２及び図３)に提供される。
カラム選択信号(CSLk、k＝０〜３１)及び"ハイレベル"
のバンク選択信号PCBSEL１、PCBSEL２を受信するカラム
選択回路１２０(図２及び図３)の動作は前述した。従っ
て、カラム選択回路１２０(図２及び図３)内のカラム選
択信号(CSLk、k＝０〜３１)はサブブロックSB内２５６
個のビットライン対をアドレッシングするが、２５６個
のビットライン対中で４個のビットライン対を一回に選
択する。従って、半導体メモリ装置２００は一つのDQブ
ロック(DQi、i＝０〜１５)に配列される一つのサブブロ
ックSBで４個のビットライン対データがカラム選択回路
１２０を通じて４個のデータ入出力ライン対(IOi_n、i
＝０〜３、n＝０〜３１)に同時に入出力される。
０８は外部から入力されるカラムアドレス信号CA[５:
１]をデコーディングしてカラム選択信号(CSLk、k＝０
〜３１)を発生する。カラム選択信号(CSLk、k＝０〜３
１)は図１で示したようにビットライン方向と同じ方向
にカラム選択回路１２０(図２及び図３)に提供される。
カラム選択信号(CSLk、k＝０〜３１)及び"ハイレベル"
のバンク選択信号PCBSEL１、PCBSEL２を受信するカラム
選択回路１２０(図２及び図３)の動作は前述した。従っ
て、カラム選択回路１２０(図２及び図３)内のカラム選
択信号(CSLk、k＝０〜３１)はサブブロックSB内２５６
個のビットライン対をアドレッシングするが、２５６個
のビットライン対中で４個のビットライン対を一回に選
択する。従って、半導体メモリ装置２００は一つのDQブ
ロック(DQi、i＝０〜１５)に配列される一つのサブブロ
ックSBで４個のビットライン対データがカラム選択回路
１２０を通じて４個のデータ入出力ライン対(IOi_n、i
＝０〜３、n＝０〜３１)に同時に入出力される。
【００３５】＜配置の他の例＞図１１に示されているバ
ンクB０は、図６に示されているバンクB０構造とは違う
構成を示す。図６のバンクB０は一つのDQブロック(DQ
i、i＝０〜１５)内残りの他のバンクB１、B２、…、B１
５(図６)のようにデータ入出力ライン(IOi、i＝０〜３)
を共有することに対して、図１１のバンクB０は残りの
他のバンクB１、B２、…、B１５とデータ入出力ライン
を共有せずに各々分離独立されたグローバルデータ入出
力ライン(GIOi_n、i＝０〜３、n＝バンク数)を有するこ
とに差異点がある。そして、図６のバンクB０はカラム
方向に分れて２５６個ずつのビットラインを一つのグル
ープとするサブブロックSBよりなる反面、図１１のバン
クB０はカラム方向だけでなくロー方向にも分れた多数
個のサブブロックSBよりなる。他のバンクB１、B２、…
もB０バンクと同じ構造を有し行及び列方向にマトリッ
クス構造で配置される。
ンクB０は、図６に示されているバンクB０構造とは違う
構成を示す。図６のバンクB０は一つのDQブロック(DQ
i、i＝０〜１５)内残りの他のバンクB１、B２、…、B１
５(図６)のようにデータ入出力ライン(IOi、i＝０〜３)
を共有することに対して、図１１のバンクB０は残りの
他のバンクB１、B２、…、B１５とデータ入出力ライン
を共有せずに各々分離独立されたグローバルデータ入出
力ライン(GIOi_n、i＝０〜３、n＝バンク数)を有するこ
とに差異点がある。そして、図６のバンクB０はカラム
方向に分れて２５６個ずつのビットラインを一つのグル
ープとするサブブロックSBよりなる反面、図１１のバン
クB０はカラム方向だけでなくロー方向にも分れた多数
個のサブブロックSBよりなる。他のバンクB１、B２、…
もB０バンクと同じ構造を有し行及び列方向にマトリッ
クス構造で配置される。
【００３６】図１１ではバンクB０内サブブロックSBの
行方向間に既に説明したサブワードラインドライバーSW
Dを具備し、サブブロックSBの列方向間にはビットライ
ンのデータをセンシングするビットラインセンスアンプ
の領域にローカルデータラインLIOを等化させるデータ
ラインイコライザEQ及びローカルデータラインLIOをグ
ローバルデータ入出力ラインGIOiと連結するスイッチン
グ部MUXを具備する。ローカルデータラインLIOは前述し
た図２のカラム選択回路１２０の第２データラインSDL
とほとんど同じ意味を有し、グローバルデータ入出力ラ
イン(GIOi_n、i＝０〜３、n＝バンク数)は図２のデータ
入出力ラインIOiと同じ意味を有する。さらに、データ
ラインイコライザEQは図２のデータラインイコライザ１
１４と同一で、スイッチング部MUXも図２の第３選択部
１２６と同一である。
行方向間に既に説明したサブワードラインドライバーSW
Dを具備し、サブブロックSBの列方向間にはビットライ
ンのデータをセンシングするビットラインセンスアンプ
の領域にローカルデータラインLIOを等化させるデータ
ラインイコライザEQ及びローカルデータラインLIOをグ
ローバルデータ入出力ラインGIOiと連結するスイッチン
グ部MUXを具備する。ローカルデータラインLIOは前述し
た図２のカラム選択回路１２０の第２データラインSDL
とほとんど同じ意味を有し、グローバルデータ入出力ラ
イン(GIOi_n、i＝０〜３、n＝バンク数)は図２のデータ
入出力ラインIOiと同じ意味を有する。さらに、データ
ラインイコライザEQは図２のデータラインイコライザ１
１４と同一で、スイッチング部MUXも図２の第３選択部
１２６と同一である。
【００３７】従って、本実施形態の配置を有する半導体
メモリ装置３００はセンスアンプ電源ドライバー１１６
(図４)のイコライザ信号LAEQ及びPMOSセンシングイネー
ブル信号LAPGがビットラインセンスアンプの領域に提供
されるため、別の制御信号ラインを追加しなくてもビッ
トラインセンスアンプ領域にデータラインイコライザEQ
及びスイッチング部MUXを具備することができる。
メモリ装置３００はセンスアンプ電源ドライバー１１６
(図４)のイコライザ信号LAEQ及びPMOSセンシングイネー
ブル信号LAPGがビットラインセンスアンプの領域に提供
されるため、別の制御信号ラインを追加しなくてもビッ
トラインセンスアンプ領域にデータラインイコライザEQ
及びスイッチング部MUXを具備することができる。
【００３８】＜配置のさらに他の例＞図１２の配置は図
１１の配置とほとんど同一である。但し、図１１のデー
タラインイコライザEQはビットラインセンスアンプ領域
に配置されることに反して図１２のデータラインイコラ
イザEQは図６で説明した接続領域CJTに配置され、また
この接続領域CJTにセンスアンプ電源ドライバーLA/LAB
が配置されるという点で差がある。これは半導体メモリ
装置３００の高速動作が一般的にスイッチング部MUXに
だいぶ依存的であるため、スイッチング部MUXをビット
ラインセンスアンプ領域に配置して動作させることが高
速動作に有利だということを意味する。相対的に高速動
作に影響が少ないデータラインイコライザEQ及びセンス
アンプ電源ドライバーLA/LABは、図４で説明したセンス
アンプ電源ドライバー(LA/LAB、１１６)に提供されるイ
コライザ信号LAEQをデータラインイコライザEQの制御信
号として使用できて接続領域に容易に配置することがで
きる。
１１の配置とほとんど同一である。但し、図１１のデー
タラインイコライザEQはビットラインセンスアンプ領域
に配置されることに反して図１２のデータラインイコラ
イザEQは図６で説明した接続領域CJTに配置され、また
この接続領域CJTにセンスアンプ電源ドライバーLA/LAB
が配置されるという点で差がある。これは半導体メモリ
装置３００の高速動作が一般的にスイッチング部MUXに
だいぶ依存的であるため、スイッチング部MUXをビット
ラインセンスアンプ領域に配置して動作させることが高
速動作に有利だということを意味する。相対的に高速動
作に影響が少ないデータラインイコライザEQ及びセンス
アンプ電源ドライバーLA/LABは、図４で説明したセンス
アンプ電源ドライバー(LA/LAB、１１６)に提供されるイ
コライザ信号LAEQをデータラインイコライザEQの制御信
号として使用できて接続領域に容易に配置することがで
きる。
【００３９】＜比較例＞図１３は図２のカラム選択回路
１２０に対する比較例を含む半導体メモリ装置１０を示
す。図１３を参照すれば、半導体メモリ装置１０内のカ
ラム選択回路２０は図２のカラム選択回路１２０と選択
されるバンク内３２個のビットライン対中で一つのビッ
トライン対を選択するという点で動作上ほとんど同一で
ある。しかし、半導体メモリ装置１０は分離部１２、１
４をさらに具備する。そして、カラム選択回路２０は
４:１カラム選択部３１、…、３８及び８:１カラム選択
部４０を具備するが、図２のカラム選択回路１２０の第
１乃至第３選択部１２２、１２４、１２６と差がある。
１２０に対する比較例を含む半導体メモリ装置１０を示
す。図１３を参照すれば、半導体メモリ装置１０内のカ
ラム選択回路２０は図２のカラム選択回路１２０と選択
されるバンク内３２個のビットライン対中で一つのビッ
トライン対を選択するという点で動作上ほとんど同一で
ある。しかし、半導体メモリ装置１０は分離部１２、１
４をさらに具備する。そして、カラム選択回路２０は
４:１カラム選択部３１、…、３８及び８:１カラム選択
部４０を具備するが、図２のカラム選択回路１２０の第
１乃至第３選択部１２２、１２４、１２６と差がある。
【００４０】半導体メモリ装置１０内の分離部１２、１
４はバンク選択信号PCBSELiがゲートに連結されるNMOS
トランジスタよりなって選択されるバンクとカラム選択
回路２０を連結する。分離部１２、１４は隣接するバン
クB０、B１に共有されるカラム選択回路２０とバンクB
０、B１の上段及び下段部間に配置されて、選択される
バンクとカラム選択回路２０とを連結し、選択されない
バンクとカラム選択回路２０を分離する。言い換えれ
ば、第２バンクB１の下段部を選択するバンク選択信号P
CBSEL２_Lの活性化によって第２バンクB１の下段部に位
置する分離部１２のNMOSトランジスタが"ターン−オン"
されて、第２バンクB１の偶数番号のビットライン対(BL
i、/BLi、i＝２n、n＝０〜３１)がカラム選択回路２０
と連結される。
４はバンク選択信号PCBSELiがゲートに連結されるNMOS
トランジスタよりなって選択されるバンクとカラム選択
回路２０を連結する。分離部１２、１４は隣接するバン
クB０、B１に共有されるカラム選択回路２０とバンクB
０、B１の上段及び下段部間に配置されて、選択される
バンクとカラム選択回路２０とを連結し、選択されない
バンクとカラム選択回路２０を分離する。言い換えれ
ば、第２バンクB１の下段部を選択するバンク選択信号P
CBSEL２_Lの活性化によって第２バンクB１の下段部に位
置する分離部１２のNMOSトランジスタが"ターン−オン"
されて、第２バンクB１の偶数番号のビットライン対(BL
i、/BLi、i＝２n、n＝０〜３１)がカラム選択回路２０
と連結される。
【００４１】カラム選択回路２０は具体的に、８個の
４:１カラム選択部３１、３２、…、３８と、１個の８:
１カラム選択部４０とを具備する。４:１カラム選択部
３１、３２、…、３８は第１カラム選択トランジスタ(T
Fi、i＝０〜７)に各々印加される第１カラム選択信号CS
LF０、CSLF１、CSLF２、CSLF３に応答して４個のセルビ
ットライン対中で一つのビットライン対を選択し、選択
されるビットライン対を８:１カラム選択部４０に伝達
する。８:１カラム選択部４０は第２カラム選択トラン
ジスタ(TSi_１、TSi_２、i＝０〜７)に各々印加される
第２カラム選択信号CSLS０、CSLS１、…、CSLS７に応答
して８個の４:１カラム選択部３１、…、３８の出力中
で一つを選択してデータ入出力ライン対IO、/IOに伝達
する。
４:１カラム選択部３１、３２、…、３８と、１個の８:
１カラム選択部４０とを具備する。４:１カラム選択部
３１、３２、…、３８は第１カラム選択トランジスタ(T
Fi、i＝０〜７)に各々印加される第１カラム選択信号CS
LF０、CSLF１、CSLF２、CSLF３に応答して４個のセルビ
ットライン対中で一つのビットライン対を選択し、選択
されるビットライン対を８:１カラム選択部４０に伝達
する。８:１カラム選択部４０は第２カラム選択トラン
ジスタ(TSi_１、TSi_２、i＝０〜７)に各々印加される
第２カラム選択信号CSLS０、CSLS１、…、CSLS７に応答
して８個の４:１カラム選択部３１、…、３８の出力中
で一つを選択してデータ入出力ライン対IO、/IOに伝達
する。
【００４２】ところが、このようなカラム選択回路２０
で第２バンクB１の上段部及び下段部と連結されるデー
タ入出力ラインIOは１６個の第２カラム選択トランジス
タ(TSi_１、TSi_２、i＝０〜７)の接合負荷を有する。
従って、本比較例のカラム選択回路２０はデータ入出力
ラインIOに大きい接合負荷を有する。これは図２の本発
明のカラム選択回路１２０(図２)が図１３のカラム選択
回路２０と比較して接合負荷を最小化できるという側面
で利点があるといえる。
で第２バンクB１の上段部及び下段部と連結されるデー
タ入出力ラインIOは１６個の第２カラム選択トランジス
タ(TSi_１、TSi_２、i＝０〜７)の接合負荷を有する。
従って、本比較例のカラム選択回路２０はデータ入出力
ラインIOに大きい接合負荷を有する。これは図２の本発
明のカラム選択回路１２０(図２)が図１３のカラム選択
回路２０と比較して接合負荷を最小化できるという側面
で利点があるといえる。
【００４３】また、本比較例の半導体メモリ装置１０で
は第１及び第２カラム選択信号(CSLFi、i＝０〜３、CSL
Sj、j＝０〜７)がビットライン方向に垂直に、即ち、ワ
ードライン方向にカラム選択回路２０に提供されるた
め、このために図６の半導体メモリ装置２００で説明し
た接続領域CJTに第１及び第２カラム選択信号(CSLFi、i
＝０〜３、CSLSj、j＝０〜７)のラインが配置されるべ
きであるため、接続領域CJTが大きくなるにつれてサブ
ワードラインドライバーSWD領域も大きくなってチップ
面積が増える問題点がある。
は第１及び第２カラム選択信号(CSLFi、i＝０〜３、CSL
Sj、j＝０〜７)がビットライン方向に垂直に、即ち、ワ
ードライン方向にカラム選択回路２０に提供されるた
め、このために図６の半導体メモリ装置２００で説明し
た接続領域CJTに第１及び第２カラム選択信号(CSLFi、i
＝０〜３、CSLSj、j＝０〜７)のラインが配置されるべ
きであるため、接続領域CJTが大きくなるにつれてサブ
ワードラインドライバーSWD領域も大きくなってチップ
面積が増える問題点がある。
【００４４】そして、本比較例の８:１カラム選択部４
０内の第２カラム選択トランジスタ(TSi_１、TSi_２、i
＝０〜７)の占める領域によってデータラインイコライ
ザ１１４及びセンスアンプ電源ドライバー１１６が本発
明のカラム選択回路１２０(図２)でようにカラム選択回
路２０内に配置されずに図６の半導体メモリ装置２００
で説明した接続領域CJTに配置されるべきなため、チッ
プ面積がさらに増える問題点がある。
０内の第２カラム選択トランジスタ(TSi_１、TSi_２、i
＝０〜７)の占める領域によってデータラインイコライ
ザ１１４及びセンスアンプ電源ドライバー１１６が本発
明のカラム選択回路１２０(図２)でようにカラム選択回
路２０内に配置されずに図６の半導体メモリ装置２００
で説明した接続領域CJTに配置されるべきなため、チッ
プ面積がさらに増える問題点がある。
【００４５】従って、図２の本発明の実施形態が図１３
の比較例と比較してチップ面積が増えないという側面で
利点があるといえる。図面と明細書で最適の実施形態が
記載された。ここで、特定の用語が使われたが、これは
単に本発明を説明するための目的で使われたものであっ
て意味限定や特許請求の範囲に記載された本発明の範囲
を制限するために使われたものではない。本発明は図面
に示した一実施形態を参考して説明されたが、これは例
示的なことに過ぎなく、本技術分野の通常の知識を有す
る者であればこれより多様な変形及び均等な他の実施形
態が可能だという点を理解するはずである。従って、本
発明の真の技術的保護範囲は請求範囲の技術的思想によ
り決まるべきである。
の比較例と比較してチップ面積が増えないという側面で
利点があるといえる。図面と明細書で最適の実施形態が
記載された。ここで、特定の用語が使われたが、これは
単に本発明を説明するための目的で使われたものであっ
て意味限定や特許請求の範囲に記載された本発明の範囲
を制限するために使われたものではない。本発明は図面
に示した一実施形態を参考して説明されたが、これは例
示的なことに過ぎなく、本技術分野の通常の知識を有す
る者であればこれより多様な変形及び均等な他の実施形
態が可能だという点を理解するはずである。従って、本
発明の真の技術的保護範囲は請求範囲の技術的思想によ
り決まるべきである。
【００４６】
【発明の効果】このような本発明は、データ入出力ライ
ンが多数個のバンクに提供されるデータ入出力ラインと
共有されてもデータ入出力ラインの接合負荷を最小化す
ることができ、カラム選択回路の第２選択部に連結され
るカラム選択信号を提供する信号線がビットライン方向
と同じ方向に提供されるためチップの面積を増やさな
い。そして、データラインイコライザ及びセンスアンプ
電源ドライバーがカラム選択回路内のビットラインセン
スアンプ領域に配置されることによってチップ面積を増
やさない。
ンが多数個のバンクに提供されるデータ入出力ラインと
共有されてもデータ入出力ラインの接合負荷を最小化す
ることができ、カラム選択回路の第２選択部に連結され
るカラム選択信号を提供する信号線がビットライン方向
と同じ方向に提供されるためチップの面積を増やさな
い。そして、データラインイコライザ及びセンスアンプ
電源ドライバーがカラム選択回路内のビットラインセン
スアンプ領域に配置されることによってチップ面積を増
やさない。
【図１】 本発明の一実施形態に係るカラム選択回路と
これを含む半導体メモリ装置の一部分を概略的に示す図
面である。
これを含む半導体メモリ装置の一部分を概略的に示す図
面である。
【図２】 図１の半導体メモリ装置の上段部を具体的に
示す図面である。
示す図面である。
【図３】 図１の半導体メモリ装置の下段部を具体的に
示す図面である。
示す図面である。
【図４】 図２のセンスアンプ電源ドライバーを示す図
面である。
面である。
【図５】 図２のデータラインイコライザを示す図面で
ある。
ある。
【図６】 図１のカラム選択回路とこれを含む半導体メ
モリ装置及びその配置を全体的に示す図面である。
モリ装置及びその配置を全体的に示す図面である。
【図７】 図６のバンク選択信号発生回路を示すブロッ
ク図である。
ク図である。
【図８】 図７の第１バンク選択信号発生回路を具体的
に示す回路図である。
に示す回路図である。
【図９】 図７の第２バンク選択信号発生回路を具体的
に示す回路図である。
に示す回路図である。
【図１０】 図７の第３バンク選択信号発生回路を具体
的に示す回路図である。
的に示す回路図である。
【図１１】 図６の半導体メモリ装置の他の配置例を示
す図面である。
す図面である。
【図１２】 図１１の半導体メモリ装置のさらに他の配
置例を示す図面である。
置例を示す図面である。
【図１３】 図２の比較例としてのカラム選択回路とこ
れを含む半導体メモリ装置の一部分を示す図面である。
れを含む半導体メモリ装置の一部分を示す図面である。
１００…半導体メモリ装置 １１４…データラインイコライザ １１６…センスアンプ電源ドライバー １１８，１１９…センスアンプ部 １２０…カラム選択回路 １２２…第１選択部 １２４…第２選択部 １２６…第３選択部
Claims (20)
- 【請求項１】 少なくとも二つ以上のバンクを含むメモ
リブロック内の一つのバンクを選択し、選択されるバン
ク内の複数個のビットライン中で所定のビットラインを
選択して、前記選択されるビットラインのデータをデー
タ入出力ラインに伝達するカラム選択回路を有する半導
体メモリ装置において、 前記カラム選択回路は、 所定のバンクを選択するバンク選択信号に応答して、前
記選択されるバンク内のビットラインを各々の対応する
第１データラインに連結する多数個の第１選択部と、 前記ビットラインのアドレスを示す各々のカラム選択信
号に応答して、前記第１データラインを第２データライ
ンに連結する多数個の第２選択部と、 前記バンク選択信号に応答して前記第２データラインを
データ入出力ラインに連結する第３選択部とを具備し、 前記第２選択部を共有する前記第２データラインは前記
カラム選択信号に応答する少なくとも一つ以上の前記第
１データラインと連結されることを特徴とするカラム選
択回路。 - 【請求項２】 前記カラム選択信号を提供する信号線
は、 前記ビットラインと同じ方向に配置されることを特徴と
する請求項１に記載のカラム選択回路。 - 【請求項３】 前記カラム選択信号は、 前記選択されるバンク内のビットラインを最終的に選択
するようにデコーディングされる信号であることを特徴
とする請求項１に記載のカラム選択回路。 - 【請求項４】 前記バンク選択信号を提供する信号線
は、 前記ビットラインと交差する方向に配置されることを特
徴とする請求項１に記載のカラム選択回路。 - 【請求項５】 前記データ入出力ラインは、 前記多数個のバンクに共有され、少なくとも一つ以上の
カラム選択回路に共有されて前記カラム選択回路内の前
記第３選択部と連結されることを特徴とする請求項１に
記載のカラム選択回路。 - 【請求項６】 前記第１乃至第３選択部の各々は、 NMOSトランジスタであることを特徴とする請求項１に記
載のカラム選択回路。 - 【請求項７】 前記第１選択部を構成する前記NMOSトラ
ンジスタは、前記バンク選択信号がゲートに連結され、
ソースとドレインに前記ビットラインと前記第１データ
ラインが各々連結されることを特徴とする請求項６に記
載のカラム選択回路。 - 【請求項８】 前記第２選択部を構成する前記NMOSトラ
ンジスタは、 前記カラム選択信号がゲートに連結され、ソースとドレ
インに前記第１デートラインと前記第２データラインが
各々連結されることを特徴とする請求項６に記載のカラ
ム選択回路。 - 【請求項９】 前記第３選択部を構成する前記NMOSトラ
ンジスタは、 前記バンク選択信号がゲートに連結され、ソースとドレ
インに前記第２デートラインと前記データ入出力ライン
が各々連結されることを特徴とする請求項６に記載のカ
ラム選択回路。 - 【請求項１０】 データ入出力ラインを共有して行に配
列されるバンクと前記バンクを列方向に分割してカラム
ブロックに配列されるメモリブロックから、前記バンク
中一つのバンクを選択し、前記選択されるバンク内の複
数個のビットライン中で所定のビットラインを選択し
て、前記選択されるビットラインのデータを出力する半
導体メモリ装置において、 前記半導体メモリ装置は前記バンク間に配置され隣接す
る前記バンクに共有されて、前記選択されるビットライ
ンのデータを前記データ入出力ラインに伝達するカラム
選択回路を具備し、 前記カラム選択回路は、 所定の前記バンクを選択するバンク選択信号に応答し
て、前記選択されるバンク内のビットラインを各々の対
応する第１データラインに連結する多数個の第１選択部
と、 前記ビットラインのアドレスを示す各々のカラム選択信
号に応答して、前記第１データラインを第２データライ
ンに連結する多数個の第２選択部と、 前記バンク選択信号に応答して前記第２データラインを
前記データ入出力ラインに連結する第３選択部とを具備
することを特徴とする半導体メモリ装置。 - 【請求項１１】 前記カラム選択信号を提供する信号線
は、 前記ビットラインと同じ方向に配置されて前記カラムブ
ロックに提供されることを特徴とする請求項１０に記載
の半導体メモリ装置。 - 【請求項１２】 前記カラム選択回路は、 前記バンク内のビットラインが偶数番号及び奇数番号の
ビットラインに分れて前記隣接するバンクの偶数番号の
ビットライン及び奇数番号のビットライン中選択される
何れか一つのビットラインに共有されることを特徴とす
る請求項１０に記載の半導体メモリ装置。 - 【請求項１３】 データ入出力ラインを共有する少なく
とも二つ以上のバンクを含むメモリブロック内の一つの
バンクを選択し、選択されるバンク内の複数個のビット
ライン中で所定のビットラインを選択して、前記選択さ
れるビットラインのデータを前記データ入出力ラインに
伝達する半導体メモリ装置の配置方法において、 前記ビットラインのデータをセンシングするビットライ
ンセンスアンプ部と、 所定のバンクを選択するバンク選択信号に応答する第１
選択部を通じて前記ビットラインを第１データラインに
連結し、前記ビットラインのアドレスを示す各々のカラ
ム選択信号に応答する第２選択部を通じて前記第１デー
タラインを第２データラインに連結し、前記バンク選択
信号に応答する第３選択部を通じて前記第２データライ
ンを前記データ入出力ラインに連結するカラム選択回路
と、 前記ビットラインセンスアンプ部の電源電圧を供給する
センスアンプ電源ドライバーと、 前記第２データラインを等化させるデータラインイコラ
イザとを具備し、 前記バンク間の前記ビットラインセンスアンプ領域に前
記第３選択部が配置されることを特徴とする半導体メモ
リ装置の配置方法。 - 【請求項１４】 前記データラインイコライザが前記ビ
ットラインセンスアンプ領域に配置されることを特徴と
する請求項１３に記載の半導体メモリ装置の配置方法。 - 【請求項１５】 前記センスアンプ電源ドライバーが前
記ビットラインセンスアンプ領域に配置されることを特
徴とする請求項１４に記載の半導体メモリ装置の配置方
法。 - 【請求項１６】 前記センスアンプ電源ドライバーが前
記ビットラインセンスアンプ領域に配置されることを特
徴とする請求項１３に記載の半導体メモリ装置の配置方
法。 - 【請求項１７】 独立したグローバルデータ入出力ライ
ンを有するバンクを有し、前記バンクの各々は行及び列
方向に分割されて多数個のサブブロックに配列されるメ
モリブロックを有し、前記バンク中一つのバンクを選択
し前記選択されるバンク内複数個のビットライン中で所
定のビットラインを選択して前記選択されるビットライ
ンのデータを前記グローバルデータ入出力ラインに入出
力する半導体メモリ装置の配置方法において、 前記ビットラインのデータをセンシングするビットライ
ンセンスアンプ部と、 前記センシングされたビットラインデータが伝えられる
ローカルデータラインを前記グローバルデータ入出力ラ
インに連結するスイッチング部と、 前記ローカルデータラインを等化させるデータラインイ
コライザとを具備し、 前記スイッチング部が前記サブブロック間の前記ビット
ラインセンスアンプ領域に配置されることを特徴とする
半導体メモリ装置の配置方法。 - 【請求項１８】 前記データラインイコライザが前記ビ
ットラインセンスアンプ領域に配置されることを特徴と
する請求項１７に記載の半導体メモリ装置の配置方法。 - 【請求項１９】 前記センスアンプ電源ドライバーが前
記ビットラインセンスアンプ領域に配置されることを特
徴とする請求項１８に記載の半導体メモリ装置の配置方
法。 - 【請求項２０】 前記センスアンプ電源ドライバーが前
記ビットラインセンスアンプ領域に配置されることを特
徴とする請求項１７に記載の半導体メモリ装置の配置方
法。
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