KR100266663B1

KR100266663B1 - 다중 입출력 구조의 메모리 회로

Info

Publication number: KR100266663B1
Application number: KR1019980002671A
Authority: KR
Inventors: 이중용; 나준호
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-01-31
Filing date: 1998-01-31
Publication date: 2000-09-15
Also published as: US6088284A; KR19990066606A

Abstract

본 발명은 다중 입출력 구조의 메모리 회로에 관한 것으로, 종래 다중 입출력 구조의 메모리 회로는 8비트 입출력에서 16비트 입출력으로 변환되는 과정에서 두 개의 메모리셀부를 동시에 인에이블시킴으로써, 셀이 동작 전류가 2배로 증가하고 이에 따라 메모리 전체가 불안정해지는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 어드레스신호(ZADDR)를 인가받아 인에이블신호(AZNB),(AZN)를 생성하는 제 1인에이블 제어부와; 어드레스신호(YADDR)를 인가받아 인에이블신호(YSAB),(YSA)를 생성하는 제 2인에이블 제어부와; 상기 인에이블신호(AZNB),(YSAB),(YSA)에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 1뱅크부와; 상기 인에이블신호(AZN),(YSAB),(YSA)에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 2뱅크부와; 퓨즈(FUSE1~FUSE3)의 상태에 따라 각각 독립적인 다수의 버스로 분리가능한 버스와; 출력인에이블신호와 상기 인에이블신호(AZNB),(AZN)를 인가받아 입출력 제어신호를 출력하는 제 1입출력 제한부와; 쓰기 인에이블신호와 상기 인에이블신호(AZNB),(AZN)를 인가받아 입출력 제어신호를 출력하는 제 2입출력 제한부와; 상기 제 1 및 제 2인에이블 제한부의 입출력 제어신호에 따라 상기 버스에 실린 상기 제 1뱅크부의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실어 제 1뱅크부에 저장될 수 있도록 하는 제 1입출력부와; 상기 제 1 및 제 2인에이블 제한부의 입출력 제어신호에 따라 상기 버스에 실린 상기 제 2뱅크부의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실어 제 2뱅크부에 저장될 수 있도록 하는 제 2입출력부로 구성하여 퓨즈의 옵션에 따라 8비트, 16비트, 32비트의 데이터를 입출력할 수 있으며, 8비트와 16비트의 데이터 입출력시에는 하나의 뱅크만을 사용하여 소비전력을 절감하며, 전체회로의 안정성을 향상시키는 효과가 있다.

Description

다중 입출력 구조의 메모리 회로

본 발명은 다중 입출력 구조의 메모리 회로에 관한 것으로, 특히 퓨즈를 사용하여 8비트, 16비트, 32비트의 입출력 전환이 용이하며, 메모리의 특정 셀 블록만을 선택적으로 구동하여 소비전력을 절감하는데 적당하도록 한 다중 입출력 구조의 메모리 회로에 관한 것이다.

일반적으로, 종래의 메모리 회로는 데이터 저장의 실체인 메모리셀 집합을 8비트의 입출력이 가능한 단위 블록으로 구분하여 제조하고, 인에이블신호에 따라 하나의 단위 블록, 또는 다수의 단위 블록을 인에이블시켜 전체 메모리의 입출력을 8, 16, 32비트로 확장 시켰으며, 이와 같은 종래 다중 입출력 구조의 메모리 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 다중 입출력 구조의 메모리 회로도로서, 이에 도시한 바와 같이 인에이블신호(ZDEC0)에 따라 어드레스신호를 디코딩하고, 그 디코딩된 어드레스에 해당하는 메모리셀을 인에이블시켜 8비트의 데이터가 입출력되도록 하는 제 1뱅크부(100)와; 인에이블신호(ZDEC1)에 따라 어드레스신호를 디코딩하고, 그 디코딩된 어드레스에 해당하는 메모리셀을 인에이블시켜 8비트으 데이터가 입출력되도록 하는 제 2뱅크부(200)와; 상기 제 1뱅크부(100)로 부터 출력된 데이터를 버스(BUS1)를 통해 인가받아 외부로 출력하거나, 외부의 데이터를 버스(BUS1)에 실어 제 1뱅크부(100)에 저장하도록 하는 제 1입출력부(300)와; 상기 제 2뱅크부(100)로 부터 출력된 데이터를 버스(BUS2)를 통해 인가받아 외부로 출력하거나, 외부의 데이터를 버스(BUS2)에 실어 제 2뱅크부(100)에 저장하도록 하는 제 2입출력부(400)로 구성된다.

상기 제 1뱅크부(100)는 인에이블신호(ZDEC0)에 따라 입력되는 어드레스를 디코딩하는 제 1디코더(110)와; 상기 제 1디코더(110)의 디코딩된 어드레스 신호를 인가받아 제 1메모리셀부(130)의 특정 워드라인을 구동하는 제 1워드라인 구동부(120)와; 상기 인에이블신호(ZDEC0)에 따라 발생하는 제 1센스앰프 구동부(140)의 구동신호에 따라 인에이블되어 상기 제 1메모리셀부(130)로부터 출력되는 데이터 또는 제 1메모리셀부(130)에 저장할 데이터를 소정 크기로 증폭하는 제 1센스앰프(160)와; 상기 인에이블신호(ZDEC0)에 따라 발생하는 제 1입출력 제어부(150)의 제어신호에 따라 상기 제 1센스앰프(160)를 통해 증폭된 상기 제 1메모리셀부(130)의 출력데이터를 버스(BUS1)로 출력하거나, 버스(BUS1)에 실린 데이터를 제 1센스앰프(160)로 출력하는 제 1입출력 구동부(170)로 구성된다.

상기 제 2뱅크부(200)는 제 2디코더(210), 제 2워드라인 구동부(220), 제 2메모리셀부(230), 제 2센스앰프 구동부(240), 제 2센스앰프(260), 제 2입출력 제어부(250), 제 2입출력 구동부(260)를 구비하여 상기 제 1뱅크부(100)와 동일한 구성을 갖는다.

이하, 상기와 같이 구성된 종래 다중 입출력의 메모리 회로의 동작을 설명한다.

먼저, 8비트의 입출력을 구현하는 경우에는 인에이블신호(ZDEC0)가 고전위로, 인에이블신호(ZDEC1)이 저전위로 인가된다. 이와 같은 상태는 예일뿐 이와 반대일 수도 있다.

상기와 같이 고전위의 인에이블신호(ZDEC0)를 인가받은 제 1디코더(110)는 인에이블되어 어드레스 신호를 디코딩하여 출력한다. 이때 저전위의 인에이블신호(ZDEC1)를 인가받은 제 2디코더(210)는 디스에이블되어 동작하지 않는다.

그 다음, 상기 제 1디코더(110)의 디코딩된 어드레스 신호를 인가받은 제 1워드라인 구동부(120)는 그 제 1메모리셀부(130)의 특정 워드라인을 구동하며, 고전위의 인에이블신호(ZDEC0)를 인가받은 제 1센스앰프 구동부(140)와 제 1입출력 제어부(150)는 인에이블되어, 제 1센스앰프(160)와 제 1입출력 제어부(170)를 동작시켜, 상기 제 1메모리셀부(130)의 데이터가 버스(BUS1)로 출력되거나, 버스(BUS1)의 데이터가 제 1메모리셀부(130)에 저장될 수 있도록 한다.

이때, 제 2워드라인 구동부(220)는 입력되는 디코딩된 어드레스신호가 없으므로 제 2메모리셀부(230)의 워드라인을 구동하지 않으며, 저전위의 인에이블신호(ZDEC1)를 인가받은 제 2센스앰프 구동부(240)와 제 2입출력 제어부(250)를 디스에이블시켜 제 2센스앰프(260)와 제 2입출력 구동부(270)를 동작시키지 않게 되어, 제 1뱅크부(200)에 입출력되는 데이터는 없다.

이와 같은 동작으로 제 1뱅크부(100)의 8비트 출력 데이터가 버스(BUS1)에 실리면, 이는 제 1입출력부(300)를 통해 외부로 출력된다.

이와 같은 과정에서 다시 메모리의 입출력을 16비트로 증가시키기 위해서는 상기 저전위로 인가되었던 인에이블신호(ZDEC1)를 고전위로 인가하여 제 2뱅크부(200)의 제 2메모리셀부(230)에 저장된 데이터를 읽거나, 외부의 데이터를 제 2메모리셀부(230)에 쓰게된다.

이와 같이 16비트 입출력시에는 각각 8비트씩의 데이터를 입출력할 수 있는 제 1뱅크부(100)와 제 2뱅크부(200)를 모두 인에이블시키고, 제 1 및 제 2뱅크부(100),(200)에 구비된 제 1 및 제 2메모리셀부(130),(230)의 데이터를 버스(BUS1),(BUS2)와 제 1 및 제 2입출력부(300),(400)을 통해 외부로 출력하거나, 제 1 및 제 2입출력부(300),(400)를 통해 버스(BUS)에 실린 외부의 데이터를 제 1 및 제 2메모리셀부(130),(230)에 저장하게 된다.

그러나, 상기와 같은 종래 다중 입출력 구조의 메모리 회로는 8비트 입출력에서 16비트 입출력으로 변환되는 과정에서 두 개의 메모리셀부를 동시에 인에이블시킴으로써, 셀이 동작 전류가 2배로 증가하고 이에 따라 메모리 전체가 불안정해지는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 입출력의 비트수가 증가하여도 안정된 동작을 하는 다중 입출력 구조의 메모리 회로를 제공함에 그 목적이 있다.

도1은 종래 다중 입출력 구조의 메모리 회로도.

도2는 본 발명 다중 입출력 구조의 메모리 회로도.

도3은 도2에 있어서, 제 2인에이블 제어부의 내부 회로도.

도4는 도2에 있어서, 제 1인에이블 제어부의 내부 회로도.

***도면의 주요 부분에 대한 부호의 설명***

100:제 1뱅크부 200:제 2뱅크부

300:제 1입출력부 400:제 2입출력부

500:제 2인에이블 제어부 600:제 1인에이블 제어부

700:제 1입출력 제한부 800:제 2입출력 제한부

110:제 1디코더 120:제 1워드라인 구동부

130:제 1메모리셀부 150:제 1센스앰프 구동부

160:제 1입출력 제어부 170:제 1입출력 구동부

180:제 2입출력 구동부 210:제 2디코더

220:제 2워드라인 구동부 230:제 2메모리셀부

250:제 2센스앰프 구동부 260:제 2입출력 제어부

270:제 3입출력 구동부 280:제 4입출력 구동부

310:제 1센스앰프 입출력부 320:제 2센스앰프 입출력부

410:제 3센스앰프 입출력부 420:제 4센스앰프 입출력부

710:제 1선택부 720:제 2선택부

810:제 3선택부 820:제 4선택부

S/A1 내지 S/A4:제 1 내지 제 4센스앰프

상기와 같은 목적은 Z어드레스신호를 인가받아 제 1 및 제 2인에이블신호를 생성하는 제 1인에이블 제어부와; Y어드레스신호를 인가받아 제 3 및 제 4인에이블신호를 생성하는 제 2인에이블 제어부와; 상기 제 1, 제 3 및 제 4인에이블신호에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 1뱅크부와; 상기 제 2, 제 3 및 제 4인에이블신호에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 2뱅크부와; 다수의 퓨즈의 상태에 따라 각각 독립적인 다수의 버스로 분리가능한 버스와; 출력인에이블신호와 상기 제 1 및 제 2인에이블신호를 인가받아 입출력 제어신호를 출력하는 제 1입출력 제한부와; 쓰기 인에이블신호와 제 1 및 제 2상기 인에이블신호를 인가받아 입출력 제어신호를 출력하는 제 2입출력 제한부와; 상기 제 1 및 제 2인에이블 제한부의 입출력 제어신호에 따라 상기 버스에 실린 상기 제 1뱅크부의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실어 제 1뱅크부에 저장될 수 있도록 하는 제 1입출력부와; 상기 제 1 및 제 2인에이블 제한부의 입출력 제어신호에 따라 상기 버스에 실린 상기 제 2뱅크부의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실어 제 2뱅크부에 저장될 수 있도록 하는 제 2입출력부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 다중 입출력 구조의 메모리 회로도로서, 이에 도시한 바와 같이 어드레스신호(ZADDR)를 인가받아 인에이블신호(AZNB),(AZN)를 생성하는 제 1인에이블 제어부(600)와; 어드레스신호(YADDR)를 인가받아 인에이블신호(YSAB),(YSA)를 생성하는 제 2인에이블 제어부(500)와; 상기 제 1인에이블 제어부(600)와 제 2인에이블 제어부(500)의 인에이블신호(AZNB),(YSAB),(YSA)에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 1뱅크부(100)와; 상기 제 1인에이블 제어부(600)와 제 2인에이블 제어부(500)의 인에이블신호(AZN),(YSAB),(YSA)에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 2뱅크부(200)와; 퓨즈(FUSE1~FUSE3)의 상태에 따라 8비트에서 32비트 까지의 데이터를 실을 수 있는 버스(BUS)와; 출력인에이블신호(OE)와 상기 제 1인에이블 제어부(600)의 인에이블신호(AZNB),(AZN)를 인가받아 입출력 제어신호를 출력하는 제 1입출력 제한부(700)와; 쓰기 인에이블신호(WE)와 상기 제 1인에이블 제어부(600)의 인에이블신호(AZNB),(AZN)를 인가받아 입출력 제어신호를 출력하는 제 2입출력 제한부(800)와; 상기 제 1 및 제 2인에이블 제한부(700),(800)의 입출력 제어신호에 따라 상기 버스(BUS)에 실린 상기 제 1뱅크부(100)의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스(BUS)에 실어 제 1뱅크부(100)에 저장될 수 있도록 하는 제 1입출력부(300)와; 상기 제 1 및 제 2인에이블 제한부(700),(800)의 입출력 제어신호에 따라 상기 버스(BUS)에 실린 상기 제 2뱅크부(200)의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스(BUS)에 실어 제 2뱅크부(200)에 저장될 수 있도록 하는 제 2입출력부(400)로 구성된다.

상기 제 1뱅크부(100)는 인에이블신호(AZNB)에 따라 어드레스신호를 디코딩하는 제 1디코더(110)와; 상기 제 1디코더(110)에서 디코딩된 어드레스신호에 따라 제 1메모리셀부(130)에 구비된 워드라인을 선택적으로 구동하는 제 1워드라인 구동부(120)와; 상기 인에이블신호(YSAB),(YSA)를 인가받아 센스앰프 구동신호(SAE1),(SAE2)를 출력하는 제 1센스앰프 구동부(150)와; 상기 인에이블신호(YSAB),(YSA)를 인가받아 입출력 제어신호(WDC1),(WCD2)를 출력하는 제 1입출력제어부(160)와: 상기 제 1센스앰프 구동부(150)의 센스앰프 구동신호(SAE1)에 따라 상기 제 1메모리셀부(130)의 8비트 출력데이터를 증폭하여 출력하거나, 외부로 부터 인가되는 8비트 데이터를 증폭하여 제 1메모리셀부(130)로 인가하는 제 1센스앰프(S/A1)와; 상기 제 1센스앰프 구동부(150)의 센스앰프 구동신호(SAE2)에 따라 상기 제 1메모리셀부(130)의 8비트 출력데이터를 증폭하여 출력하거나, 외부로 부터 인가되는 8비트 데이터를 증폭하여 제 1메모리셀부(130)로 인가하는 제 2센스앰프(S/A2)와; 각각 상기 제 1입출력제어부(160)의 입출력 제어신호(WCD1),(WCD2)를 인가받아 제 1센스앰프(S/A1)와 제 2센스앰프(S/A2)에서 증폭된 데이터를 버스(BUS)로 출력하거나, 버스에 실린 데이터를 제 1 및 제 2센스앰프(S/A1)(S/A2)로 인가하는 제 1 및 제 2입출력구동부(170),(180)로 구성된다.

상기 제 2뱅크부(200)는 제 2디코더(210), 제 2워드라인 구동부(220), 제 2메모리셀부(230), 제 2센스앰프 구동부(250), 제 2입출력 제어부(260), 제 3센스앰프(S/A3), 제 4센스앰프(S/A4), 제 3 및 제 4입출력구동부(270),(280)를 구비하여 상기 제 1뱅크부(100)와 동일하게 구성된다.

상기 버스(BUS)는 퓨즈(FUSE1,FUSE2,FUSE3)에 의해 분리 가능하며, 퓨즈가 커팅되면, 상기 제 1 내지 제 4센스앰프(S/A1~S/A4)의 8비트 데이터를 실는 4개의 버스로 분리되도록 구성한다.

상기 제 1입출력부(300)는 상기 제 1입출력 제한부(700)와 제 2입출력 제한부(800)의 제어신호에 따라 상기 제 1센스앰프(S/A1)를 통해 버스(BUS)에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스(BUS)에 실는 제 1센스앰프 입출력부(310)와; 상기 제 1입출력 제한부(700)와 제 2입출력 제한부(800)의 제어신호를 선택적으로 인가받아 상기 제 2센스앰프(S/A1)를 통해 버스(BUS)에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스(BUS)에 실는 제 2센스앰프 입출력부(320)로 구성된다.

상기 제 2입출력부(400)는 상기 제 1입출력 제한부(700)와 제 2입출력 제한부(800)의 제어신호에 따라 상기 제 3센스앰프(S/A3)를 통해 버스(BUS)에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스(BUS)에 실는 제 3센스앰프 입출력부(410)와; 상기 제 1입출력 제한부(700)와 제 2입출력 제한부(800)의 제어신호에 따라 상기 제 4센스앰프(S/A4)를 통해 버스(BUS)에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스(BUS)에 실는 제 4센스앰프 입출력부(420)로 구성된다.

상기 제 1입출력 제한부(700)는 출력 인에이블신호(OE)에 따라 상기 인에이블신호(AZNB)를 상기 제 1센스앰프 입출력부(310)로 출력하는 제 1선택부(710)와; 상기 제 1선택부(710)의 출력인 인에이블신호(AZNB)를 상기 제 2센스앰프 입출력부(320)로 인가제어하는 스위치(S1)와; 그 상태에 따라 상기 제 2센스앰프 입출력부(320)에 접지전압 또는 상기 인에이블신호(AZNB)를 인가제어하는 퓨즈(FUSE4)와; 상기 출력 인에이블신호(OE)에 따라 인에이블신호(AZN)를 상기 제 3 및 제 4센스앰프 입출력부(410),(420)로 인가제어하는 제 2선택부(720)로 구성된다.

상기 제 2입출력 제한부(800)는 쓰기 인에이블신호(WE)에 따라 상기 인에이블신호(AZNB)를 상기 제 1센스앰프 입출력부(310)로 출력하는 제 3선택부(710)와; 상기 제 3선택부(710)의 출력인 인에이블신호(AZNB)를 상기 제 2센스앰프 입출력부(320)로 인가제어하는 스위치(S2)와; 그 상태에 따라 상기 제 2센스앰프 입출력부(320)에 접지전압 또는 상기 인에이블신호(AZNB)를 인가제어하는 퓨즈(FUSE5)와; 상기 쓰기 인에이블신호(WE)에 따라 인에이블신호(AZN)를 상기 제 3 및 제 4센스앰프 입출력부(410),(420)로 인가제어하는 제 4선택부(720)로 구성된다.

도3은 상기 제 2인에이블 제어부(500)의 회로도로서, 이에 도시한 바와 같이 어드레스신호(YADDR)를 지연하여 인에이블신호(YSA)를 출력하는 직렬접속된 인버터(INV1),(INV2)와; 상기 인버터(INV1)의 출력신호를 퓨즈(FUSE6)를 통해 인가받아 지연하여 인에이블신호(YSAB)를 출력하는 직렬접속된 인버터(INV3),(INV4)와; 상기 퓨즈(FUSE6)가 커팅 되었을 때, 상기 어드레스신호(YADDR)를 상기 인버터(INV3)인가하는 스위치(S3)로 구성된다.

도4는 상기 제 1인에이블 제어부(600)의 회로도로서, 이에 도시한 바와 같이 어드레스신호(ZADDR)를 지연하여 인에이블신호(AZN)를 출력하는 직렬접속된 인버터(INV5),(INV6)와; 상기 인버터(INV5)의 출력신호를 퓨즈(FUSE7)를 통해 인가받아 지연하여 인에이블신호(AZNB)를 출력하는 직렬접속된 인버터(INV7),(INV8)와; 상기 퓨즈(FUSE7)가 커팅되었을 때, 상기 어드레스신호(ZADDR)를 인버터(INV7)의 입력단에 인가하는 스위치(S4)로 구성된다.

이하, 상기와 같이 구성된 본 발명 다중 입출력 구조의 메모리 회로의 동작을 설명한다.

먼저, 8비트 데이터를 입출력하는 경우, 사용자는 버스(BUS)를 4등분 할 수 있는 퓨즈(FUSE1~FUSE3)를 커팅하지 않은 상태로 두고, 제 1입출력 제한부(700)와 제 2입출력 제한부(800) 각각에 구비된 스위치(S1,S2)를 열어둔 상태로 동작을 시작한다.

상기 어드레스신호(ZADDR)를 인버터(INV5,INV7,INV8)를 통해 반전한 인에이블신호(AZNB)에 의해 제 1뱅크부(100)의 제 1디코더(110)는 인에이블되어 어드레스신호를 디코딩하며, 어드레스신호(ZADDR)를 인버터(INV5,INV6)을 통해 지연한 인에이블신호(AZN)에 의해 제 2뱅크부(200)의 제 2디코더(210)는 디스에이블되어, 어드레스신호를 디코딩하지 않는다.

이와 같은 동작에 따라 제 1워드라인 구동부(120)는 제 1메모리셀부(130)의 워드라인을 구동하며, 제 2워드라인 구동부(220)는 동작되지 않는다.

그리고, 상기 제 2인에이블 제어부(500)는 어드레스신호(YADDR)를 입력받아 인에이블신호(YSAB),(YSA)를 생성하여 출력하며, 이는 제 1센스앰프 구동부(150)에 입력되어 각각 센스앰프 구동신호(SAE1,SAE2)로 하여 제 1센스앰프(S/A1)와 제 2센스앰프(S/A2)에 각각 입력된다. 이에 따라 제 1센스앰프(S/A1)는 구동되며, 제 2센스앰프(S/A2)는 구동되지 않는다. 이와 같은 동작에 의해 제 1입출력 제어부(160)의 제어를 받은 제 1입출력 구동부(170)는 구동되고, 제 2입출력 구동부(180)는 구동되지 않아 제 1센스앰프(S/A1)를 통해 증폭된 제 1메모리셀부(130)의 8비트 데이터가 버스(BUS)에 실리게 된다.

이때, 제 1선택부(710)로 부터 인에이블신호(AZNB)를 인가받은 제 1입출력부(300)의 제 1센스앰프 입출력부(310)만이 구동되어, 상기 버스(BUS)에 실린 제 1메모리셀부(130)의 8비트 데이터를 외부로 출력하게 된다. 이와 같은 과정을 메모리의 읽기동작이며, 쓰기 동작시에는 제 2입출력 제한부(810)의 제 3선택부(810)를 통해 인에이블신호(AZNB)를 인가받은 제 1센스앰프 입출력부(310)에 의해 외부의 데이터가 버스(BUS)에 실리게 되며, 이는 제 1입출력 구동부(170)와 제 1센스앰프(S/A1)를 통해 제 1메모리셀부(130)에 저장된다.

이와 같이 8비트의 입출력을 하는 경우에는 제 1센스앰프(S/A1), 제 1입출력 구동부(170), 제 1센스앰프 입출력부(310)를 통해서만 데이터가 입출력된다.

그 다음, 상기와 같은 구성의 본 발명 다중 입출력 구조의 메모리가 16비트의 데이터를 입출력하기 위해서는 제 2인에이블 제어부(500)의 퓨즈(F6)를 커팅하고, 스위치(S3)을 닫아 인에이블신호(YSAB),(YSA)가 동일한 값으로 출력되게 하며, 버스(BUS)의 퓨즈(FUSE1)를 커팅하여 그 버스(BUS)를 두 개의 버스로 분할한다. 또한, 제 1입출력 제한부(700)와 제 2입출력 제한부(800)에 구비된 퓨즈(FUSE4),(FUSE5)를 모두 커팅하며, 스위치(S1,S2)를 모두 닫는다.

상기와 같은 상태에서 상기 어드레스신호(YADDR)를 인가받은 제 2인에이블 제어부(500)는 동일한 인에이블신호(YSAB),(YSA)를 출력하며, 이를 인가받은 제 1센스앰프 구동부(150)는 센스앰프 제어신호(SAE1,SAE2)를 동일한 값으로 출력하여 제 1 및 제 2센스앰프(S/A1),(S/A2)를 모두 구동시킨다. 이와 같은 과정으로 상기 제 1입출력 구동부(170)와 제 2입출력 구동부(180)는 모두 구동되어, 상기 제 1메모리셀부(130)의 데이터를 각각 8비트씩 두 개의 분할된 버스에 실을 수 있게된다.

이와 같이 퓨즈(FUSE1)의 커팅에 의해 두 개로 분할된 버스에 각각 8비트씩 실린, 즉 16비트의 데이터는 제 1입출력 제한부(700)의 제 1선택부(710)를 통해 인에이블신호(AZNB)를 인가받은 제 1센스앰프 입출력부(310)와 제 2센스앰프 입출력부(320)의 동작에 의해 외부로 출력되며, 쓰기 동작을 할 때는 제 2입출력 제한부(800)의 제 3선택부(810)를 통해 인에이블신호(AZNB)를 인가받아 동작하는 제 1 및 제 2센스앰프 입출력부(310),(320)의 동작에 의해 상기 퓨즈(FUSE1)의 커팅으로 분할된 버스(BUS)에 각각 외부의 8비트 데이터가 실리게 되며, 이는 각각 제 1 및 제 2입출력 구동부(170),(180)와 제 1 및 제 2센스앰프(S/A1),(S/A2)를 통해 제 1메모리셀부(130)에 저장된다.

이와 같이 퓨즈의 옵션에 따라 인에이블신호(YSA)의 값을 변환하고, 버스를 두 개로 분할하여 16비트의 데이터를 용이하게 메모리셀부(130)에 입출력시킬수 있게 된다.

그 다음, 32비트의 데이터를 입출력시키는 경우에는 상기 16비트의 데이터 입출력시의 퓨즈옵션에 다른 퓨즈옵션을 추가한다. 즉, 퓨즈(FUSE2),(FUSE3)를 커팅하여 상기 버스(BUS)를 총 4개의 독립적인 버스로 분할한다. 그리고, 상기 제 1인에이블 제어부(600)의 퓨즈(FUSE7)를 커팅하고, 스위치(S4)를 닫아 인에이블신호(AZNB)와 인에이블신호(AZN)이 동일한 값이되게 한다.

이와 같은 상태에서는 상기 제 2뱅크부(200)의 제 2디코더(210)도 구동되며, 이로 인해 제 2메모리셀부(230)의 데이터는 각각 8비트씩 증폭하여 출력하는 제 3 및 제 4센스앰프(S/A3),(S/A4)와, 입출력을 제한하는 제 3 및 제 4입출력 구동부(270),(280)를 통해 상기 퓨즈(FUSE2),(FUSE3)의 커팅에 의해 분할된 두 개의 독립적인 버스에 각각 실리게 된다.

이때, 제 1뱅크부(100)는 상기 설명한 16비트 입출력동작과 동일하게 상기 제 2메모리셀부(230)의 데이터가 실린 버스와는 다른 상호 독립적인 두 개의 버스에 각각 실리게 된다.

상기 제 1입출력제한부(700)의 제 1선택부(710)와 제 2선택부(720)는 동일한 값의 인에이블신호(AZNB),(AZN)를 출력하므로, 이를 인가받은 제 1 내지 제 4센스앰프 입출력부(310,320),(410,420)는 구동되어, 상기 4개로 분할된 버스 각각에 실린 데이터를 모두 외부로 출력하게 된다.

상기한 바와 같이 본 발명 다중 입출력 구조의 메모리는 퓨즈의 옵션에 따라 8비트, 16비트, 32비트의 데이터를 입출력할 수 있으며, 8비트와 16비트의 데이터 입출력시에는 하나의 뱅크만을 사용하여 소비전력을 절감하며, 전체회로의 안정성을 향상시키는 효과가 있다.

Claims

어드레스신호(ZADDR)를 인가받아 인에이블신호(AZNB),(AZN)를 생성하는 제 1인에이블 제어부와; 어드레스신호(YADDR)를 인가받아 인에이블신호(YSAB),(YSA)를 생성하는 제 2인에이블 제어부와; 상기 인에이블신호(AZNB),(YSAB),(YSA)에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 1뱅크부와; 상기 인에이블신호(AZN),(YSAB),(YSA)에 따라 저장된 8비트 또는 16비트의 출력데이터를 출력하거나, 외부로 부터 8비트 또는 16비트의 출력데이터를 입력받아 저장하는 제 2뱅크부와; 퓨즈(FUSE1~FUSE3)의 상태에 따라 각각 독립적인 다수의 버스로 분리가능한 버스와; 출력인에이블신호와 상기 인에이블신호(AZNB),(AZN)를 인가받아 입출력 제어신호를 출력하는 제 1입출력 제한부와; 쓰기 인에이블신호와 상기 인에이블신호(AZNB),(AZN)를 인가받아 입출력 제어신호를 출력하는 제 2입출력 제한부와; 상기 제 1 및 제 2인에이블 제한부의 입출력 제어신호에 따라 상기 버스에 실린 상기 제 1뱅크부의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실어 제 1뱅크부에 저장될 수 있도록 하는 제 1입출력부와; 상기 제 1 및 제 2인에이블 제한부의 입출력 제어신호에 따라 상기 버스에 실린 상기 제 2뱅크부의 출력데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실어 제 2뱅크부에 저장될 수 있도록 하는 제 2입출력부로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 1뱅크부는 인에이블신호(AZNB)에 따라 어드레스신호를 디코딩하는 디코더와; 상기 디코더에서 디코딩된 어드레스신호에 따라 메모리셀부에 구비된 워드라인을 선택적으로 구동하는 워드라인 구동부와; 상기 인에이블신호(YSAB),(YSA)를 인가받아 센스앰프 구동신호(SAE1),(SAE2)를 출력하는 센스앰프 구동부와; 상기 인에이블신호(YSAB),(YSA)를 인가받아 입출력 제어신호(WDC1),(WCD2)를 출력하는 제 1입출력제어부와: 상기 센스앰프 구동부의 센스앰프 구동신호(SAE1)에 따라 상기 메모리셀부의 8비트 출력데이터를 증폭하여 출력하거나, 외부로 부터 인가되는 8비트 데이터를 증폭하여 메모리셀부로 인가하는 제 1센스앰프와; 상기 센스앰프 구동부의 센스앰프 구동신호(SAE2)에 따라 상기 제 1메모리셀부의 8비트 출력데이터를 증폭하여 출력하거나, 외부로 부터 인가되는 8비트 데이터를 증폭하여 메모리셀부로 인가하는 제 2센스앰프와; 각각 상기 입출력제어부의 입출력 제어신호(WCD1),(WCD2)를 인가받아 제 1센스앰프와 제 2센스앰프에서 증폭된 데이터를 버스(BUS)로 출력하거나, 버스에 실린 데이터를 제 1 및 제 2센스앰프로 인가하는 제 1 및 제 2입출력구동부로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 2뱅크부는 인에이블신호(AZN)에 따라 어드레스신호를 디코딩하는 디코더와; 상기 디코더에서 디코딩된 어드레스신호에 따라 메모리셀부에 구비된 워드라인을 선택적으로 구동하는 워드라인 구동부와; 상기 인에이블신호(YSAB),(YSA)를 인가받아 센스앰프 구동신호(SAE1),(SAE2)를 출력하는 센스앰프 구동부와; 상기 인에이블신호(YSAB),(YSA)를 인가받아 입출력 제어신호(WDC1),(WCD2)를 출력하는 제 1입출력제어부와: 상기 센스앰프 구동부의 센스앰프 구동신호(SAE1)에 따라 상기 메모리셀부의 8비트 출력데이터를 증폭하여 출력하거나, 외부로 부터 인가되는 8비트 데이터를 증폭하여 메모리셀부로 인가하는 제 1센스앰프와; 상기 센스앰프 구동부의 센스앰프 구동신호(SAE2)에 따라 상기 제 1메모리셀부의 8비트 출력데이터를 증폭하여 출력하거나, 외부로 부터 인가되는 8비트 데이터를 증폭하여 메모리셀부로 인가하는 제 2센스앰프와; 각각 상기 입출력제어부의 입출력 제어신호(WCD1),(WCD2)를 인가받아 제 1센스앰프와 제 2센스앰프에서 증폭된 데이터를 버스(BUS)로 출력하거나, 버스에 실린 데이터를 제 1 및 제 2센스앰프로 인가하는 제 1 및 제 2입출력구동부로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 버스는 다수의 퓨즈(FUSE1,FUSE2,FUSE3)에 의해 분리 가능하며, 퓨즈가 커팅되면 상기 제 1뱅크부와 제 2뱅크부의 8비트 데이터를 실는 4개의 버스로 분리되도록 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 1입출력부는 상기 제 1입출력 제한부와 제 2입출력 제한부의 제어신호에 따라 상기 제 1뱅크부의 제 1센스앰프를 통해 버스에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실는 제 1센스앰프 입출력부와; 상기 제 1입출력 제한부와 제 2입출력 제한부의 제어신호를 선택적으로 인가받아 상기 제 1뱅크부의 제 2센스앰프를 통해 버스에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실는 제 2센스앰프 입출력부로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 2입출력부는 상기 제 1입출력 제한부와 제 2입출력 제한부의 제어신호에 따라 상기 제 2뱅크부의 제 1센스앰프를 통해 버스에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실는 제 1센스앰프 입출력부와; 상기 제 1입출력 제한부와 제 2입출력 제한부의 제어신호에 따라 상기 제 2뱅크부의 제 2센스앰프를 통해 버스에 인가된 데이터를 외부로 출력하거나, 외부의 데이터를 버스에 실는 제 2센스앰프 입출력부로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 1입출력 제한부는 출력 인에이블신호에 따라 상기 인에이블신호(AZNB)를 상기 제 1센스앰프 입출력부로 출력하는 제 1선택부와; 상기 제 1선택부의 출력인 인에이블신호(AZNB)를 상기 제 2센스앰프 입출력부로 인가제어하는 스위치와; 그 상태에 따라 상기 제 2센스앰프 입출력부에 접지전압 또는 상기 인에이블신호(AZNB)를 인가제어하는 퓨즈와; 상기 출력 인에이블신호에 따라 인에이블신호(AZN)를 제 2입출력부에 인가제어하는 제 2선택부로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 2입출력 제한부는 쓰기 인에이블신호에 따라 상기 인에이블신호(AZNB)를 상기 제 1센스앰프 입출력부로 출력하는 제 1선택부와; 상기 제 1선택부의 출력인 인에이블신호(AZNB)를 상기 제 2센스앰프 입출력부로 인가제어하는 스위치와; 그 상태에 따라 상기 제 2센스앰프 입출력부에 접지전압 또는 상기 인에이블신호(AZNB)를 인가제어하는 퓨즈와; 상기 쓰기 인에이블신호에 따라 인에이블신호(AZN)를 상기 제 2입출력부로 인가제어하는 제 2선택부로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 2인에이블 제어부는 어드레스신호(YADDR)를 지연하여 인에이블신호(YSA)를 출력하는 직렬접속된 제 1 및 제 2인버터와; 상기 제 1인버터의 출력신호를 퓨즈를 통해 인가받아 지연하여 인에이블신호(YSAB)를 출력하는 직렬접속된 제 3 및 제 4인버터와; 상기 퓨즈가 커팅 되었을 때, 상기 어드레스신호(YADDR)를 제 3인버터의 입력단에 인가하는 스위치로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.
제 1항에 있어서, 상기 제 1인에이블 제어부는 어드레스신호(ZADDR)를 지연하여 인에이블신호(AZN)를 출력하는 직렬접속된 제 1 및 제 2인버터와; 상기 제 1인버터의 출력신호를 퓨즈를 통해 인가받아 지연하여 인에이블신호(AZNB)를 출력하는 직렬접속된 제 3 및 제 4인버터와; 상기 퓨즈가 커팅되었을 때, 상기 어드레스신호를 제 3인버터의 입력단에 인가하는 스위치로 구성하여 된 것을 특징으로 하는 다중 입출력 구조의 메모리 회로.