JPH07296579A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07296579A
JPH07296579A JP6091399A JP9139994A JPH07296579A JP H07296579 A JPH07296579 A JP H07296579A JP 6091399 A JP6091399 A JP 6091399A JP 9139994 A JP9139994 A JP 9139994A JP H07296579 A JPH07296579 A JP H07296579A
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memory
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Isao Tanaka
功 田中
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【目的】 連続するメモリ領域に対する読みだし時にお
けるメモリへのアクセス回数低減を可能とし、低消費電
力化を実現する。 【構成】 連続して読みだされるワード数をフラグレジ
スタ106に格納する。このフラグとサイクルカウンタ
107の値にしたがって、制御回路108により行デコ
ーダ105、センスアンプ回路102を読みだしワード
数と同じサイクル期間、同一の活性化状態に保持する。
この期間中は読みだされた領域のデータはビット線上に
保持されることとなる。保持されたデータを出力制御回
路109によって順次出力することによって、連続する
領域の読み出しを実現する。このため、メモリ本体への
アクセス回数が低減され低消費電力化が実現される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、連続するメモリ領域へ
のアクセスを要求される半導体記憶装置に関するもので
ある。
【0002】
【従来の技術】近年、データ処理の高速化への要求と共
に、メモリアクセス時の低消費電力化への要求が高まっ
てきている。しかしながら、メモリの高速性を維持しな
がら低消費電力化を実現することは容易でない。そこ
で、連続するメモリ領域をアクセスする場合には、連続
して読みだすデータを同時にアクセスした上でこれを順
次出力することによってメモリ本体へのアクセス回数を
低減しメモリの高速化と低消費電力化を図った半導体記
憶装置が考案されている。
【0003】以下図面を参照しながら、その半導体記憶
装置の一例について説明する。図3は 従来の半導体記
憶装置の概略構成図を示すものであり、図4は従来例に
おけるタイミング図である。図3において、100はデ
ータを記憶するメモリセル101をM×N個マトリックス
状に配置したメモリアレイであり、それぞれのメモリセ
ルにはデータを読み出すビット線対BLと、データの出力
を制御するワード線WLが接続されている。302a〜3
02dはビット線のデータを受け増幅するセンスアンプ
回路である。また、310a〜310dはセンスアンプに
より増幅されたデータを格納するラッチ回路であり、そ
の出力はそれぞれカラムセレクタ303a〜303dに入
力され、その出力部には外部への出力のために出力回路
304が接続されている。308は行デコーダ、センス
アンプ回路、ラッチ回路を制御する制御回路、109は
カラムセレクタを制御する出力制御回路である。また、
106は連続して読みだすデータの数を示す連続読みだ
しフラグを格納するフラグレジスタであり、107はフ
ラグレジスタの値を参照しクロックに同期してカウント
アップするサイクルカウンタである。以上のように構成
された半導体記憶装置について、以下その動作について
カラム数(N)が4であり連続する3アドレスのデータ
を読みだす場合を想定して説明する。
【0004】時刻T1において連続メモリ領域に対するア
クセス命令が発行され、開始アドレス情報に従ってワー
ド線WLが選択され活性化される。この時同時に、連続
する3アドレスのデータを読みだすことがフラグレジス
タ106中に書き込まれ、サイクルカウンタ107がク
リアされる。活性化したワード線に接続されたメモリセ
ル101a〜101dからはビット線上にデータが読みだ
され、各ビット毎に設けられたセンスアンプ回路302
a〜302dによって増幅される。それぞれのセンスアン
プ回路で増幅されたデータはラッチ回路310a〜31
0dに一旦格納される。この時、アクセスが開始された
アクセスサイクル1では開始アドレス情報にしたがって
カラム0が選択されラッチ回路310aが出力回路に接
続されカラムアドレス0に相当するデータが外部へ出力
される。次のアクセスサイクル2ではサイクルカウンタ
の値が更新されこの値と開始アドレス情報から出力制御
信号によってカラム1が選択されラッチ回路310bが
出力回路に接続されカラムアドレス1に相当するデータ
が出力される。以下同様にカラム2のデータが出力され
る。この過程においてメモリアレイへのアクセスはデー
タをビット線上に読みだしたアクセスサイクル1の期間
中のみであり、以降の2サイクル期間は出力回路に接続
するラッチ回路を切り替えただけであり、この期間中は
ビット線のプリチャージなどメモリアレイ部分で消費さ
れる電流は発生しない。連続する3アドレスのデータを
1度にアクセスしデータ記憶回路に格納し順次出力する
ことにより、アクセススピードを阻害することなく低消
費電力化を実現する。
【0005】
【発明が解決しようとする課題】上記のような構成にお
いては、センスアンプの出力部分にデータを格納するラ
ッチ回路を設け、メモリセルから読みだされたNカラム
分(この例の場合は3)のデータを一旦前記のデータ記
憶回路に格納し、出力制御部で外部出力回路に接続する
入出力データ線を切り替えることによって連続したメモ
リ空間へのアクセスを実現する。このため、上記のよう
な構成では、データ出力部に連続して読みだすワード数
分のデータ記憶回路を設けることが必要となりハードウ
エア量が増大するという問題点を有していた。
【0006】本発明の目的は上記問題点に鑑み、簡単な
回路を付加するだけで連続するメモリ領域に対するアク
セスを実現し、メモリへのアクセス回数を削減すること
により連続読みだし動作時の消費電力を低減する半導体
記憶装置を提供するものである。
【0007】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、連続するアドレス空間
をアクセスしている期間中読みだされるアドレスに相当
するワード線を活性化状態に維持し、同時にセンスアン
プ回路も活性化状態に維持することにより、読みだされ
るメモリ領域のデータをビット線上に保持することを可
能とし、この出力を所定の制御信号により順次出力回路
に接続するものである。
【0008】
【作用】本発明は上記した構成によって、小規模な回路
の追加によって連続するメモリ領域へのアクセス時の低
消費電力化が可能となる。
【0009】
【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。
【0010】図1は本発明の実施例における半導体記憶
装置の概略構成図である。図1において、101a〜1
01dはデータを記憶するメモリセルであり、データの
出力を制御するワード線WLと、データを出力するビット
線対BLに接続されている。102a〜102dはビット線
のわずかな電位の遷移を検出し増幅して出力する電圧差
動型のセンスアンプ回路である。また、センスアンプに
より増幅されたデータはそれぞれカラムセレクタ103
a〜103dに入力され、その出力部には外部への出力の
ために出力回路104が接続されている。108は行デ
コーダ105、センスアンプ回路102、プリチャージ
回路110を制御する制御回路、109はカラムセレク
タ103を制御する出力制御回路である。また、106
は連続して読みだすデータの数を示す連続読みだしフラ
グを格納するフラグレジスタであり、107はフラグレ
ジスタの値を参照しクロックに同期してカウントアップ
するサイクルカウンタである。
【0011】以上のように構成された半導体記憶装置に
ついて、以下図1及び図2を用いてその動作を説明す
る。
【0012】ここで、図2は上記半導体記憶装置のタイ
ミング図である。本実施例においてはカラム数を4と
し、連続する3アドレスを連続して読みだす場合につい
て説明する。本発明半導体記憶装置では、初期状態にお
いては、ビット線BLはプリチャージレベルにプリチャー
ジされている。この状態ではセンスアンプ回路は非活性
状態であり、出力線には一定の電位が出力されている。
【0013】いま、時刻T1において連続メモリ領域に対
するアクセス命令が発行され、開始アドレス情報に従っ
てワード線WLが活性化される。この時、連続する3ア
ドレスのデータを読みだすことがフラグレジスタ中に書
き込まれ、サイクルカウンタがクリアされる。活性化さ
れたワード線に接続されているメモリセル101a〜1
01dからは記憶されたデータがビット線BL上に読みだ
される。制御回路108からのセンスアンプ活性化信号
SEによりセンスアンプ回路102a〜102dが活性化状
態となりビット線上のデータが増幅され、それぞれのビ
ット線上にメモリセルの内容が確定する。アクセスが開
始されたアクセスサイクル1では開始アドレス情報にし
たがってカラム0が選択されており102aのセンスア
ンプ出力がカラムセレクタ103aを通して出力回路1
04に接続されカラムアドレス0に相当するデータが外
部へ出力される。次のアクセスサイクル2ではサイクル
カウンタの値が更新されこの値と開始アドレス情報から
出力制御信号によってカラム1が選択されセンスアンプ
回路102bが出力回路104に接続されカラムアドレ
ス1に相当するデータが出力される。このときフラグレ
ジスタ内の連続読みだしフラグは更新されておらず、こ
のフラグを参照する制御回路108から出力される制御
信号により行デコーダ、センスアンプ回路をメモリサイ
クル1の活性化状態で保持する。また、同時にこのフラ
グが立っている期間中は制御回路108によってプリチ
ャージが停止される。フラグレジスタはサイクルカウン
タの値が(連続読みだしワード数ー1)の値になる迄ク
リアされない。したがって、メモリサイクル1でビット
線上に出力されたデータは、メモリサイクル2に入って
も保持された状態にある。以下同様にカラム2のデータ
が出力される。サイクルカウンタの値が2(即ち、連続
読みだしワード数ー1)になると、フラグレジスタの値
はクリアされる。これによりサイクル4にはいると、ワ
ード線WL、センスアンプ回路102a〜102dの活性
化状態は制御回路108によって解除され、次のメモリ
アクセスの準備にはいる。この過程においてメモリアレ
イへのアクセスはデータをビット線上に読みだしたアク
セスサイクル1の期間中のみであり、以降の2サイクル
期間は出力回路に接続する入出力データ線を切り替えた
だけであり、この期間中はビット線のプリチャージなど
メモリアレイ部分で消費される電流は発生しない。連続
する3アドレスのデータを1度にアクセスし順次出力す
ることにより、アクセススピードを阻害することなく低
消費電力化を実現する。本実施例によれば、連続するメ
モリ領域が複数のワード線にまたがらない場合、最大カ
ラム数分(この場合4アドレス分)のデータを1アクセ
スサイクルでアクセスすることが出来る。
【0014】以上のように本実施例によれば、連続ワー
ド数フラグを格納するフラグレジスタと、前記連続ワー
ド数フラグに応じてカウントするサイクルカウンタと、
前記フラグレジスタの値に基づいて行デコーダ、センス
アンプ回路、プリチャージ回路を制御する制御回路と、
前記サイクルカウンタの値に応じてカラム選択信号を出
力する出力制御回路を設け、選択状態に保持したメモリ
アレイとセンスアンプ回路によって1アクセスサイクル
でカラム数分のデータを保持し、以下順次出力すること
によってハードウェア量をほとんど増加することなく連
続メモリ領域アクセス時に低消費電力化を実現する半導
体記憶装置を構成することができる。また、本実施例で
は、センスアンプ回路として電圧差動型のセンスアンプ
回路を用いているため、1度ビット線上のデータが確定
すればそれ以降の時間帯では直流電流経路が消失するた
め、消費電力の増加を押さえることができると言う効果
を有する。
【0015】
【発明の効果】以上のように本発明は連続するメモリ領
域へのアクセス時に、連続して読みだすワード数(N)
に応じて、読みだされる領域に対応するワード線をNサ
イクルの間活性化状態に保持し、同時にセンスアンプ回
路、プリチャージ回路もそれと同期して制御してやるこ
とにより、小規模な回路追加でメモリ本体へのアクセス
回数を低減し、低消費電力化を実現することができる。
【図面の簡単な説明】
【図1】本発明の実施例における半導体記憶装置の概略
構成図
【図2】同実施例における動作説明のためのタイミング
【図3】従来の半導体記憶装置の概略構成図
【図4】同従来例における動作説明のためのタイミング
【符号の説明】
100 メモリアレイ 101a〜101d メモリセル 102a〜102d センスアンプ回路 103a〜103d カラムセレクタ 104 出力回路 105 行デコーダ 106 フラグレジスタ 107 サイクルカウンタ 108 制御回路 109 出力制御回路 110 プリチャージ回路 BL ビット線 WL ワード線 PR プリチャージ制御信号 SE センスアンプ活性化信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】データを記憶するメモリセルをマトリック
    ス上に配置したメモリセルアレイと、 前記メモリセルに接続されデータの入出力を制御するワ
    ード線と、 アドレス情報を解読し前記ワード線を制御する行デコー
    ダと、 前記メモリセルに接続され格納されているデータを読み
    だすビット線と、 前記ビット線に接続され前記メモリセルから読みだした
    データを増幅し出力するセンスアンプ回路と、 前記ビット線とデータ入出力線を電気的に接続するカラ
    ムセレクタと、 連続して読みだすワード数を表す連続ワード数フラグを
    格納するフラグレジスタと、 前記フラグレジスタの値に応じて前記行デコーダと前記
    センスアンプ回路に制御信号を出力する制御回路と、 前記フラグレジスタに格納された値に応じてサイクル数
    をカウントするサイクルカウンタと、 前記サイクルカウンタのカウント数とアドレス情報に応
    じて前記カラムセレクタを切り替える出力制御部と、 前記カラムセレクタを介してセンスアンプ出力を外部へ
    出力する出力回路とを具備することを特徴とする半導体
    記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6842392B2 (en) 2000-10-27 2005-01-11 Seiko Epson Corporation Activation of word lines in semiconductor memory device

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* Cited by examiner, † Cited by third party
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US6842392B2 (en) 2000-10-27 2005-01-11 Seiko Epson Corporation Activation of word lines in semiconductor memory device

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