JPH07296579A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07296579A JPH07296579A JP6091399A JP9139994A JPH07296579A JP H07296579 A JPH07296579 A JP H07296579A JP 6091399 A JP6091399 A JP 6091399A JP 9139994 A JP9139994 A JP 9139994A JP H07296579 A JPH07296579 A JP H07296579A
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- JP
- Japan
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- data
- output
- circuit
- sense amplifier
- memory
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Abstract
(57)【要約】
【目的】 連続するメモリ領域に対する読みだし時にお
けるメモリへのアクセス回数低減を可能とし、低消費電
力化を実現する。 【構成】 連続して読みだされるワード数をフラグレジ
スタ１０６に格納する。このフラグとサイクルカウンタ
１０７の値にしたがって、制御回路１０８により行デコ
ーダ１０５、センスアンプ回路１０２を読みだしワード
数と同じサイクル期間、同一の活性化状態に保持する。
この期間中は読みだされた領域のデータはビット線上に
保持されることとなる。保持されたデータを出力制御回
路１０９によって順次出力することによって、連続する
領域の読み出しを実現する。このため、メモリ本体への
アクセス回数が低減され低消費電力化が実現される。
けるメモリへのアクセス回数低減を可能とし、低消費電
力化を実現する。 【構成】 連続して読みだされるワード数をフラグレジ
スタ１０６に格納する。このフラグとサイクルカウンタ
１０７の値にしたがって、制御回路１０８により行デコ
ーダ１０５、センスアンプ回路１０２を読みだしワード
数と同じサイクル期間、同一の活性化状態に保持する。
この期間中は読みだされた領域のデータはビット線上に
保持されることとなる。保持されたデータを出力制御回
路１０９によって順次出力することによって、連続する
領域の読み出しを実現する。このため、メモリ本体への
アクセス回数が低減され低消費電力化が実現される。
Description
【０００１】
【産業上の利用分野】本発明は、連続するメモリ領域へ
のアクセスを要求される半導体記憶装置に関するもので
ある。
のアクセスを要求される半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】近年、データ処理の高速化への要求と共
に、メモリアクセス時の低消費電力化への要求が高まっ
てきている。しかしながら、メモリの高速性を維持しな
がら低消費電力化を実現することは容易でない。そこ
で、連続するメモリ領域をアクセスする場合には、連続
して読みだすデータを同時にアクセスした上でこれを順
次出力することによってメモリ本体へのアクセス回数を
低減しメモリの高速化と低消費電力化を図った半導体記
憶装置が考案されている。
に、メモリアクセス時の低消費電力化への要求が高まっ
てきている。しかしながら、メモリの高速性を維持しな
がら低消費電力化を実現することは容易でない。そこ
で、連続するメモリ領域をアクセスする場合には、連続
して読みだすデータを同時にアクセスした上でこれを順
次出力することによってメモリ本体へのアクセス回数を
低減しメモリの高速化と低消費電力化を図った半導体記
憶装置が考案されている。
【０００３】以下図面を参照しながら、その半導体記憶
装置の一例について説明する。図３は 従来の半導体記
憶装置の概略構成図を示すものであり、図４は従来例に
おけるタイミング図である。図３において、１００はデ
ータを記憶するメモリセル１０１をM×N個マトリックス
状に配置したメモリアレイであり、それぞれのメモリセ
ルにはデータを読み出すビット線対BLと、データの出力
を制御するワード線WLが接続されている。３０２a〜３
０２dはビット線のデータを受け増幅するセンスアンプ
回路である。また、３１０a〜３１０dはセンスアンプに
より増幅されたデータを格納するラッチ回路であり、そ
の出力はそれぞれカラムセレクタ３０３a〜３０３dに入
力され、その出力部には外部への出力のために出力回路
３０４が接続されている。３０８は行デコーダ、センス
アンプ回路、ラッチ回路を制御する制御回路、１０９は
カラムセレクタを制御する出力制御回路である。また、
１０６は連続して読みだすデータの数を示す連続読みだ
しフラグを格納するフラグレジスタであり、１０７はフ
ラグレジスタの値を参照しクロックに同期してカウント
アップするサイクルカウンタである。以上のように構成
された半導体記憶装置について、以下その動作について
カラム数（N）が４であり連続する３アドレスのデータ
を読みだす場合を想定して説明する。
装置の一例について説明する。図３は 従来の半導体記
憶装置の概略構成図を示すものであり、図４は従来例に
おけるタイミング図である。図３において、１００はデ
ータを記憶するメモリセル１０１をM×N個マトリックス
状に配置したメモリアレイであり、それぞれのメモリセ
ルにはデータを読み出すビット線対BLと、データの出力
を制御するワード線WLが接続されている。３０２a〜３
０２dはビット線のデータを受け増幅するセンスアンプ
回路である。また、３１０a〜３１０dはセンスアンプに
より増幅されたデータを格納するラッチ回路であり、そ
の出力はそれぞれカラムセレクタ３０３a〜３０３dに入
力され、その出力部には外部への出力のために出力回路
３０４が接続されている。３０８は行デコーダ、センス
アンプ回路、ラッチ回路を制御する制御回路、１０９は
カラムセレクタを制御する出力制御回路である。また、
１０６は連続して読みだすデータの数を示す連続読みだ
しフラグを格納するフラグレジスタであり、１０７はフ
ラグレジスタの値を参照しクロックに同期してカウント
アップするサイクルカウンタである。以上のように構成
された半導体記憶装置について、以下その動作について
カラム数（N）が４であり連続する３アドレスのデータ
を読みだす場合を想定して説明する。
【０００４】時刻T1において連続メモリ領域に対するア
クセス命令が発行され、開始アドレス情報に従ってワー
ド線ＷＬが選択され活性化される。この時同時に、連続
する３アドレスのデータを読みだすことがフラグレジス
タ１０６中に書き込まれ、サイクルカウンタ１０７がク
リアされる。活性化したワード線に接続されたメモリセ
ル１０１a〜１０１dからはビット線上にデータが読みだ
され、各ビット毎に設けられたセンスアンプ回路３０２
a〜３０２dによって増幅される。それぞれのセンスアン
プ回路で増幅されたデータはラッチ回路３１０a〜３１
０dに一旦格納される。この時、アクセスが開始された
アクセスサイクル１では開始アドレス情報にしたがって
カラム０が選択されラッチ回路３１０aが出力回路に接
続されカラムアドレス０に相当するデータが外部へ出力
される。次のアクセスサイクル２ではサイクルカウンタ
の値が更新されこの値と開始アドレス情報から出力制御
信号によってカラム１が選択されラッチ回路３１０bが
出力回路に接続されカラムアドレス１に相当するデータ
が出力される。以下同様にカラム２のデータが出力され
る。この過程においてメモリアレイへのアクセスはデー
タをビット線上に読みだしたアクセスサイクル１の期間
中のみであり、以降の２サイクル期間は出力回路に接続
するラッチ回路を切り替えただけであり、この期間中は
ビット線のプリチャージなどメモリアレイ部分で消費さ
れる電流は発生しない。連続する３アドレスのデータを
１度にアクセスしデータ記憶回路に格納し順次出力する
ことにより、アクセススピードを阻害することなく低消
費電力化を実現する。
クセス命令が発行され、開始アドレス情報に従ってワー
ド線ＷＬが選択され活性化される。この時同時に、連続
する３アドレスのデータを読みだすことがフラグレジス
タ１０６中に書き込まれ、サイクルカウンタ１０７がク
リアされる。活性化したワード線に接続されたメモリセ
ル１０１a〜１０１dからはビット線上にデータが読みだ
され、各ビット毎に設けられたセンスアンプ回路３０２
a〜３０２dによって増幅される。それぞれのセンスアン
プ回路で増幅されたデータはラッチ回路３１０a〜３１
０dに一旦格納される。この時、アクセスが開始された
アクセスサイクル１では開始アドレス情報にしたがって
カラム０が選択されラッチ回路３１０aが出力回路に接
続されカラムアドレス０に相当するデータが外部へ出力
される。次のアクセスサイクル２ではサイクルカウンタ
の値が更新されこの値と開始アドレス情報から出力制御
信号によってカラム１が選択されラッチ回路３１０bが
出力回路に接続されカラムアドレス１に相当するデータ
が出力される。以下同様にカラム２のデータが出力され
る。この過程においてメモリアレイへのアクセスはデー
タをビット線上に読みだしたアクセスサイクル１の期間
中のみであり、以降の２サイクル期間は出力回路に接続
するラッチ回路を切り替えただけであり、この期間中は
ビット線のプリチャージなどメモリアレイ部分で消費さ
れる電流は発生しない。連続する３アドレスのデータを
１度にアクセスしデータ記憶回路に格納し順次出力する
ことにより、アクセススピードを阻害することなく低消
費電力化を実現する。
【０００５】
【発明が解決しようとする課題】上記のような構成にお
いては、センスアンプの出力部分にデータを格納するラ
ッチ回路を設け、メモリセルから読みだされたＮカラム
分（この例の場合は３）のデータを一旦前記のデータ記
憶回路に格納し、出力制御部で外部出力回路に接続する
入出力データ線を切り替えることによって連続したメモ
リ空間へのアクセスを実現する。このため、上記のよう
な構成では、データ出力部に連続して読みだすワード数
分のデータ記憶回路を設けることが必要となりハードウ
エア量が増大するという問題点を有していた。
いては、センスアンプの出力部分にデータを格納するラ
ッチ回路を設け、メモリセルから読みだされたＮカラム
分（この例の場合は３）のデータを一旦前記のデータ記
憶回路に格納し、出力制御部で外部出力回路に接続する
入出力データ線を切り替えることによって連続したメモ
リ空間へのアクセスを実現する。このため、上記のよう
な構成では、データ出力部に連続して読みだすワード数
分のデータ記憶回路を設けることが必要となりハードウ
エア量が増大するという問題点を有していた。
【０００６】本発明の目的は上記問題点に鑑み、簡単な
回路を付加するだけで連続するメモリ領域に対するアク
セスを実現し、メモリへのアクセス回数を削減すること
により連続読みだし動作時の消費電力を低減する半導体
記憶装置を提供するものである。
回路を付加するだけで連続するメモリ領域に対するアク
セスを実現し、メモリへのアクセス回数を削減すること
により連続読みだし動作時の消費電力を低減する半導体
記憶装置を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、連続するアドレス空間
をアクセスしている期間中読みだされるアドレスに相当
するワード線を活性化状態に維持し、同時にセンスアン
プ回路も活性化状態に維持することにより、読みだされ
るメモリ領域のデータをビット線上に保持することを可
能とし、この出力を所定の制御信号により順次出力回路
に接続するものである。
めに本発明の半導体記憶装置は、連続するアドレス空間
をアクセスしている期間中読みだされるアドレスに相当
するワード線を活性化状態に維持し、同時にセンスアン
プ回路も活性化状態に維持することにより、読みだされ
るメモリ領域のデータをビット線上に保持することを可
能とし、この出力を所定の制御信号により順次出力回路
に接続するものである。
【０００８】
【作用】本発明は上記した構成によって、小規模な回路
の追加によって連続するメモリ領域へのアクセス時の低
消費電力化が可能となる。
の追加によって連続するメモリ領域へのアクセス時の低
消費電力化が可能となる。
【０００９】
【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１０】図１は本発明の実施例における半導体記憶
装置の概略構成図である。図１において、１０１a〜１
０１dはデータを記憶するメモリセルであり、データの
出力を制御するワード線WLと、データを出力するビット
線対BLに接続されている。１０２a〜１０２dはビット線
のわずかな電位の遷移を検出し増幅して出力する電圧差
動型のセンスアンプ回路である。また、センスアンプに
より増幅されたデータはそれぞれカラムセレクタ１０３
a〜１０３dに入力され、その出力部には外部への出力の
ために出力回路１０４が接続されている。１０８は行デ
コーダ１０５、センスアンプ回路１０２、プリチャージ
回路１１０を制御する制御回路、１０９はカラムセレク
タ１０３を制御する出力制御回路である。また、１０６
は連続して読みだすデータの数を示す連続読みだしフラ
グを格納するフラグレジスタであり、１０７はフラグレ
ジスタの値を参照しクロックに同期してカウントアップ
するサイクルカウンタである。
装置の概略構成図である。図１において、１０１a〜１
０１dはデータを記憶するメモリセルであり、データの
出力を制御するワード線WLと、データを出力するビット
線対BLに接続されている。１０２a〜１０２dはビット線
のわずかな電位の遷移を検出し増幅して出力する電圧差
動型のセンスアンプ回路である。また、センスアンプに
より増幅されたデータはそれぞれカラムセレクタ１０３
a〜１０３dに入力され、その出力部には外部への出力の
ために出力回路１０４が接続されている。１０８は行デ
コーダ１０５、センスアンプ回路１０２、プリチャージ
回路１１０を制御する制御回路、１０９はカラムセレク
タ１０３を制御する出力制御回路である。また、１０６
は連続して読みだすデータの数を示す連続読みだしフラ
グを格納するフラグレジスタであり、１０７はフラグレ
ジスタの値を参照しクロックに同期してカウントアップ
するサイクルカウンタである。
【００１１】以上のように構成された半導体記憶装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。
ついて、以下図１及び図２を用いてその動作を説明す
る。
【００１２】ここで、図２は上記半導体記憶装置のタイ
ミング図である。本実施例においてはカラム数を４と
し、連続する３アドレスを連続して読みだす場合につい
て説明する。本発明半導体記憶装置では、初期状態にお
いては、ビット線BLはプリチャージレベルにプリチャー
ジされている。この状態ではセンスアンプ回路は非活性
状態であり、出力線には一定の電位が出力されている。
ミング図である。本実施例においてはカラム数を４と
し、連続する３アドレスを連続して読みだす場合につい
て説明する。本発明半導体記憶装置では、初期状態にお
いては、ビット線BLはプリチャージレベルにプリチャー
ジされている。この状態ではセンスアンプ回路は非活性
状態であり、出力線には一定の電位が出力されている。
【００１３】いま、時刻T1において連続メモリ領域に対
するアクセス命令が発行され、開始アドレス情報に従っ
てワード線ＷＬが活性化される。この時、連続する３ア
ドレスのデータを読みだすことがフラグレジスタ中に書
き込まれ、サイクルカウンタがクリアされる。活性化さ
れたワード線に接続されているメモリセル１０１a〜１
０１dからは記憶されたデータがビット線BL上に読みだ
される。制御回路１０８からのセンスアンプ活性化信号
SEによりセンスアンプ回路１０２a〜１０２dが活性化状
態となりビット線上のデータが増幅され、それぞれのビ
ット線上にメモリセルの内容が確定する。アクセスが開
始されたアクセスサイクル１では開始アドレス情報にし
たがってカラム０が選択されており１０２aのセンスア
ンプ出力がカラムセレクタ１０３aを通して出力回路１
０４に接続されカラムアドレス０に相当するデータが外
部へ出力される。次のアクセスサイクル２ではサイクル
カウンタの値が更新されこの値と開始アドレス情報から
出力制御信号によってカラム１が選択されセンスアンプ
回路１０２bが出力回路１０４に接続されカラムアドレ
ス１に相当するデータが出力される。このときフラグレ
ジスタ内の連続読みだしフラグは更新されておらず、こ
のフラグを参照する制御回路１０８から出力される制御
信号により行デコーダ、センスアンプ回路をメモリサイ
クル１の活性化状態で保持する。また、同時にこのフラ
グが立っている期間中は制御回路１０８によってプリチ
ャージが停止される。フラグレジスタはサイクルカウン
タの値が（連続読みだしワード数ー１）の値になる迄ク
リアされない。したがって、メモリサイクル１でビット
線上に出力されたデータは、メモリサイクル２に入って
も保持された状態にある。以下同様にカラム２のデータ
が出力される。サイクルカウンタの値が２（即ち、連続
読みだしワード数ー１）になると、フラグレジスタの値
はクリアされる。これによりサイクル４にはいると、ワ
ード線ＷＬ、センスアンプ回路１０２a〜１０２dの活性
化状態は制御回路１０８によって解除され、次のメモリ
アクセスの準備にはいる。この過程においてメモリアレ
イへのアクセスはデータをビット線上に読みだしたアク
セスサイクル１の期間中のみであり、以降の２サイクル
期間は出力回路に接続する入出力データ線を切り替えた
だけであり、この期間中はビット線のプリチャージなど
メモリアレイ部分で消費される電流は発生しない。連続
する３アドレスのデータを１度にアクセスし順次出力す
ることにより、アクセススピードを阻害することなく低
消費電力化を実現する。本実施例によれば、連続するメ
モリ領域が複数のワード線にまたがらない場合、最大カ
ラム数分（この場合４アドレス分）のデータを１アクセ
スサイクルでアクセスすることが出来る。
するアクセス命令が発行され、開始アドレス情報に従っ
てワード線ＷＬが活性化される。この時、連続する３ア
ドレスのデータを読みだすことがフラグレジスタ中に書
き込まれ、サイクルカウンタがクリアされる。活性化さ
れたワード線に接続されているメモリセル１０１a〜１
０１dからは記憶されたデータがビット線BL上に読みだ
される。制御回路１０８からのセンスアンプ活性化信号
SEによりセンスアンプ回路１０２a〜１０２dが活性化状
態となりビット線上のデータが増幅され、それぞれのビ
ット線上にメモリセルの内容が確定する。アクセスが開
始されたアクセスサイクル１では開始アドレス情報にし
たがってカラム０が選択されており１０２aのセンスア
ンプ出力がカラムセレクタ１０３aを通して出力回路１
０４に接続されカラムアドレス０に相当するデータが外
部へ出力される。次のアクセスサイクル２ではサイクル
カウンタの値が更新されこの値と開始アドレス情報から
出力制御信号によってカラム１が選択されセンスアンプ
回路１０２bが出力回路１０４に接続されカラムアドレ
ス１に相当するデータが出力される。このときフラグレ
ジスタ内の連続読みだしフラグは更新されておらず、こ
のフラグを参照する制御回路１０８から出力される制御
信号により行デコーダ、センスアンプ回路をメモリサイ
クル１の活性化状態で保持する。また、同時にこのフラ
グが立っている期間中は制御回路１０８によってプリチ
ャージが停止される。フラグレジスタはサイクルカウン
タの値が（連続読みだしワード数ー１）の値になる迄ク
リアされない。したがって、メモリサイクル１でビット
線上に出力されたデータは、メモリサイクル２に入って
も保持された状態にある。以下同様にカラム２のデータ
が出力される。サイクルカウンタの値が２（即ち、連続
読みだしワード数ー１）になると、フラグレジスタの値
はクリアされる。これによりサイクル４にはいると、ワ
ード線ＷＬ、センスアンプ回路１０２a〜１０２dの活性
化状態は制御回路１０８によって解除され、次のメモリ
アクセスの準備にはいる。この過程においてメモリアレ
イへのアクセスはデータをビット線上に読みだしたアク
セスサイクル１の期間中のみであり、以降の２サイクル
期間は出力回路に接続する入出力データ線を切り替えた
だけであり、この期間中はビット線のプリチャージなど
メモリアレイ部分で消費される電流は発生しない。連続
する３アドレスのデータを１度にアクセスし順次出力す
ることにより、アクセススピードを阻害することなく低
消費電力化を実現する。本実施例によれば、連続するメ
モリ領域が複数のワード線にまたがらない場合、最大カ
ラム数分（この場合４アドレス分）のデータを１アクセ
スサイクルでアクセスすることが出来る。
【００１４】以上のように本実施例によれば、連続ワー
ド数フラグを格納するフラグレジスタと、前記連続ワー
ド数フラグに応じてカウントするサイクルカウンタと、
前記フラグレジスタの値に基づいて行デコーダ、センス
アンプ回路、プリチャージ回路を制御する制御回路と、
前記サイクルカウンタの値に応じてカラム選択信号を出
力する出力制御回路を設け、選択状態に保持したメモリ
アレイとセンスアンプ回路によって１アクセスサイクル
でカラム数分のデータを保持し、以下順次出力すること
によってハードウェア量をほとんど増加することなく連
続メモリ領域アクセス時に低消費電力化を実現する半導
体記憶装置を構成することができる。また、本実施例で
は、センスアンプ回路として電圧差動型のセンスアンプ
回路を用いているため、１度ビット線上のデータが確定
すればそれ以降の時間帯では直流電流経路が消失するた
め、消費電力の増加を押さえることができると言う効果
を有する。
ド数フラグを格納するフラグレジスタと、前記連続ワー
ド数フラグに応じてカウントするサイクルカウンタと、
前記フラグレジスタの値に基づいて行デコーダ、センス
アンプ回路、プリチャージ回路を制御する制御回路と、
前記サイクルカウンタの値に応じてカラム選択信号を出
力する出力制御回路を設け、選択状態に保持したメモリ
アレイとセンスアンプ回路によって１アクセスサイクル
でカラム数分のデータを保持し、以下順次出力すること
によってハードウェア量をほとんど増加することなく連
続メモリ領域アクセス時に低消費電力化を実現する半導
体記憶装置を構成することができる。また、本実施例で
は、センスアンプ回路として電圧差動型のセンスアンプ
回路を用いているため、１度ビット線上のデータが確定
すればそれ以降の時間帯では直流電流経路が消失するた
め、消費電力の増加を押さえることができると言う効果
を有する。
【００１５】
【発明の効果】以上のように本発明は連続するメモリ領
域へのアクセス時に、連続して読みだすワード数（Ｎ）
に応じて、読みだされる領域に対応するワード線をＮサ
イクルの間活性化状態に保持し、同時にセンスアンプ回
路、プリチャージ回路もそれと同期して制御してやるこ
とにより、小規模な回路追加でメモリ本体へのアクセス
回数を低減し、低消費電力化を実現することができる。
域へのアクセス時に、連続して読みだすワード数（Ｎ）
に応じて、読みだされる領域に対応するワード線をＮサ
イクルの間活性化状態に保持し、同時にセンスアンプ回
路、プリチャージ回路もそれと同期して制御してやるこ
とにより、小規模な回路追加でメモリ本体へのアクセス
回数を低減し、低消費電力化を実現することができる。
【図１】本発明の実施例における半導体記憶装置の概略
構成図
構成図
【図２】同実施例における動作説明のためのタイミング
図
図
【図３】従来の半導体記憶装置の概略構成図
【図４】同従来例における動作説明のためのタイミング
図
図
１００ メモリアレイ １０１a〜１０１d メモリセル １０２a〜１０２d センスアンプ回路 １０３a〜１０３d カラムセレクタ １０４ 出力回路 １０５ 行デコーダ １０６ フラグレジスタ １０７ サイクルカウンタ １０８ 制御回路 １０９ 出力制御回路 １１０ プリチャージ回路 ＢＬ ビット線 ＷＬ ワード線 ＰＲ プリチャージ制御信号 ＳＥ センスアンプ活性化信号
Claims (1)
- 【請求項１】データを記憶するメモリセルをマトリック
ス上に配置したメモリセルアレイと、 前記メモリセルに接続されデータの入出力を制御するワ
ード線と、 アドレス情報を解読し前記ワード線を制御する行デコー
ダと、 前記メモリセルに接続され格納されているデータを読み
だすビット線と、 前記ビット線に接続され前記メモリセルから読みだした
データを増幅し出力するセンスアンプ回路と、 前記ビット線とデータ入出力線を電気的に接続するカラ
ムセレクタと、 連続して読みだすワード数を表す連続ワード数フラグを
格納するフラグレジスタと、 前記フラグレジスタの値に応じて前記行デコーダと前記
センスアンプ回路に制御信号を出力する制御回路と、 前記フラグレジスタに格納された値に応じてサイクル数
をカウントするサイクルカウンタと、 前記サイクルカウンタのカウント数とアドレス情報に応
じて前記カラムセレクタを切り替える出力制御部と、 前記カラムセレクタを介してセンスアンプ出力を外部へ
出力する出力回路とを具備することを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09139994A JP3152061B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09139994A JP3152061B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07296579A true JPH07296579A (ja) | 1995-11-10 |
| JP3152061B2 JP3152061B2 (ja) | 2001-04-03 |
Family
ID=14025309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09139994A Expired - Fee Related JP3152061B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152061B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842392B2 (en) | 2000-10-27 | 2005-01-11 | Seiko Epson Corporation | Activation of word lines in semiconductor memory device |
-
1994
- 1994-04-28 JP JP09139994A patent/JP3152061B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842392B2 (en) | 2000-10-27 | 2005-01-11 | Seiko Epson Corporation | Activation of word lines in semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3152061B2 (ja) | 2001-04-03 |
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