KR100694774B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 복수의 뱅크를 독립적으로 제어할 수 있는 반도체 기억 장치에 있어서, 각 뱅크를 제어하는 회로의 면적을 최소한으로 억제함으로써, 칩 크기를 축소하는 동시에 제어 회로에 흐르는 전류의 부하를 저감시켜 소비 전류를 줄이는 것을 목적으로 한다.
메모리 셀이 배열된 복수의 뱅크(10∼l3)에 속하는 원하는 워드선을 어드레스에 따라서 정해진 주WD 선택 신호(mwd) 및 부WD 선택 신호(swdx, swdz)에 기초하여 선택할 때에, 주WD 선택 신호를 펄스 신호로 하는 동시에 주WD 선택 신호의 상태 변화에 기초하여 변화된 부WD 선택 신호의 상태를 래치 회로(8)에 의해 소정 시간을 유지함으로써, 주WD 선택 신호를 각 뱅크(10∼13)에서 공통으로 사용할 수 있도록 하여 주WD 신호 발생 회로(1)를 각 뱅크(10∼13)에서 공유화하여 칩 면적을 축소할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}
도 1은 본 발명의 일 실시 형태에 관한 반도체 기억 장치인 SDRAM의 주요 구성을 나타낸 블록도.
도 2는 도 1에 도시된 뱅크내의 주요부를 확대하여 나타낸 도면.
도 3은 SDRAM의 부선택선에 관한 구동부의 구성을 나타낸 모식도.
도 4는 2개의 뱅크에 대한 각 신호의 동작을 나타낸 타이밍 차트.
도 5는 복수의 뱅크를 각각 제어한 경우의 동작예를 나타낸 타이밍 차트.
도 6은 4 뱅크 동작을 행하는 SDRAM의 개략 구성을 나타낸 블록도.
도 7은 도 6의 SDRAM에 있어서의 1개의 뱅크내를 확대하여 나타낸 도면.
도 8은 도 6의 2개의 뱅크에 대한 각 신호의 동작을 나타낸 타이밍 차트.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 주(主)WD 신호 발생 회로(워드 드라이버)
2 : 부워드 디코더군
3a, 3b : 센스 앰프군
4 : 부(副)WD 신호 발생 회로(swdgen)
5 : 부워드 디코더(swdec)
6 : OR 회로
7 : NAND 회로
8 : 래치 회로
9 : 인버터
10∼13 : 뱅크
14∼17 : 주워드 디코더
18 : 주선택선(mwl)
19 : CMOS 회로
20 : 부선택선(swl)
21 : 비트선 쇼트 및 프리 차지 제어 회로(blsdrv)
22 : 비트선 트랜스퍼 제어 회로(bltdrv)
23 : 센스 앰프 활성화 회로(sadrv)
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 복수의 뱅크로 이루어지는 셀 어레이를 가지며, 각각의 뱅크를 독립적으로 제어하는 것이 가능한 싱크로너스·다이내믹·랜덤 액세스 메모리(이하 SDRAM이라 약칭함) 등의 반도체 기억 장치에 적용하는 것이 바람직하다.
SDRAM 등의 반도체 기억 장치에서는, 1개의 칩을 복수의 뱅크로 구분하고, 각각의 뱅크를 독립적으로 제어하는 것이 행해지고 있다. 도 5는 4개의 뱅크(Bank0∼Bank3)를 각각으로 제어한 경우의 타이밍 차트를 나타낸 것이다.
도 5의 타이밍 차트에서는, 각 뱅크내의 블록의 상태가 항상 액티브(active) 또는 프리 차지(precharge)의 상태로 되어 액티브, 프리 차지 상태가 교대로 전환하도록 설정되어 있다. 여기서 액티브 상태란 뱅크내의 소정 블록을 활성화하여 데이터의 판독 및 기록을 가능하게 한 상태이고, 프리 차지 상태란 활성화한 뱅크내의 블록이 활성화되기 전의 상태로 복귀한 상태이다.
뱅크가 액티브 상태일 때에는 그 뱅크에 있어서의 특정한 워드선이 상승되고, 그 워드선에 접속된 특정한 메모리 셀로의 데이터의 기록, 또는 판독이 가능해진다. 한편, 프리 차지 상태일 때에는 워드선이 상승되고 있지 않기 때문에, 그 뱅크에 있어서의 메모리 셀로의 데이터의 기록, 판독을 행할 수 없다.
여기서, 도 5는 메모리 셀로의 기록, 판독 동작을 행할 때에 프리 차지, 액티브의 각 상태가 가장 빈번히 전환되는 상태를 나타내고 있다. 각 뱅크내의 블록은 액티브 커맨드(ACT0∼ACT3)를 받아 액티브 상태로 되고, 프리 차지 커맨드(PRE0∼PRE3)를 받아 프리 차지 상태로 된다.
각 뱅크의 동작에 착안해 보면, 액티브시에는 (A1) 활성화하는 센스 앰프열을 선택하는 「블록 선택」, (A2) 블록내의 워드선을 선택하는 「워드선 선택」, (A3) 판독한 데이터를 증폭하기 위한 「센스 앰프 활성화」라는 동작이 행해지고 있다. 또한, 프리 차지시에는 (P1) 워드선을 비선택 상태로 하는 「워드선 리셋」, (P2) 센스 앰프를 비활성 상태로 하고, 비트선을 스탠바이(standby) 상태로 리셋하는 「블록 선택 해제」의 동작이 행해지고 있다.
4 뱅크를 갖는 반도체 기억 장치에 있어서는, 도 5에 도시된 사이클로 각 커맨드를 입력할 수 있다. 도 5에 있어서 ①로 나타낸 기간에서는 뱅크 0을 프리 차지 상태로부터 액티브 상태로 이행하는 동작을 행하면서, 뱅크 2의 프리 차지 동작을 개시시켜, 뱅크 3의 액티브 상태와 뱅크 1의 프리 차지 상태를 유지시키고 있다. 또한, ②로 나타낸 기간에서는, 뱅크 3의 프리 차지 동작을 행하면서, 뱅크 2의 액티브 동작을 개시시켜, 뱅크 0와 뱅크 1의 액티브 상태를 유지시키고 있다.
이와 같이, SDRAM의 경우는 어떤 뱅크에서는 현상의 상태를 유지하면서, 다른 뱅크에서 원하는 블록을 액티브 상태로 이행시키거나, 또 다른 뱅크에서 프리 차지 상태로 이행시키는 등, 뱅크 단위로 독립적으로 동작, 제어시키는 것이 가능하다.
이 때문에, 센스 앰프나 서브 워드 드라이버를 비롯하여 SS-Cross부라고 불리는 센스 앰프군과 부워드 디코더군과의 교차부에 배치되는 회로와 이들을 제어하기 위한 각종 회로는 각각 뱅크 단위로 독립적으로 제어할 수 있도록 구성되어야 한다.
도 6은 도 5와 같은 4 뱅크 동작을 행하는 SDRAM의 셀 어레이 블록의 구성을 나타낸 블록도이다. 또한, 도 7은 도 6의 셀 어레이의 내부를 상세히 도시한 도면이다. 도 6 및 도 7을 참조하면서, 4 뱅크 동작을 행하는 SDRAM의 구성을 간단히 설명한다. 도 6에 도시된 바와 같이, 각 뱅크(Bank0∼Bank3)(50∼53)에는 각각의 뱅크를 독립하여 제어하고, 소망 블록의 워드선을 액티브 상태로 하기 위해서 전원 발생 회로인 워드 드라이버(wd)(54∼57)가 각각 설치되어 있다. 각 워드 드라이버(54∼57)는 주WD 선택 신호(mwd)를 각각 근접하는 뱅크(50∼53)로 공급하고 있다. 또한, 각 뱅크(50∼53)에는 주워드 디코더(mwdec)(58∼61)가 각각 설치되어 있다. 각 주워드 디코더(58∼61)에는 복수의 주선택선(mwl)이 접속되어 있다.
각각의 뱅크(50∼53)내에서의 워드선의 선택은 입력되는 로우(row) 어드레스에 따라서, 주워드 디코더(58∼61)에 의해 원하는 주선택선(mwl)을 선택하는 동시에 워드 드라이버(54∼57)로부터 출력되는 주WD 선택 신호(mwd)에 기초하여 구동되는 부워드 디코더(도 7중의 swdec)에 의해 선택된 주선택선(mwl)에 속하는 복수의 부선택선(swl)중에서 원하는 것을 선택함으로써 행해진다. 또한, 입력되는 칼럼(column) 어드레스에 따라서, 도시하지 않은 비트선을 선택함으로써, 워드선과 비트선의 교차부의 메모리 셀이 선택된다.
도 7의 (a)는 도 6에 도시된 SDRAM에 있어서의 1개의 뱅크(예컨대 Bank0)내를 더욱 확대하여 도시한 도면이다. 또한, 도 7의 (b)는 도 7의 (a)에 도시된 부워드 디코더군(swdecs)(62)과 센스 앰프군(sense Amps)(63)의 교차부(SS-Cross부)에 배치된 부WD 신호 발생 회로(swdgen)(64)와, 부WD 신호 발생 회로(64)에 접속되는 부워드 디코더(swdec)(65)를 더욱 확대하여 도시한 도면이다.
뱅크내는 워드선 방향을 따라 복수의 블록(도 6의 mwdec내에 점선으로 도시된 바와 같이 4개의 블록)으로 구획되어 있고, 도 7의 (a)에 도시된 바와 같이, 각 블록내는 부워드 디코더군(62)과 센스 앰프군(63)이 직교한 상태로 복수의 셀 어레이 단위가 형성되어 있다. 대향하는 부워드 디코더군(62)으로부터 부선택선(swl) 이 빗살형으로 접속되어 있다. 또한, 센스 앰프군(63)은 부선택선(swl)과 직교하는 방향으로 연장되어 있는 도시하지 않은 비트선으로부터의 출력을 증폭하는 역활을 다한다. 또한, 센스 앰프군(63)상에는 센스 앰프군(63)이 연장되어 있는 방향을 따라 블록 선택 신호(blk0, blk1, ···)를 송신하는 블록 신호선이 배치되어 있다.
도 7의 (b)에 도시된 부WD 신호 발생 회로(64)는 인접하는 블록의 선택 신호(blk0, blk1)의 논리합을 취하는 OR 회로(64a)와, 그 OR 회로(64a)의 출력과 워드 드라이버(54)로부터의 주WD 선택 신호(mwd)와의 NAND를 취하는 NAND 회로(64b)와, 그 NAND 회로(64b)의 출력을 반전하는 인버터(64c)를 구비한다. 인버터(64c)의 입출력에 있어서의 상보 신호가 부WD 선택 신호(swdz, swdx)가 된다.
부WD 신호 발생 회로(64)에 의해 발생된 상보의 부WD 선택 신호(swdz, swdx) 각각은 그 부WD 신호 발생 회로(64)에 접속된 복수의 부워드 디코더(65)로 입력된다. 이들 복수의 부워드 디코더(65)중, 주워드 디코더(58)에 의해 선택된 주선택선(mwl)에 접속된 부워드 디코더(65)에 의해 부선택선(sw1)이 활성화된다. 이에 따라, 원하는 메모리 셀의 선택이 이루어지고, 데이터의 기록 또는 판독이 행해진다.
도 8은 뱅크 50(Bank0) 및 뱅크 51(Bank1)을 제어하기 위한 각 신호를 도시한 타이밍 차트이다. 이하, 도 8에 도시된 신호중 주요한 신호에 대해서 설명한다. 뱅크(50)가 액티브 커맨드(ACT0)를 접수하면, 신호(bras0z)가 상승한다. 이 신호(bras0z)는 뱅크가 액티브 상태인지 프리 차지 상태인지를 나타내는 상태 신호 로서, 해당하는 뱅크가 액티브 상태인 기간 동안은 "H" 상태를 유지한다. 그리고, 그 "H" 상태 신호(bras0z)를 받아 선택하고자 하는 메모리 셀이 속하는 블록의 블록 선택 신호(blkz)가 상승한다.
또한, 상기 "H" 상태 신호(bras0z)를 받아 로우 어드레스에 따라서 선택된 주WD 선택 신호(swl)가 상승하고, 또한 부WD 신호 발생 회로(64)에 있어서, "H"의 주WD 선택 신호(mwd)와 블록 선택 신호(blkz)와의 논리를 취함으로써 부WD 선택 신호(swdz, swdx)가 활성화된다.
한편, 주선택선(mwl)은 로우 어드레스에 따라서, 주워드 디코더(58)에 의해 어느 하나가 선택되면 "L"로 떨어진다. 이와 같이, 선택 상태에서 "L"로 떨어진 주선택선(mwl)의 신호와, 상기 활성화된 부WD 선택 신호(swdz, swdx)에 의해, 해당하는 부워드 디코더(65)에 의해 선택하고자 하는 메모리 셀의 부선택선(swl)이 상승된다. 그 후, 메모리 셀에 대응한 비트선을 통해 메모리 셀로의 기록, 판독이 행해진다.
그러나, 상기 종래의 기술에서는, 도 6에 도시된 바와 같이 복수의 뱅크(50∼53)를 독립적으로 제어하기 위해서, 뱅크(50∼53)의 각각에 대하여 워드 드라이버(54∼57)를 설치할 필요가 있고, 동일 기능의 회로가 각각의 뱅크(50∼53)에 대응하여 존재하게 된다. 이에 따라, 워드 드라이버(54∼57)에 대응하는 트랜지스터의 구성층의 점유 면적이 증가할 뿐 아니라, 동일 계통의 제어 배선이 각각의 뱅크(50∼53)에 대하여 이루어지기 때문에 배선층의 면적도 증가하게 된다. 그 때 문에, 칩 면적이 증대한다는 문제가 발생하였다.
또한, 동일 기능의 회로가 복수 존재함으로써 전류 구동 부하가 증대하게 되고, 소비 전류가 커진다는 문제가 발생하였다. 또한, 구동 부하의 증대에 따른 구동 속도의 지연이라는 문제도 발생하였다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 복수의 뱅크를 독립적으로 제어 가능한 반도체 기억 장치에 있어서, 각 뱅크를 제어하는 회로의 면적을 최소한으로 억제함으로써, 칩 크기를 축소하는 동시에 제어 회로에 흐르는 전류의 부하를 저감시켜 소비 전류를 적게 할 수 있도록 하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는 메모리 셀이 배열된 복수의 뱅크를 가지며, 상기 뱅크에 속하는 원하는 워드선을 어드레스에 따라서 정해진 제1 선택 신호 및 제2 선택 신호에 기초하여 선택하도록 이루어진 반도체 기억 장치로서, 상기 제1 선택 신호를 펄스 신호로 하는 동시에 상기 제1 선택 신호의 상태 변화에 기초하여 변화된 상기 제2 선택 신호의 상태를 소정 시간 유지하는 것을 특징으로 한다.
본 발명의 반도체 기억 장치의 일 형태예에 있어서는, 상기 제1 선택 신호는 상기 복수의 뱅크에 공통으로 설치한 상기 제1 선택 신호를 발생하는 회로로부터 각 뱅크로 공급되는 것을 특징으로 한다.
본 발명의 반도체 기억 장치의 일 형태예에 있어서는, 상기 제1 선택 신호를 발생하는 회로는 상기 복수의 뱅크가 배치된 전 영역의 거의 중앙에 배치되는 것을 특징으로 한다.
본 발명의 반도체 기억 장치의 일 형태예에 있어서는, 상기 펄스 신호의 인가에 의해 상기 제2 선택 신호가 액티브 상태로 되고, 적어도 프리 차지될 때까지는 상기 제2 선택 신호의 액티브 상태를 유지하는 래치 회로를 갖는 것을 특징으로 한다.
본 발명의 반도체 기억 장치의 일 형태예에 있어서는, 상기 래치 회로는 상기 제2 선택 신호를 발생하는 회로내에 설치되는 것을 특징으로 한다.
본 발명의 반도체 기억 장치의 일 형태예에 있어서는, 상기 래치 회로는 상기 메모리 셀에 접속된 비트선을 구동하는 센스 앰프와, 상기 제2 선택 신호에 기초하여 상기 원하는 워드선을 활성화하는 워드 디코더의 교차 위치에 있어서의 상기 제2 선택 신호를 발생하는 회로내에 배치되어 있는 것을 특징으로 한다.
본 발명은 상기 기술 수단으로 이루어지기 때문에, 발생된 제1 선택 신호의 각각의 펄스가 복수의 뱅크에 부여됨으로써, 복수의 뱅크에 있어서 제2 선택 신호가 하나의 제1 선택 신호에 의해 공통으로 제어되는 동시에 각 뱅크마다 부여되는 상기 펄스에 따라서 변화된 제2 선택 신호의 상태가 각 뱅크에 있어서 소정 시간 유지되기 때문에, 제1 선택 신호의 펄스가 하강한 후에도 그 뱅크의 활성화가 계속해서 유지되고, 데이터의 판독이나 기록을 각 뱅크 독립적으로 행할 수 있게 된다.
이하, 본 발명의 일 실시 형태를 도면에 기초하여 설명한다. 도 1은 본 발명의 일 실시 형태에 관한 반도체 기억 장치인 SDRAM의 주요 구성을 도시한 블록도이다. 도 1에 도시된 SDRAM은 도 6에 도시된 것과 마찬가지로 4 뱅크의 독립 동작을 행하는 SDRAM이다.
도 1에 도시된 바와 같이, 각 뱅크(Bank0∼Band3)(10∼13)는 서로 근접하여 배치되고, 뱅크(11)와 뱅크(12) 사이에 모든 뱅크(10∼13)에 있어서 공통의 워드 드라이버[주WD 신호 발생 회로(mwdgen)](1)가 설치되어 있다. 이 주WD 신호 발생 회로(1)로부터 발생된 주WD 선택 신호(mwd)는 각 뱅크(10∼13)로 공급된다. 또한, 각 뱅크(10∼13)에 대응하여 주워드 디코더(mwdec)(14∼17)가 설치되어 있다. 주워드 디코더(14∼17)에는 복수의 주선택선(mwl)이 접속되어 있다.
도 2의 (a)는 도 1에 도시된 뱅크(Bank0)(10)내에서의 화살표 A로 도시된 원내의 범위를 확대하여 도시한 도면이다. 또한, 도 2의 (b)는 도 2의 (a)에 도시된 부워드 디코더군(swdecs)(2)과 센스 앰프군(sense Amps)(3a, 3b)의 교차부(SS-Cross부, 화살표 B로 도시된 원내)에 배치된 부WD 신호 발생 회로(swdgen)(4)와, 그 부WD 신호 발생 회로(4)에 접속되는 부워드 디코더(swdec)(5)를 더욱 확대하여 도시한 도면이다.
뱅크내는 워드선 방향을 따라 복수의 블록(도 1중의 mwdec내에 점선으로 도시된 바와 같이 4개의 블록)으로 구획되어 있고, 도 2의 (a)에 도시된 바와 같이, 각 블록내에는 부워드 디코더군(2)과 센스 앰프군(3a, 3b)이 직교함으로써 복수의 셀 어레이 단위가 형성되어 있다. 블록내에는 복수의 메모리 셀(도시되지 않음)이 격자형으로 배치되어 있다. 또한, 부선택선(swl)은 양측의 부워드 디코더군(2)으로부터 각 메모리 셀을 향해 교대로 빗살형으로 연장되어 있고, 각 메모리 셀에 대하여 접속되어 있다.
센스 앰프군(3a, 3b)은 메모리 셀이 배치된 영역을 사이에 두고 대향하여 설 치되고, 비트선(도시되지 않음)이 양측의 센스 앰프군(3a, 3b)으로부터 각 메모리 셀을 향하여 교대로 빗살형으로 연장되어 있다. 센스 앰프군(3)은 이 비트선으로부터의 출력을 증폭하는 역활을 다한다. 선택하고자 하는 메모리 셀에 대응하는 부선택선(swl)을 선택하여 그 메모리 셀과 접속된 비트선에 의해 데이터의 기록, 판독을 행할 수 있다.
상기 센스 앰프군(3a, 3b)상에는 2가닥의 블록 선택 신호선이 센스 앰프군(3)과 동일한 방향으로 연장되어 있다. 2가닥의 블록 선택 신호선에는 뱅크내에 존재하는 복수의 블록중 로우 어드레스에 따라서 선택된 특정한 센스 앰프군(3a, 3b)의 양측의 블록에 해당하는 블록 선택 신호가 활성화된다.
도 2의 (b)에 있어서, 도 1의 주WD 신호 발생 회로(1)로부터는, 로우 어드레스에 따른 주WD 선택 신호(mwd)가 출력되어 부워드 디코더군(2)과 센스 앰프군(3a, 3b)의 교차부에 배치된 상기 로우 어드레스에 대응하는 부WD 신호 발생 회로(4)로 입력된다.
한편, 선택하고자 하는 메모리 셀의 로우 어드레스에 따라서, 대응하는 블록의 블록 선택 신호(blk0, blk1)도 부WD 신호 발생 회로(4)로 입력된다. 부WD 신호 발생 회로(4)에서는, OR 회로(6)에 의해 인접하는 블록 선택 신호사이에서 논리합이 취해지기 때문에, 센스 앰프군(3a)중 어느 하나가 선택되어 있으면, OR 회로(6)로부터는 "H"의 신호가 출력되게 된다.
그리고, 상기 주WD 신호 발생 회로(1)에 의해 입력된 주WD 선택 신호와 OR 회로(6)의 출력 신호가 NAND 회로(7)에 입력되고, 여기서 NAND가 취해져 그 출력 신호가 부WD 신호 발생 회로(4)의 래치 회로(8)로 입력된다. 래치 회로(8)에서는, NAND 회로(7)에 의한 출력을 리셋 신호가 가해질 때까지의 소정 시간 유지한다. 유지된 신호는 각각 인버터(9)에 의해 반전되고, 상보의 부WD 선택 신호(swdx, swdz)로서 부WD 신호 발생 회로(4)로부터 출력된다. 래치 회로(8)에는 소정의 타이밍으로 리셋 신호(Reset)가 입력되어 래치 회로(8)에 의해 유지된 상태의 리셋을 행한다.
부WD 신호 발생 회로(4)로부터 출력된 부WD 선택 신호(swdx, swdz)는 그 부WD 신호 발생 회로(4)에 접속된 복수의 부워드 디코더(5)에 입력된다. 부워드 디코더(5)에는 주선택선(mwl)(18)이 접속되어 있고, 부WD 선택 신호(swdx, swdz)와는 별계통으로, 주워드 디코더(14)에 의해 로우 어드레스에 따른 주선택선(18)이 선택되어 있다. 그리고, 주선택선(18)의 신호에 의해 CMOS 회로(19)가 ON하여 상보의 부WD 선택 신호(swdx, swdz)가 부워드 디코더(5)로 입력되고 있는 동안, 부선택선(swl)(20)이 상승된다. 이에 따라, 상승된 부선택선(20)에 접속된 메모리 셀이 선택되어 데이터의 기록 또는 판독이 행해진다.
도 3의 (a)은 비트선 쇼트 및 프리 차지 제어 회로(blsdrv)(21)와 비트선 트랜스퍼 제어 회로(bltdrv)(22)의 구성을 나타내고 있다. 이들 제어 회로에 의해, 블록 선택 신호에 기초하여 프리 차지 해제 신호(brs)와 셀 어레이 선택 신호(blt)가 출력된다.
또한, 도 3의 (b)은 센스 앰프 활성화 회로(sadrv)(23)의 구성을 나타내고 있다. 이 센스 앰프 활성화 회로(23)는 센스 앰프용 전원의 구동 회로로서, 센스 앰프의 래치 인에이블 신호(lex, lez)가 입력됨으로써 활성화되고, 센스 앰프의 전원을 프리 차지 상태로부터 증폭에 필요한 전위까지 변화시킨다. 센스 앰프 활성화 회로(23)의 출력인 센스 앰프의 활성화 신호(psa, nsa)가 시작되는 한쪽이 "H"로 상승하고, 다른쪽이 "L"로 떨어짐으로써, 센스 앰프에 의해 비트선의 미소 전위가 증폭되어 간다.
다음에, 도 4를 참조하면서, 뱅크(Bank0)(10) 및 뱅크(Bank1)(11)을 제어하는 각 신호의 출력 타이밍을 설명한다. 도 4는 도 8과 같이, 『Bank0 액티브, Bank1 액티브, Bank0 프리 차지, Bank1 프리 차지』의 순으로 커맨드를 실행한 경우의 주요 신호의 개략 파형을 도시한 타이밍 차트이다.
도 4에 도시된 바와 같이, 전 뱅크에 공통의 주WD 신호 발생 회로(1)로부터, 뱅크(10, 11)에 공통의 펄스 신호인 주WD 선택 신호(mwd)가 공급되고, 이것에 기초하여 양 뱅크(10, 11)의 제어가 이루어진다. 주WD 선택 신호(mwd)의 각 펄스는 뱅크가 액티브 상태인지 프리 차지 상태인지를 나타내는 상태 신호(brasz)를 받아 로우 어드레스에 의해 선택된 것이 상승한다.
우선, 뱅크(10)를 제어하는 각 신호에 대해서 설명한다. 상태 신호(bras0z)는 뱅크내의 블록의 제어 상태를 나타내는 신호로서, 뱅크(10)로의 액티브 커맨드(ACT0)를 받아 선택 상태(Hi 상태)로 되고, 뱅크(10)로의 프리 차지 커맨드(PRE0)를 받아 비선택 상태(Lo 상태)로 전환하는 신호이다. 그리고, 이 상태 신호(bras0z)가 "H"가 된 것을 받아 커맨드와 동시에 판독한 로우 어드레스로 논리가 취해져 선택되어야 할 센스 앰프 블록에 해당하는 블록 선택 신호(blkz)와 주WD 선택 신호의 제1 펄스가 상승한다.
이 블록 선택 신호(blkz)의 상승을 받아 프리 차지 해제 신호(brs)가 하강한다. 프리 차지 해제 신호(brs)는 비트선의 프리 차지 트랜지스터를 제어하고 있는 신호로서, 도 3의 (a)의 비트선 트랜스퍼 제어 회로(21)로부터 출력된다. 이 프리 차지 해제 신호(brs)가 하강함으로써, 액세스되는 비트선의 쇼트 및 프리 차지 해제가 행해져 데이터를 받을 준비가 센스 앰프측에서 행해진다.
또한, 상기 블록 선택 신호(blkz)의 상승을 받아 셀 어레이 선택 신호(blt)가 하강한다. 셀 어레이 선택 신호(blt)는 어떤 센스 앰프군의 양측에 배치된 셀 어레이중, 어느 하나의 셀 어레이를 선택할지를 제어하는 신호로서, 도 3의 (b)의 비트선 트랜스퍼 제어 회로(22)로부터 출력된다. 셀 어레이 선택 신호(blt)는 센스 앰프와 셀 어레이의 접속 관계를 제어하는 트랜스퍼 게이트를 제어한다. 즉, 프리 차지 상태에서는 센스 앰프에 대하여 양측의 셀 어레이가 접속되어 있지만, 블록 선택 신호를 발생시켰을 때, 셀 어레이 선택 신호(blt)가 "L"로 전환됨으로써, 선택되지 않는 측의 블록의 셀 어레이를 분리하는 동작이 이루어진다.
그리고, 주WD 선택 신호(mwd)와 블록 선택 신호(blkz)의 상승에 따라서, 이들 양쪽 신호의 논리가 도 2의 부WD 신호 발생 회로(4)에 의해 취해짐으로써, 부WD 신호 발생 회로(4)로부터 출력되는 상보의 관계에 있는 부WD 선택 신호(swdx, swdz)가 활성화된다. 그리고, 활성화된 부WD 선택 신호의 상태는 도 4에 도시된 바와 같이, 프리차지 커맨드의 입력에 따라서 리셋 신호가 입력될 때까지 래치 회로(8)에 의해 유지된다.
한편, 부WD 선택 신호(swdx, swdz)와는 다른 계통으로, 상태 신호(bras0z)에 기초하여 주워드 디코더(14)에 의해 선택하고자 하는 메모리 셀의 로우 어드레스로 논리가 취해져 1가닥의 주선택선(mwl)이 선택된다. 이 때, 주선택선(mwl)의 출력이 선택됨으로써 "L"로 전환된다.
이와 같이, 주선택선(mwl)의 출력이 "L"로 되고, 부WD 선택 신호(swdx, swdz)가 활성화됨으로써, 부워드 디코더(5)에 있어서 원하는 부선택선(swl)이 선택되어 그 신호가 상승된다. 부선택선(swl)이 선택됨으로써, 다른 칼럼 어드레스에 따라서 선택된 비트선으로부터 메모리 셀에 기억되어 있던 기억 정보가 출력된다.
센스 앰프의 래치 인에이블 신호(lex/lez)는 센스 앰프의 제어 신호로서, 도 3의 (b)에 도시된 센스 앰프 활성화 회로(23)에 의해 센스 앰프 활성화 신호(psa, nsa)가 발생된다. 이 센스 앰프 활성화 신호(psa, nsa)가 센스 앰프로 공급됨으로써, 비트선의 미소 전위가 증폭된다. 이에 따라, 메모리 셀에 기억된 정보를 판독할 수 있게 된다. 신호 bit line은 메모리 셀로부터 센스 앰프로 판독된 출력을 나타내고 있다.
뱅크(10)에 있어서 데이터의 판독이 개시되면, 계속해서 뱅크(11)가 액티브 커맨드(ACT1)를 받는다. 이것에 따라서, 뱅크(11)에서는, 상태 신호(bras1z)가 상승한다. 이것을 받아 선택하고자 하는 메모리 셀의 로우 어드레스로 논리가 취해져 선택되어야 할 센스 앰프 블록에 해당하는 블록 선택 신호(blkz)와 주WD 선택 신호(mwd)의 제2 펄스가 상승한다.
그리고, 이 주WD 선택 신호(mwd)와 블록 선택 신호(blkz)의 상승을 받아 그 양쪽의 신호의 논리가 도 2의 부WD 신호 발생 회로(4)에 의해 취해짐으로써, 뱅크(10)와 같이 부WD 신호 발생 회로(4)로부터 출력되는 상보 관계에 있는 부WD 선택 신호(swdx, swdz)가 활성화된다. 그리고, 활성화된 부WD 선택 신호(swdx, swdz)의 상태가 리셋 신호를 받을 때까지 유지된다.
이와 같이, 본 실시 형태에서는, 주WD 신호 발생 회로(1)의 출력인 주WD 선택 신호(mwd)를, 4 뱅크(10∼13)중 어느 하나의 액티브 커맨드를 받아 들였을 때에 발생하는 펄스 신호로 하는 동시에 부WD 선택 신호(swdx, swdz)의 상태를 유지하는 래치 회로(8)를 부WD 신호 발생 회로(4)의 내부에 삽입하고 있다. 이에 따라, 하나의 주WD 신호 발생 회로(1)로부터 출력되는 펄스적인 주WD 선택 신호(mwd)에 의해 각 뱅크(10∼13)의 부WD 선택 신호(swdx, swdz)를 제어할 수 있는 동시에 주WD 선택 신호(mwd)를 펄스 신호로 했음에도 불구하고 부WD 선택 신호(swdx, swdz)의 액티브 상태를 유지할 수 있다. 따라서, 주WD 선택 신호(mwd)를 전 뱅크에서 공통으로 사용할 수 있게 되고, 주WD 신호 발생 회로(1)를 4 뱅크(10∼13)에서 공유하여 뱅크의 독립 동작을 행할 수 있다.
주WD 신호 발생 회로(1)를 공유화하므으로써, 주WD 신호 발생 회로(1)의 배치 면적을 대폭 축소할 수 있다. 또한, 주WD 신호 발생 회로(1)로의 입력 어드레스에 관련된 배선도 하나로 통합할 수 있어 배선의 점유 면적을 감소시킬 수 있다. 또한, 이와 같이 주WD 신호 발생 회로(1)의 수를 줄이는 동시에 배선을 짧게 할 수 있기 때문에, 구동 부하를 감소시킬 수 있다.
또한, 주WD 신호 발생 회로(1)를 공유하는 복수의 뱅크(10∼13)의 전 영역의 거의 중앙에 배치함으로써, 구동 회로로부터 종단 부분까지의 배선의 최장 거리를 짧게 할 수 있고, 복수 뱅크를 확고하게 배치하여 그 단 부분에 주WD 신호 발생 회로(1)를 배치한 경우 등에 비하여 동작 속도면에서 보다 바람직한 결과를 얻을 수 있다.
또, 본 실시 형태에서는 부WD 선택 신호(swdx, swdz)의 액티브 상태를 래치 회로(8)에 의해 유지하도록 하였지만, 다른 회로를 이용하여 액티브 상태를 유지하도록 하여도 좋다. 또한, 주WD 신호 발생 회로(1)를 뱅크(10∼13)의 전부에 있어서 공유화시키지 않고, 임의의 복수의 뱅크에서 공유하도록 하여도 좋다.
본 발명에 따르면, 제1 선택 신호를 펄스 신호로 하는 동시에 제1 선택 신호에 따라서 변화되는 제2 선택 신호의 상태를 소정 시간 유지하도록 하였기 때문에, 제1 선택 신호의 발생 회로를 복수의 뱅크사이에서 공유할 수 있다. 따라서, 반도체 기억 장치의 칩 면적을 감소시킬 수 있는 동시에 소비 전류를 감소시킬 수 있다.

Claims (12)

  1. 각각이 메모리 셀들과 래치 회로를 포함하는 복수의 뱅크와;
    어드레스에 따라서 발생된 제1 및 제2 선택 신호에 기초하여 상기 복수의 뱅크에 속한 워드선들 중 하나를 선택하는 워드선 구동 회로
    를 포함하며,
    상기 제1 선택 신호는 펄스 신호이고, 상기 제1 선택 신호의 상태 변화에 기초하여 변화된 상기 제2 선택 신호의 상태는 상기 래치 회로에서 유지되며,
    상기 제2 선택 신호는 상기 펄스 신호의 인가에 의해 액티브 상태가 되고, 상기 래치 회로는 상기 복수의 뱅크에서 프리 차지 동작을 개시할 때까지는 상기 제2 선택 신호의 액티브 상태를 유지하는 것인 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 뱅크가 공유하는 제1 회로가 상기 제1 선택 신호를 각 뱅크로 공급하는 것인 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1 회로는 상기 복수의 뱅크가 배치된 전 영역의 중앙에 배치되는 것인 반도체 기억 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 래치 회로는 상기 제2 선택 신호를 발생하는 제2 회로 내에 형성되는 것인 반도체 기억 장치.
  6. 복수의 메모리 뱅크와;
    상기 복수의 메모리 뱅크에 공통으로 배치되고, 제1 어드레스에 기초하여 제1 선택 신호를 발생하는 공통 워드 드라이버 회로
    를 포함하며,
    상기 복수의 메모리 뱅크의 각각은,
    부워드선들에 접속되는 메모리 셀들과;
    제2 어드레스에 기초하여 주워드선을 선택하는 주워드 디코더와;
    상기 제1 선택 신호에 기초하여 부워드 선택 신호를 활성화하고 프리 차지 커맨드에 기초하여 리셋 신호에 의해 리셋되는 래치 회로를 갖는 부워드 신호 발생기와;
    상기 부워드 선택 신호와 상기 선택된 주워드선에 기초하여 상기 부워드선들 중 하나를 선택하는 부워드 디코더를 포함하는 것인 반도체 기억 장치.
  7. 삭제
  8. 제6항에 있어서, 상기 제1 선택 신호는 펄스 신호이고, 액티브 커맨드에 기초하여 발생되는 것인 반도체 기억 장치.
  9. 제6항에 있어서, 상기 부워드 디코더는,
    상기 부워드 선택 신호를 수신하는 신호선과 기준 전위선 사이에 직렬로 접속되는 PMOS 트랜지스터 및 NMOS 트랜지스터로서, 이들의 공통 게이트는 상기 주워드선에 접속되고, 이들 사이의 접속 노드는 상기 부워드선에 접속되는 것인 PMOS 트랜지스터 및 NMOS 트랜지스터와;
    상기 부워드선과 상기 기준 전위선 사이에 접속되어, 상기 부워드 선택 신호의 상보 신호에 의해 제어되는 제2 NMOS 트랜지스터를 포함하는 것인 반도체 기억 장치.
  10. 제6항에 있어서, 상기 복수의 메모리 뱅크의 각각은,
    각각이 복수의 센스 앰프를 포함하는 복수의 센스 앰프 칼럼과;
    각각이 상기 부워드 디코더를 포함하는 복수의 부워드 디코더 로우를 더 포함하며,
    상기 부워드 신호 발생기는 상기 센스 앰프 칼럼과 상기 부워드 디코더 로우 사이의 교차 영역에 배치되는 것인 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 제2 선택 신호를 발생하는 제2 회로와;
    상기 메모리 셀들에 접속된 비트선을 구동하는 센스 앰프와;
    상기 제2 선택 신호에 응답하여 상기 원하는 워드선을 활성화하는 워드 디코더를 더 포함하며,
    상기 래치 회로는 상기 제2 회로 내에 형성되는 것인 반도체 기억 장치.
  12. 제10항에 있어서, 상기 복수의 메모리 뱅크의 각각은 상기 센스 앰프 칼럼에 의해 복수의 메모리 블록으로 분할되고, 상기 부워드 신호 발생기는 상기 제1 선택 신호와 상기 복수의 메모리 블록 중 하나를 지정하는 블록 선택 신호에 기초하여 상기 부워드 선택 신호를 활성화하는 것인 반도체 기억 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304890B2 (en) * 2005-12-13 2007-12-04 Atmel Corporation Double byte select high voltage line for EEPROM memory block

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024799A (ko) * 1996-09-20 1998-07-06 가네코 히사시 반도체 메모리 디바이스에서 사용하기 위한 디코드 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5363330A (en) * 1991-01-28 1994-11-08 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming
JP2000011639A (ja) * 1998-06-19 2000-01-14 Mitsubishi Electric Corp 半導体記憶装置
JP2000040361A (ja) * 1998-07-21 2000-02-08 Mitsubishi Electric Corp ディバイデッドワードライン方式の半導体記憶装置
JP2000113670A (ja) * 1998-10-05 2000-04-21 Mitsubishi Electric Corp 同期型半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024799A (ko) * 1996-09-20 1998-07-06 가네코 히사시 반도체 메모리 디바이스에서 사용하기 위한 디코드 회로

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