JP2000040361A - ディバイデッドワードライン方式の半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はディバイデッドワードライン方式
の半導体記憶装置に関し、隣接する複数のサブワードラ
イン間におけるノイズの影響を抑制して、データ破壊を
有効に防止することを目的とする。 【解決手段】 開放端を備える複数のサブワードライン
ＳＷＬ<０>〜ＳＷＬ<７>と、ＳＷＬ<０>〜ＳＷＬ<３>或
いはＳＷＬ<４>〜ＳＷＬ<７>に共通なメインワードライ
ンＭＷＬ<０>，ＭＷＬ<１>を設ける。指定されたアドレ
スに対応するか否かに応じて、それぞれのサブワードラ
インの所定部位に、選択的に高電位または低電位を供給
する機構を設ける。ＳＷＬ<０>〜ＳＷＬ<７>の開放端
を、接地電位に接続可能なＮ型ＭＯＳトランジスタ４
８，５０を設ける。隣接するサブワードラインが活性化
される際にＮ型ＭＯＳトランジスタ４８，５０をオン状
態とする機構を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディバイデッドワ
ードライン方式の半導体記憶装置に係り、特に、隣接す
る複数のサブワードライン間におけるノイズの影響を抑
制するうえで好適なディバイデッドワードライン方式の
半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の方式の一つとして、従
来、ディバイデッドワードライン（ＤＷＬ）方式が知ら
れている。以下、この方式を用いる半導体記憶装置を
「ＤＷＬ式記憶装置」と称す。図７は、従来のＤＷＬ式
記憶装置の要部の回路図を示す。従来のＤＷＬ式記憶装
置は、複数のメモリバンクを備えている。図７に示すメ
モリバンク領域１０は、それら複数のメモリバンクのう
ちの一つの一部である。メモリバンク領域１０には、複
数のメモリセル（図示せず）が２次元的に配置されてい
る。

【０００３】従来のＤＷＬ式記憶装置は、複数のメイン
ワードライン（ＭＷＬ）を備えている。図７に示すＭＷ
Ｌ<０>，ＭＷＬ<１>はそれらの一部である。ＭＷＬ<０
>，ＭＷＬ<１>は、メモリバンク領域１０を貫いて延在
するように設けられている。ＭＷＬ<０>，ＭＷＬ<１>
は、具体的には、メモリセル等の上層部にアルミ配線に
より形成されている。

【０００４】従来のＤＷＬ式記憶装置は、複数のサブワ
ードライン（ＳＷＬ）を備えている。図７に示すＳＷＬ
<０>〜ＳＷＬ<７>はそれらの一部である。ＳＷＬ<０>〜
ＳＷＬ<７>は、ＭＷＬ<０>，ＭＷＬ<１>の下層に形成さ
れるトランスファゲートであり、ポリシリコンにより構
成されている。ＳＷＬ<０>〜ＳＷＬ<３>は、ＭＷＬ<０>
と対応して設けられている。一方、ＳＷＬ<４>〜ＳＷＬ
<７>は、ＭＷＬ<１>と対応して設けられている。以下、
ＳＷＬ<０>〜ＳＷＬ<３>およびＳＷＬ<４>〜ＳＷＬ<７>
を、それぞれ、「同一組に属するＳＷＬ」と称す。

【０００５】メモリバンク領域１０に配置されている個
々のメモリセルは、ロウアドレスおよびカラムアドレス
を指定することで特定することができる。従来のＤＷＬ
式記憶装置において、上述したＭＷＬ<０>，ＭＷＬ<１>
およびＳＷＬ<０>〜ＳＷＬ<７>は、メモリセルのロウア
ドレスを指定するために用いられる。

【０００６】従来のＤＷＬ式記憶装置は、更に、複数の
サブデコーダ帯を備えている。それらのサブデコーダ帯
は、全てのメモリバンクの両側にサブデコーダ帯が配置
されるように設けられている。図７に示すサブデコーダ
帯１２，１４は、それらの領域のうち、メモリバンク領
域１０の両側に位置する領域である。

【０００７】サブデコーダ帯１２には、サブデコーダラ
インＳＤＬ<０>および反転サブデコーダライン／ＳＤＬ
<０>の対、および、サブデコーダラインＳＤＬ<２>およ
び反転サブデコーダライン／ＳＤＬ<２>の対が設けられ
ている。ＳＤＬ<０>およびＳＤＬ<２>には、図示しない
サブロウデコーダから、サブデコード信号ＳＤ<０>およ
びＳＤ<２>が供給されている。また、／ＳＤＬ<０>およ
び／ＳＤＬ<２>には、図示しないサブロウデコーダか
ら、反転信号／ＳＤ<０>および／ＳＤ<２>が供給されて
いる。

【０００８】一方、サブデコーダ帯１４には、サブデコ
ーダラインＳＤＬ<１>および反転サブデコーダライン／
ＳＤＬ<１>の対、および、サブデコーダラインＳＤＬ<
３>および反転サブデコーダライン／ＳＤＬ<３>の対が
設けられている。ＳＤＬ<１>およびＳＤＬ<３>には、図
示しないサブロウデコーダから、サブデコード信号ＳＤ
<１>およびＳＤ<３>が供給されている。また、／ＳＤＬ
<１>および／ＳＤＬ<３>には、図示しないサブロウデコ
ーダから、反転信号／ＳＤ<１>および／ＳＤ<３>が供給
されている。

【０００９】ＳＷＬ<０>，ＳＷＬ<２>，ＳＷＬ<４>およ
びＳＷＬ<６>は、サブデコーダ帯１２を貫通すると共
に、サブデコーダ帯１４の近傍で開放端となるように設
けられている。以下、これらのサブワードラインを偶数
側サブワードラインと称す。一方、ＳＷＬ<１>，ＳＷＬ
<３>，ＳＷＬ<５>およびＳＷＬ<７>は、サブデコーダ帯
１４を貫通すると共に、サブデコーダ帯１２の近傍で開
放端となるように設けられている。以下、これらのサブ
ワードラインを奇数側サブワードラインと称す。

【００１０】ＳＷＬ<０>は、Ｎ型ＭＯＳトランジスタ１
６を介して偶数側共通接地ライン１８に接続されている
と共に、トランジスタ対２０を介して偶数側共通接地ラ
イン１８およびＳＤＬ<０>に接続されている。Ｎ型ＭＯ
Ｓトランジスタ１６のゲートには、／ＳＤＬ<０>が接続
されている。トランジスタ対２０は、Ｎ型ＭＯＳトラン
ジスタ２２およびＰ型ＭＯＳトランジスタ２４を備えて
いる。これらのＭＯＳトランジスタのゲートにはＭＷＬ
<０>が接続されている。

【００１１】他の偶数側サブワードラインＳＷＬ<２>，
ＳＷＬ<４>，ＳＷＬ<６>も、ＳＷＬ<０>と同様に、それ
ぞれ、Ｎ型ＭＯＳトランジスタ１６およびトランジスタ
対２０を介して、偶数側共通接地ライン１８、および、
ＭＷＬ<０>またはＭＷＬ<１>に接続されている。一方、
奇数側サブワードラインＳＷＬ<１>，ＳＷＬ<３>，ＳＷ
Ｌ<５>，ＳＷＬ<７>は、それぞれ、Ｎ型ＭＯＳトランジ
スタ１６およびトランジスタ対２０を介して、奇数側共
通接地ライン２６、および、ＭＷＬ<０>またはＭＷＬ<
１>に接続されている。

【００１２】従来のＤＷＬ式記憶装置において、ＭＷＬ
<０>，ＭＷＬ<０>には図示しないメインロウデコーダが
接続されている。メインロウデコーダは、指定されたロ
ウアドレスがＳＷＬ<０>〜ＳＷＬ<３>の何れかに対応す
る場合はＭＷＬ<０>に昇圧電位Ｖｐｐを供給し、一方、
ロウアドレスがそれらの何れにも対応しない場合は、Ｍ
ＷＬ<０>を接地電位ＧＮＤに維持する。同様に、メイン
ロウデコーダは、指定されたロウアドレスがＳＷＬ<４>
〜ＳＷＬ<７>の何れかに対応する場合はＭＷＬ<１>に昇
圧電位Ｖｐｐを供給し、一方、ロウアドレスがそれらの
何れにも対応しない場合は、ＭＷＬ<１>を接地電位Ｖｓ
ｓに維持する。

【００１３】また、従来のＤＷＬ式記憶装置において、
上述したサブロウデコーダは、指定されたロウアドレス
が、偶数側サブワードラインのうち同一組のＳＷＬの中
で小さい符号値を有するものに対応する場合は、具体的
には、ＳＷＬ<０>またはＳＷＬ<４>等に対応する場合
は、ＳＤ<０>を昇圧電位Ｖｐｐとし、かつ、／ＳＤ<０
＞を接地電位Ｖｓｓとする。この際、他のサブデコード
信号ＳＤ＜１>〜ＳＤ<３>は接地電位Ｖｓｓに、また、
他の反転信号／ＳＤ<１>〜／ＳＤ<３>は昇圧電位Ｖｐｐ
に維持される。

【００１４】そして、サブロウデコーダは、指定された
ロウアドレスが、ＳＷＬ<２>またはＳＷＬ<６>に対応す
る場合は、ＳＤ<２>を昇圧電位Ｖｐｐとし、かつ、／Ｓ
Ｄ<２>を接地電位Ｖｓｓとする。また、サブロウデコー
ダは、指定されたロウアドレスが、ＳＷＬ<１>またはＳ
ＷＬ<５>に対応する場合、および、ＳＷＬ<３>またはＳ
ＷＬ<７>に対応する場合に、それぞれ対応するサブデコ
ード信号（ＳＤ<１>またはＳＤ<３>）を昇圧電位Ｖｐｐ
とし、かつ、対応する反転信号（／ＳＤ<１>または／Ｓ
Ｄ<３>）を接地電位Ｖｓｓとする。

【００１５】従来のＤＷＬ式記憶装置において、例え
ば、ＳＷＬ<０>に対応するロウアドレスが指定される
と、ＭＷＬ<０>が接地電位Ｖｓｓとなる。その結果、ト
ランジスタ対２０のＰ型ＭＯＳトランジスタ２４がオン
となり、ＳＷＬ<０>とＳＤＬ<０>とが導通状態となる。
また、上記の状況下では、ＳＤ<０>がＶｐｐとなり、か
つ、／ＳＤ<０>がＶｓｓとなる。この場合、Ｎ型ＭＯＳ
トランジスタ１６が遮断された状態で、ＳＤＬ<０>から
ＳＷＬ<０>にＶｐｐが伝搬する。その結果、ＳＷＬ<０>
が高電位となる。

【００１６】上記の如くＳＷＬ<０>に対応するロウアド
レスが指定された場合に、ＳＷＬ<１>〜ＳＷＬ<３>は、
それぞれ、Ｎ型ＭＯＳトランジスタ１６を介して共通接
地ライン１８または２６に接続され、かつ、トランジス
タ対２０を介して対応するＳＤＬ<１>、ＳＷＬ<２>また
はＳＷＬ<３>に接続される。この際、ＳＤＬ<１>〜ＳＤ
Ｌ<３>には、Ｖｓｓが供給されている。従って、ＳＷＬ
<１>〜ＳＷＬ<３>は接地電位Ｖｓｓに維持される。

【００１７】また、上記の如くＳＷＬ<０>に対応するロ
ウアドレスが指定された場合に、ＳＷＬ<４>は、トラン
ジスタ対２０を介して共通接地ライン１８に接続され
る。更に、この場合、ＳＷＬ<５>〜ＳＷＬ<７>は、それ
ぞれ、Ｎ型ＭＯＳトランジスタ１６およびトランジスタ
対２０を介して共通接地ライン１８または２６に接続さ
れる。従って、ＳＷＬ<５>〜ＳＷＬ<７>は接地電位Ｖｓ
ｓに維持される。このように、従来のＤＷＬ式記憶装置
によれば、指定されたアドレスに対応するサブワードラ
インのみを選択的に活性化することができる。

【００１８】半導体記憶装置において、ロウアドレスに
対応する信号を伝送するワードラインは、一般に、抵抗
率の抑制を目的として、メタル配線とトランスファゲー
ト（ポリシリコン配線）との組合せにより構成される。
このような構成を実現する場合、メタル配線は、上述し
たメインワードラインの場合と同様に、メモリセル等の
上層部に、すなわち、メモリセル等に起因する凹凸を伴
う面上に形成することが必要となる。このため、メタル
配線は、トランスファゲートに比して寸法精度の確保が
困難である。

【００１９】従来のＤＷＬ式記憶装置において、ワード
ラインは、メインワードライン（メタル配線）と、サブ
ワード線（トランスファゲート）との組合せによって構
成されている。ところで、従来のＤＷＬ式記憶装置にお
いて、メインワードラインは、複数のサブワードライン
に対して共通に設けられている。このような構造によれ
ば、メインワードラインの寸法精度に大きな公差を認め
ても、安定した歩留まりで半導体記憶装置を製造するこ
とができる。従って、従来のＤＷＬ式記憶装置によれ
ば、回路の集積化が進み、ワード線が高密度化した場合
にも、安定した歩留まりを確保することができる。

【００２０】

【発明が解決しようとする課題】しかし、従来のＤＷＬ
式記憶装置において、サブワードライン（ＳＷＬ<０>〜
ＳＷＬ<７>を含む）は、メモリバンクの一端側で昇圧電
位Ｖｐｐ或いは接地電位Ｖｓｓの供給を受け、メモリバ
ンクの多端側に開放端を有するように構成されている。
更に、従来のＤＷＬ式記憶装置においては、サブデコー
ダ領域（領域１２，１４を含む）内に効率良くＮ型ＭＯ
Ｓトランジスタ１６やトランジスタ対２０を配置するた
め、メモリバンクの一端側に開放端を有する偶数側サブ
ワードラインと、メモリバンクの多端側に開放端を有す
る奇数側サブワードラインとを交互に配置することとし
ている。

【００２１】上記の構造によれば、図７に示す“Ａ”部
および“Ｂ”部のように、サブワードラインが電圧を受
ける部分（以下、「受圧部」と称す）の近傍に、他のサ
ブワードラインの開放端が配置される。サブワードライ
ンの受圧部は、そのサブワードラインに昇圧電位Ｖｐｐ
が供給された場合に、そのサブワードラインの中で最も
電位が高くなる部分である。一方、サブワードラインの
開放端は、そのサブワードラインが接地されている場合
に、そのサブワードラインの中で最もノイズの影響を受
け易い部分である。

【００２２】このため、従来のＤＷＬ式記憶装置におい
て、サブワードラインの開放端には、隣接するサブワー
ドラインの受圧部とのカップリングによるノイズが重畳
し易い。あるサブワードラインが活性化された場合に、
その影響で隣接する他のサブワードラインの開放端にノ
イズが重畳すると、他のサブワードラインに対応するメ
モリセルのデータが破壊されることがある。

【００２３】また、従来のＤＷＬ式記憶装置において、
偶数側サブワードラインＳＷＬ<０>，ＳＷＬ<２>，ＳＷ
Ｌ<４>およびＳＷＬ<６>は、非活性時に、同時に共通接
地ライン１８に導通することがある。同様に、奇数側サ
ブワードラインＳＷＬ<１>，ＳＷＬ<３>，ＳＷＬ<５>お
よびＳＷＬ<７>も、非活性時に、同時に共通接地ライン
２６に導通することがある。

【００２４】従来のＤＷＬ式記憶装置において、あるサ
ブワードラインが選択状態または非選択状態に変化する
際には、そのサブワードラインを対象とする充電または
放電処理が行われる。このような充放電が行われる際に
は、そのサブワードラインに接続される共通接地ライン
１８または２６にノイズが重畳する。そして、そのノイ
ズは、共通接地ライン１８または２６に接続されている
他のサブワードラインに伝搬される。この際、サブワー
ドラインに重畳したノイズがメモリセルのスレッショル
ド電圧を越えると、そのサブワードラインに対応するメ
モリセルのデータが破壊される事態が生ずる。

【００２５】このように、従来のＤＷＬ式記憶装置は、
高い回路密度が要求される状況下で高い歩留まりを確保
するうえで有利である反面、ロウアドレスの指定に伴っ
て特定のサブワードラインが活性化される際、および、
その活性化が解除される際にそのロウアドレスに対応し
ないメモリセルのデータを破壊し易いという問題を有し
ていた。

【００２６】本発明は、上記のような課題を解決するた
めになされたもので、サブワードラインの活性化、或い
は、その活性化の解除に伴って、無関係なメモりセルの
データが破壊されるのを有効に防止するディバイデッド
ワードライン方式の半導体記憶装置を提供することを目
的とする。

【００２７】

【課題を解決するための手段】本発明の請求項１に係る
ディバイデッドワードライン方式の半導体記憶装置は、
開放端を備える複数のサブワードラインと、複数のサブ
ワードラインに共通に設けられるメインワードラインと
を備えるディバイデッドワードライン方式の半導体記憶
装置であって、指定されたアドレスに対応するか否かに
応じて、それぞれのサブワードラインの所定部位に、選
択的に高電位または低電位を供給するデコーダと、前記
複数のサブワードラインの開放端を、接地電位に接続可
能なスイッチデバイスと、を備えることを特徴とするも
のである。

【００２８】本発明の請求項２に係るディバイデッドワ
ードライン方式の半導体記憶装置は、前記複数のサブワ
ードラインが、メモリバンクの一方の端部近傍に前記所
定部位を備え、かつ、メモリバンクの他方の端部近傍に
開放端を備える第１サブワードライン群と、前記メモリ
バンクの他方の端部近傍に前記所定部位を備え、かつ、
前記メモリバンクの一方の端部近傍に開放端を備える第
２サブワードライン群とを備え、前記第１サブワードラ
イン群に属するサブワードラインと、前記第２サブワー
ドラインに属するサブワードラインとが、前記メモリバ
ンクの内部で交互に配置されていると共に、前記第１サ
ブワードライン群に属するサブワードラインに高電位が
供給される場合に前記第２サブワードライン群に対応す
る前記スイッチデバイスをオン状態とし、前記第２サブ
ワードライン群に属するサブワードラインに高電位が供
給される場合に前記第１サブワードライン群に対応する
前記スイッチデバイスをオン状態とするスイッチデバイ
ス駆動回路を備えることを特徴とするものである。

【００２９】本発明の請求項３に係るディバイデッドワ
ードライン方式の半導体記憶装置は、前記スイッチデバ
イス駆動回路が、前記第１サブワードライン群に属する
サブワードラインが指定される際に生ずる所定のデコー
ド信号を前記第２サブワードライン群に属するサブワー
ドラインに対応するスイッチデバイスに導く第１駆動ラ
インと、前記第２サブワードライン群に属するサブワー
ドラインが指定される際に生ずる所定のデコード信号を
前記第１サブワードライン群に属するサブワードライン
に対応するスイッチデバイスに導く第２駆動ラインと、
を備えることを特徴とするものである。

【００３０】本発明の請求項４に係るディバイデッドワ
ードライン方式の半導体記憶装置は、複数のサブワード
ラインと、複数のサブワードラインに共通に設けられる
メインワードラインとを備えるディバイデッドワードラ
イン方式の半導体記憶装置であって、同一のメインワー
ドラインに対応する複数のサブワードラインのそれぞれ
に対応して設けられたサブデコードラインおよび反転サ
ブデコードラインと、複数のサブワードラインに対して
共通に設けられた共通接地ラインと、対応するサブワー
ドラインのアドレスが指定されたか否かに応じて、前記
サブデコードラインに高電位または低電位を供給し、か
つ、前記反転サブデコードラインにその反転電位を供給
する第１サブデコーダと、前記サブデコードラインおよ
び反転サブデコードラインに供給される電位を受けて、
対応するサブデコードラインが高電圧信号を受ける状
態、および、そのサブデコードラインが前記共通接地ラ
インに接続される状態を選択的に実現する第２サブデコ
ーダと、を備え、前記共通接地ラインは、同一のサブワ
ードラインに対応するサブデコードラインと反転サブデ
コードラインのほぼ中間を貫通していることを特徴とす
るものである。

【００３１】本発明の請求項５に係るディバイデッドワ
ードライン方式の半導体記憶装置は、前記共通接地ライ
ンを挟む位置に配置される前記サブデコードラインおよ
び反転サブデコードラインは、互いに平行に延びる平行
部と、前記共通接地ラインの両側で互いに位置を代える
ねじれ部とを備えることを特徴とするものである。

【００３２】本発明の請求項６に係るディバイデッドワ
ードライン方式の半導体記憶装置は、複数のサブワード
ラインと、複数のサブワードラインに共通に設けられる
メインワードラインとを備えるディバイデッドワードラ
イン方式の半導体記憶装置であって、同一のメインワー
ドラインに対応する複数のサブワードラインのそれぞれ
に対応して設けられたサブデコードラインおよび反転サ
ブデコードラインと、複数のサブワードラインに対して
共通に設けられた共通接地ラインと、対応するサブワー
ドラインのアドレスが指定されたか否かに応じて、前記
サブデコードラインに高電位または低電位を供給し、か
つ、前記反転サブデコードラインにその反転電位を供給
する第１サブデコーダと、前記サブデコードラインおよ
び反転サブデコードラインに供給される電位を受けて、
対応するサブデコードラインが高電圧信号を受ける状
態、および、そのサブデコードラインが前記共通接地ラ
インに接続される状態を選択的に実現する第２サブデコ
ーダと、を備え、複数のサブワードラインに対応する複
数のサブデコードライン或いは複数の反転サブデコード
ラインのうち、同時に高電位が供給されることのない２
本のラインが隣接して配置されていると共に、前記共通
接地ラインは、隣接して配置されている前記２本のライ
ンのほぼ中間を貫通していることを特徴とするものであ
る。

【００３３】本発明の請求項７に係るディバイデッドワ
ードライン方式の半導体記憶装置は、前記共通接地ライ
ンを挟む位置に配置される２本のライン、および、それ
ぞれそれらと対をなす反転サブデコードライン或いはサ
ブデコードラインが、互いに対をなすライン同士が平行
に延びる平行部と、前記共通接地ラインの両側でそれら
が互いの位置を代えるねじれ部とを備えることを特徴と
するものである。

【００３４】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。

【００３５】実施の形態１．図１は、本発明の実施の形
態１のディバイデッドワードライン（ＤＷＬ）方式のＤ
ＷＬ式記憶装置３０（以下、ＤＷＬ式記憶装置３０と称
す）の一部を示す。ＤＷＬ式記憶装置３０は、複数のメ
モリバンク３２を備えている。それぞれのメモリバンク
３２の内部には、複数のメモリセルが２次元的に配置さ
れている。ＤＷＬ式記憶装置３０によれば、コラムアド
レスおよびロウアドレスを指定して所定の処理を行うこ
とにより、特定のメモリにデータを書き込む処理、およ
び、特定のメモリからデータを読み出す処理を実現する
ことができる。

【００３６】ＤＷＬ式記憶装置３０は、それぞれのメモ
リバンク３２の両側に、サブデコーダ帯３４を備えてい
る。サブデコーダ帯３４の内部には、それらを縦断する
４本のデコーダライン３６が設けられている。デコーダ
ライン３６は、サブデコーダドライバ（ＳＤドライバ）
３８を介してアドレスライン４０に接続されている。ア
ドレスライン４０には、メモリセルのアドレスに応じた
デコード信号が供給される。ＳＤドライバ３８は、その
デコード信号を受けてデコーダライン３６のそれぞれに
適当な電位を供給する。

【００３７】ＤＷＬ式記憶装置３０は、更に、複数のサ
ブワードライン４２を備えている。サブワードライン４
２は、メモリセル３２の一方の側端部においてサブデコ
ーダ帯３４と重なり、かつ、メモリセル３２の他方の側
端部近傍に開放端を有するように形成されている。サブ
ワードライン４２は、サブデコーダ帯３４と重なる部分
において、デコーダライン３６と接続可能に設けられて
いる。また、サブワードライン４２は、同一のメモリセ
ル３２の内部において、そのメモリセル３２の一方の側
端部でサブデコーダ帯３４と重なるものと、そのメモリ
セル３２の他方の側端部でサブデコーダ帯３４と重なる
ものとが交互に位置するように形成されている。

【００３８】ＤＷＬ式記憶装置３０は、また、メインロ
ウデコーダ（ＭＲＤ）４４を備えている。ＤＷＬ式記憶
装置３０の内部には、後述の如く、複数のメインワード
ラインが形成されている。それら複数のメインワードラ
インは、それぞれ、ＭＲＤ４４と並列に配置される全て
のメモリセル３２およびサブデコーダ帯３４を横断する
ように設けられている。ＭＲＤ４４は、個々のメインワ
ードラインに対して、活性化すべきメモリセルのロウア
ドレスに応じて、昇圧電位Ｖｐｐまたは接地電位Ｖｓｓ
を供給する。

【００３９】図２は、本実施形態のＤＷＬ式記憶装置３
０の要部の回路図を示す。尚、図２において、図７に示
す構成要素と同一の要素については、同一の符号を付し
て説明を行う。図２に示すメモリバンク領域４６は、図
１に示すメモリバンク３２の一部である。また、図２に
示すサブデコード帯１２，１４は、それぞれ、図１に示
すサブデコーダ帯３４の一つである。

【００４０】本実施形態のＤＷＬ式記憶装置３０は、上
記の如く、複数のメインワードライン（ＭＷＬ）を備え
ている。図２に示すＭＷＬ<０>，ＭＷＬ<１>はそれらの
一部である。ＭＷＬ<０>，ＭＷＬ<１>は、サブデコーダ
帯１２，１４およびメモリバンク領域４６を貫いて延在
するように設けられている。ＭＷＬ<０>，ＭＷＬ<１>
は、メモリセル等の上層部にアルミ配線により形成され
ている。

【００４１】本実施形態のＤＷＬ式記憶装置３０は、上
述の如く、複数のサブワードライン（ＳＷＬ）４２を備
えている。図２に示すＳＷＬ<０>〜ＳＷＬ<７>はそれら
の一部である。ＳＷＬ<０>〜ＳＷＬ<７>は、ＭＷＬ<０
>，ＭＷＬ<１>の下層に形成されるトランスファゲート
であり、ポリシリコンにより構成されている。ＳＷＬ<
０>〜ＳＷＬ<３>は、ＭＷＬ<０>と対応して設けられて
いる。一方、ＳＷＬ<４>〜ＳＷＬ<７>は、ＭＷＬ<１>と
対応して設けられている。以下、ＳＷＬ<０>〜ＳＷＬ<
３>およびＳＷＬ<４>〜ＳＷＬ<７>を、それぞれ、「同
一組に属するＳＷＬ」と称す。本実施形態において、上
述したＭＷＬ<０>，ＭＷＬ<１>およびＳＷＬ<０>〜ＳＷ
Ｌ<７>は、メモリセルのロウアドレスを指定するために
用いられる。

【００４２】本実施形態のＤＷＬ式記憶装置３０におい
て、個々のサブデコーダ帯３４（１２，１４を含む）に
は、上記の如く４本のデコーダライン３６が形成されて
いる。図２に示す２本のサブデコーダラインＳＤＬ<０
>，ＳＤＬ<２>、および、２本の反転サブデコーダライ
ン／ＳＤＬ<０>，／ＳＤＬ<２>は、サブデコーダ帯１２
に形成されるデコーダライン３６である。また、図２に
示す２本のサブデコーダラインＳＤＬ<１>，ＳＤＬ<３
>、および、２本の反転サブデコーダライン／ＳＤＬ<１
>，／ＳＤＬ<３>は、サブデコーダ帯１４に形成される
デコーダライン３６である。

【００４３】これらのサブデコーダラインＳＤＬ<０>〜
ＳＤＬ<４>および反転サブデコーダライン／ＳＤＬ<０>
〜／ＳＤＬ<４>には、ＳＤドライバ（図１参照）３８か
ら、それぞれ、対応するサブデコード信号ＳＤ<０>〜Ｓ
Ｄ<４>、或いは、対応する反転サブデコード信号／ＳＤ
<０>〜／ＳＤ<４>が供給されている。

【００４４】ＳＷＬ<０>，ＳＷＬ<２>，ＳＷＬ<４>およ
びＳＷＬ<６>は、サブデコーダ帯１４の近傍に開放端を
有するサブワードラインである。以下、これらを「偶数
側サブワードライン」と称す。一方、ＳＷＬ<１>，ＳＷ
Ｌ<３>，ＳＷＬ<５>およびＳＷＬ<７>は、サブデコーダ
帯１２の近傍に開放端を有するサブワードラインであ
る。以下、これらを「奇数側サブワードライン」と称
す。

【００４５】ＳＷＬ<０>は、Ｎ型ＭＯＳトランジスタ１
６を介して偶数側共通接地ライン１８に接続されている
と共に、トランジスタ対２０を介して偶数側共通接地ラ
イン１８およびＳＤＬ<０>に接続されている。Ｎ型ＭＯ
Ｓトランジスタ１６のゲートには、／ＳＤＬ<０>が接続
されている。トランジスタ対２０は、Ｎ型ＭＯＳトラン
ジスタ２２およびＰ型ＭＯＳトランジスタ２４を備えて
いる。これらのＭＯＳトランジスタのゲートにはＭＷＬ
<０>が接続されている。

【００４６】他の偶数側サブワードラインＳＷＬ<２>，
ＳＷＬ<４>，ＳＷＬ<６>も、ＳＷＬ<０>と同様に、それ
ぞれ、Ｎ型ＭＯＳトランジスタ１６およびトランジスタ
対２０を介して、偶数側共通接地ライン１８、および、
ＭＷＬ<０>またはＭＷＬ<１>に接続されている。一方、
奇数側サブワードラインＳＷＬ<１>，ＳＷＬ<３>，ＳＷ
Ｌ<５>，ＳＷＬ<７>は、それぞれ、Ｎ型ＭＯＳトランジ
スタ１６およびトランジスタ対２０を介して、奇数側共
通接地ライン２６、および、ＭＷＬ<０>またはＭＷＬ<
１>に接続されている。

【００４７】本実施形態のＤＷＬ式記憶装置３０におい
て、偶数側サブワードラインＳＷＬ<０>，ＳＷＬ<２>，
ＳＷＬ<４>，ＳＷＬ<６>の開放端は、Ｎ型ＭＯＳトラン
ジスタ４８を介して接地されている。また、奇数側サブ
ワードラインＳＷＬ<１>，ＳＷＬ<３>，ＳＷＬ<５>，Ｓ
ＷＬ<７>の開放端は、Ｎ型ＭＯＳトランジスタ５０を介
して接地されている。偶数側サブワードラインに対応す
るＮ型ＭＯＳトランジスタ４８のゲートには、第１駆動
ライン５２が接続されている。一方、奇数側サブワード
ラインに対応するＮ型ＭＯＳトランジスタのゲートに
は、第２駆動ライン５４が接続されている。

【００４８】第１駆動ライン５２には、デコード信号Ｒ
Ａ<０>が供給されている。一方、第２駆動ライン５４に
は、ＲＡ<０>の反転信号／ＲＡ<０>が供給されている。
ＲＡ<０>は、ロウアドレスを表す信号の最小位ビット信
号である。ＲＡ<０>は、ロウアドレスが奇数側サブワー
ドラインに対応する場合に昇圧電位Ｖｐｐとなり、ロウ
アドレスが偶数側サブワードラインに対応する場合に接
地電位Ｖｓｓとなる。従って、その反転信号である／Ｒ
Ａ<０>は、ロウアドレスが奇数側サブワードラインに対
応する場合に接地電位Ｖｓｓとなり、ロウアドレスが偶
数側サブワードラインに対応する場合に昇圧電位Ｖｐｐ
となる。

【００４９】次に、本実施形態のＤＷＬ式記憶装置３０
の動作について説明する。ＤＷＬ式記憶装置３０が備え
るＭＲＤ４４（図１参照）は、指定されたロウアドレス
がＳＷＬ<０>〜ＳＷＬ<３>の何れかに対応する場合はＭ
ＷＬ<０>に昇圧電位Ｖｐｐを供給し、一方、ロウアドレ
スがそれらの何れにも対応しない場合は、ＭＷＬ<０>を
接地電位ＧＮＤに維持する。同様に、ＭＲＤ４４は、指
定されたロウアドレスがＳＷＬ<４>〜ＳＷＬ<７>の何れ
かに対応する場合はＭＷＬ<１>に昇圧電位Ｖｐｐを供給
し、一方、ロウアドレスがそれらの何れにも対応しない
場合は、ＭＷＬ<１>を接地電位Ｖｓｓに維持する。

【００５０】また、ＤＷＬ式記憶装置３０において、Ｓ
ＤＬ<０>および／ＳＤＬ<０>には、指定されたロウアド
レスが、偶数側サブワードラインのうち、同一組のＳＷ
Ｌの中で小さい符号値を有するもの（ＳＷＬ<０>、ＳＷ
Ｌ<４>等）に対応する場合に、それぞれ、昇圧電位Ｖｐ
ｐおよび接地電位Ｖｓｓの供給を受ける。この際、他の
サブデコードラインＳＤＬ<１>〜ＳＤＬ<３>は接地電位
Ｖｓｓに、また、他の反転デコードライン／ＳＤＬ<１>
〜／ＳＤＬ<３>は昇圧電位Ｖｐｐに維持される。

【００５１】そして、指定されたロウアドレスが、ＳＷ
Ｌ<２>またはＳＷＬ<６>に対応する場合は、ＳＤＬ<２>
に昇圧電位Ｖｐｐが供給され、かつ、／ＳＤＬ<２>に接
地電位Ｖｓｓが供給される。また、指定されたロウアド
レスが、ＳＷＬ<１>またはＳＷＬ<５>に対応する場合、
および、ＳＷＬ<３>またはＳＷＬ<７>に対応する場合
は、それぞれ、対応するサブデコードライン（ＳＤＬ<
１>またはＳＤＬ<３>）に昇圧電位Ｖｐｐが供給され、
かつ、対応する反転サブデコードライン（／ＳＤＬ<１>
または／ＳＤＬ<３>）に接地電位Ｖｓｓが供給される。

【００５２】従って、例えば、ＤＷＬ式記憶装置３０に
おいてＳＷＬ<０>に対応するロウアドレスが指定される
と、ＭＷＬ<０>の電位が昇圧電位Ｖｐｐから接地電位Ｖ
ｓｓに変化する。その結果、トランジスタ対２０のＰ型
ＭＯＳトランジスタ２４がオンとなり、ＳＷＬ<０>とＳ
ＤＬ<０>とが導通状態となる。また、上記のロウアドレ
スが指定されると、ＳＤ<０>はＶｐｐとなり、／ＳＤ<
０>はＶｓｓとなる。この場合、Ｎ型ＭＯＳトランジス
タ１６が遮断された状態で、ＳＤＬ<０>からＳＷＬ<０>
にＶｐｐが伝搬する。その結果、ＳＷＬ<０>は高電位と
なる。

【００５３】上記のロウアドレスが指定された場合に、
ＳＷＬ<１>〜ＳＷＬ<３>は、それぞれ、Ｎ型ＭＯＳトラ
ンジスタ１６を介して共通接地ライン１８または２６に
接続され、かつ、トランジスタ対２０を介して対応する
ＳＤＬ<１>、ＳＷＬ<２>またはＳＷＬ<３>に接続され
る。この際、ＳＤＬ<１>〜ＳＤＬ<３>には、Ｖｓｓが供
給されている。従って、ＳＷＬ<１>〜ＳＷＬ<３>は接地
電位Ｖｓｓに維持される。

【００５４】また、上記のロウアドレスが指定された場
合に、ＳＷＬ<４>は、トランジスタ対２０を介して共通
接地ライン１８に接続される。更に、この場合、ＳＷＬ
<５>〜ＳＷＬ<７>は、それぞれ、Ｎ型ＭＯＳトランジス
タ１６およびトランジスタ対２０を介して共通接地ライ
ン１８または２６に接続される。従って、ＳＷＬ<５>〜
ＳＷＬ<７>は接地電位Ｖｓｓに維持される。このよう
に、従来のＤＷＬ式記憶装置によれば、指定されたアド
レスに対応するサブワードラインのみを選択的に活性化
することができる。

【００５５】ところで、本実施形態のＤＷＬ式記憶装置
３０において、上記のロウアドレス、すなわち、偶数側
サブワードラインに対応するロウアドレスが指定される
と、奇数側サブワードラインに対応するＮ型ＭＯＳトラ
ンジスタ５０に供給される信号ＲＡ<０>が接地電位Ｖｓ
ｓとなる。このため、上記のロウアドレスが指定される
と、その後、奇数側サブワードラインＳＷＬ<１>，ＳＷ
Ｌ<３>，ＳＷＬ<５>，ＳＷＬ<７>が開放端において接地
された状態が形成される。

【００５６】ＤＷＬ式記憶装置３０において、奇数側サ
ブワードラインの開放端が接地電位から切り離されてい
る状況下で偶数側サブワードラインの何れかが活性化さ
れると、活性化されたサブワードラインに隣接する奇数
側サブワードラインに、カップリングによるノイズが重
畳し易い。これに対して、偶数側サブワードラインの何
れかが活性化される際に、奇数側サブワードラインの開
放端が接地されていると、奇数側サブワードラインに重
畳するノイズのレベルが有効に抑制される。このため、
本実施形態のＤＷＬ式記憶装置３０によれば、偶数側サ
ブワードラインの何れかが活性化された場合に、その影
響で、奇数側サブワードラインに対応するメモリセルの
データが破壊されるのを有効に防止することができる。

【００５７】また、本実施形態のＤＷＬ式記憶装置３０
において、奇数側サブワードラインの何れかに対応する
ロウアドレスが指定された場合は、偶数側サブワードラ
インが開放端で接地された状態で、アドレスに対応する
奇数側サブワードラインが活性化状態とされる。従っ
て、この場合も、奇数側サブワードラインの活性化に起
因して偶数側サブワードラインに対応するメモリセルの
データが破壊されるのを有効に防止することができる。
このため、本実施形態のＤＷＬ式記憶装置３０によれ
ば、ディバイデッドワードライン方式を採用しつつ、メ
モリセルのデータ破壊に対して優れた耐性を確保するこ
とができる。

【００５８】尚、上記の実施形態においては、ＳＤドラ
イバ３８、ＭＲＤ４４、Ｎ型ＭＯＳトランジスタ１６お
よびトランジスタ対２０が前記請求項１記載の「デコー
ダ」に、Ｎ型ＭＯＳトランジスタ４８，５０が前記請求
項１記載の「スイッチデバイス」に、それぞれ相当して
いる。

【００５９】また、上記の実施形態においては、偶数側
サブワードラインおよび奇数側サブワードラインの一方
が前記請求項２記載の「第１サブワードライン群」に、
また、それらの他方が前記請求項２記載の「第２サブワ
ードライン群」にそれぞれ相当していると共に、ロウア
ドレス信号に応じてＲＡ<０>および／ＲＡ<０>を発生す
る機能により前記請求項２記載の「スイッチデバイス駆
動回路」が実現されている。更に、上記の実施形態にお
いては、ＲＡ<０>および／ＲＡ<０>が前記請求項３記載
の「所定のデコード信号」に相当している。

【００６０】実施の形態２．次に、図３を参照して、本
発明の実施の形態２について説明する。図３は、本発明
の実施の形態２のＤＷＬ式記憶装置の要部の回路図を示
す。本実施形態のＤＷＬ式記憶装置は、図２に示す共通
接地ライン１８，２６に代えて、共通接地ライン５６，
５８を備える点を除き、実施の形態１のＤＷＬ式記憶装
置３０と同様の構造を有している。本実施形態のＤＷＬ
式記憶装置は、それらの共通接地ライン５６，５８が、
それぞれ、ＳＤＬ<０>と／ＳＤＬ<０>のほぼ中央、およ
び、ＳＤＬ<１>と／ＳＤＬ<１>のほぼ中央に形成されて
いる点に特徴を有している。

【００６１】本実施形態のＤＷＬ式記憶装置において、
偶数側サブワードラインＳＷＬ<０>，ＳＷＬ<２>，ＳＷ
Ｌ<４>およびＳＷＬ<６>は、それぞれ、Ｎ型ＭＯＳトラ
ンジスタ１６およびトランジスタ対２０を介して、共通
接地ライン５６に接続されている。同様に、奇数側サブ
ワードラインＳＷＬ<１>，ＳＷＬ<３>，ＳＷＬ<５>およ
びＳＷＬ<７>は、Ｎ型ＭＯＳトランジスタ１６およびト
ランジスタ対２０を介して共通接地ライン５８に接続さ
れている。

【００６２】本実施形態のＤＷＬ式記憶装置において、
例えば、偶数側サブワードラインの一つが非活性化状態
から活性化状態に、または、活性化状態から非活性化状
態に変化する際には、そのサブワードラインに対応する
デコーダライン対（ＳＤＬ<０>と／ＳＤＬ<０>の対、ま
たは、ＳＤＬ<２>と／ＳＤＬ<２>の対）の電位を反転さ
せる処理、および、そのサブワードラインを対象とする
充放電処理が行われる。

【００６３】共通接地ライン５６の電気的な環境が、こ
れらの処理の実行に伴って大きく変化するとすれば、そ
れらの処理に伴って共通接地ライン５６の大きなノイズ
が重畳する事態が生ずる。また、共通接地ライン５６に
大きなノイズが重畳すると、非活性状態に維持されるべ
きメモリセルが、不当に活性化され、それらのセルのデ
ータが破壊される事態が生じ得る。同様に、本実施形態
のＤＷＬ式記憶装置において、奇数側サブワードライン
に対応する共通接地ライン５８の電気的な環境が不安定
であるとすれば、何れかの奇数側サブワードラインの活
性状態が変化する際に、その状態変化に無関係なメモリ
セルのデータが破壊される事態が生ずる。このため、Ｄ
ＷＬ式記憶装置において、メモリセルのデータ破壊を防
止するためには、共通接地ライン５６および５８の電気
的な環境を安定化することが重要である。

【００６４】上述の如く、本実施形態のＤＷＬ式記憶装
置において、共通接地ライン５６はＳＤＬ<０>と／ＳＤ
Ｌ<０>のほぼ中央に配置される。ＳＤＬ<０>および／Ｓ
ＤＬ<０>は、常に、それらの一方が接地電位Ｖｓｓに、
また、それらの他方が昇圧電位Ｖｐｐに維持されてい
る。この場合、共通接地ライン５６の電気的な環境は、
ＳＤＬ<０>および／ＳＤＬ<０>に供給される電位の反転
等に影響されることなく安定に維持される。

【００６５】また、本実施形態のＤＷＬ式記憶装置にお
いて、共通接地ライン５８はＳＤＬ<１>と／ＳＤＬ<１>
のほぼ中央に配置される。ＳＤＬ<１>および／ＳＤＬ<
１>は、常に、それらの一方が接地電位Ｖｓｓに、ま
た、それらの他方が昇圧電位Ｖｐｐに維持されている。
従って、共通接地ライン５８の電気的な環境も、共通接
地ライン５６の場合と同様に安定に維持される。

【００６６】このように、本実施形態のＤＷＬ式記憶装
置においては、偶数側サブワードラインに対応する共通
接地ライン５６、および、奇数側サブワードラインに対
応する共通接地ライン５８の双方が、電気的な環境の安
定した位置に形成されている。このため、本実施形態の
ＤＷＬ式記憶装置によれば、複数の偶数側サブワードラ
インおよび複数の奇数側サブワードラインに対して、そ
れぞれ共通に接地ラインを設ける構造を採りつつ、メモ
リセルのデータ破壊に対して優れた耐性を確保すること
ができる。

【００６７】尚、上記の実施形態においては、ＳＤＬ<
０>およびＳＤＬ<１>が前記請求項４記載の「サブデコ
ードライン」に、／ＳＤＬ<０>および／ＳＤＬ<１>が前
記請求項４記載の「反転サブデコードライン」に、それ
ぞれ相当していると共に、ＳＤドライバ３８により前記
請求項４記載の「第１サブデコーダ」が、Ｎ型ＭＯＳト
ランジスタ１６およびトランジスタ対２０により前記請
求項４記載の「第２サブデコーダ」が、それぞれ実現さ
れている。

【００６８】実施の形態３．次に、図４を参照して、本
発明の実施の形態３について説明する。図４は、本発明
の実施の形態３のＤＷＬ式記憶装置の要部の回路図を示
す。本実施形態のＤＷＬ式記憶装置は、サブデコーダラ
インＳＤＬ<０>〜ＳＤＬ<３>および反転サブデコーダラ
イン／ＳＤＬ<０>〜／ＳＷＬ<３>が、それぞれ、平行部
６０およびねじれ部６２を備える点を除き、実施の形態
２のＤＷＬ式記憶装置と同様の構造を有している。本実
施形態のＤＷＬ式記憶装置は、共通接地ライン５６，５
８を挟むデコーダライン対（ＳＤＬ<０>と／ＳＤＬ<０>
の対、および、ＳＤＬ<１>と／ＳＤＬ<１>の対）が、そ
れぞれ、ねじれ部６２において互いの位置を入れ替えて
いる点に特徴を有している。

【００６９】上述した実施の形態２の構造（図３参照）
においては、共通接地ライン５６をデコーダライン対Ｓ
ＤＬ<０>，／ＳＤＬ<０>の中央に配置し、かつ、共通接
地ライン５６をデコーダライン対ＳＤＬ<１>，／ＳＤＬ
<１>の中央に配置することにより、共通接地ライン５
６，５８の電気的環境の安定化を図っている。しかしな
がら、上記の構造においては、共通接地ライン５６、５
８の位置がずれることにより、それらの電気的環境が不
安定となる場合がある。

【００７０】すなわち、実施の形態２の構造において、
例えば、共通接地ライン５６の位置が、ＳＤＬ<０>と／
ＳＤＬ<０>の中央からＳＤＬ<０>側にずれている場合、
ＳＤＬ<０>が昇圧電位Ｖｐｐ（／ＳＤＬ<０>は接地電位
Ｖｓｓ）である場合に、その逆の電位状態が形成されて
いる場合に比して、共通接地ライン５６の電位が昇圧電
位Ｖｐｐ側にシフトし易い環境が形成される。このた
め、上記のずれが生じている場合は、ＳＤＬ<０>の電位
と／ＳＤＬ<０>の電位とが反転することにより、共通接
地ライン５６の電気的環境に変化が生ずる。

【００７１】これに対して、本実施形態の構造によれ
ば、ＳＤＬ<０>と／ＳＤＬ<０>とが、ねじれ部６２にお
いて互いの位置を入れ替えているため、共通接地ライン
５６の位置が、ＳＤＬ<０>側、或いは／ＳＤＬ<０>側に
ずれていても、全体としてそのずれの影響が相殺され
る。上記の相殺の効果は、ＳＤＬ<１>と／ＳＤＬ<１>と
に挟まれる共通接地ライン５８側でも同様に現れる。こ
のため、本実施形態のＤＷＬ式記憶装置によれば、実施
の形態２の場合に比して、更に安定した電気的環境を得
ることができる。従って、本実施形態のＤＷＬ式記憶装
置によれば、メモリセルのデータ破壊に対して優れた耐
性を確保することができる。

【００７２】尚、上記の実施形態においては、ＳＤＬ<
０>およびＳＤＬ<１>が前記請求項５記載の「サブデコ
ードライン」に、／ＳＤＬ<０>および／ＳＤＬ<１>が前
記請求項５記載の「反転サブデコードライン」に、それ
ぞれ相当している。

【００７３】実施の形態４．次に、図５を参照して、本
発明の実施の形態４について説明する。図５は、本発明
の実施の形態４のＤＷＬ式記憶装置の要部の回路図を示
す。本実施形態のＤＷＬ式記憶装置は、２本のサブデコ
ーダライン同士が隣接するように、すなわち、ＳＤＬ<
０>とＳＤＬ<２>とが隣接し、かつ、ＳＤＬ<１>とＳＤ
Ｌ<３>とが隣接するように配置されている点、および、
共通接地ライン１８，２６に代えて共通接地ライン６
４，６６が用いられている点を除き、実施の形態１のＤ
ＷＬ式記憶装置３０と同様の構造を有している。本実施
形態のＤＷＬ式記憶装置は、共通接地ライン６４，６６
が、ＳＤＬ<０>とＳＤＬ<２>との間、および、ＳＤＬ<
１>とＳＤＬ<３>との間に配置されている点に特徴を有
している。

【００７４】本実施形態のＤＷＬ式記憶装置において、
偶数側サブワードラインに対応する２組のデコードライ
ン対、すなわち、ＳＤＬ<０>と／ＳＷＬ<０>の対、およ
び、ＳＤＬ<２>と／ＳＷＬ<２>の対に対しては、同時に
活性化が要求されることがない。このため、ＳＤＬ<０>
とＳＤＬ<２>は同時に昇圧電位Ｖｐｐとなることがな
い。

【００７５】同様に、奇数側サブワードラインに対応す
る２組のデコードライン対、すなわち、ＳＤＬ<１>と／
ＳＷＬ<１>の対、および、ＳＤＬ<３>と／ＳＷＬ<３>の
対に対しても、同時に活性化が要求されることがない。
このため、ＳＤＬ<１>とＳＤＬ<３>とが同時に昇圧電位
Ｖｐｐとなることもない。

【００７６】共通接地ライン６４，６６が、同時に昇圧
電位Ｖｐｐとなることのある２本のラインの間に配置さ
れているとすれば、それら２本のラインが共にＶｐｐと
なった場合に、共通接地ライン６４，６６の電位が大き
く昇圧電位Ｖｐｐ側にシフトし易い。これに対して、本
実施形態の構造のように、共通接地ライン６４，６６が
同時に昇圧電位Ｖｐｐとなることのない２本のラインの
間に配置されていると、共通接地ライン６４，６６の電
位に生ずるシフト幅を抑制することができる。このた
め、本実施形態のＤＷＬ式記憶装置によれば、メモリセ
ルのデータ破壊に対して優れた耐性を確保することがで
きる。

【００７７】尚、上記の実施形態においては、ＳＤドラ
イバ３８により前記請求項６記載の「第１サブデコー
ダ」が、Ｎ型ＭＯＳトランジスタ１６およびトランジス
タ対２０により前記請求項６記載の「第２サブデコー
ダ」が、それぞれ実現されていると共に、ＳＤＬ<０>と
ＳＤＬ<２>、および、ＳＤＬ<１>とＳＤＬ<３>が、それ
ぞれ、前記請求項６記載の「同時に高電位が供給される
ことのない２本のライン」に相当している。

【００７８】実施の形態５．次に、図６を参照して、本
発明の実施の形態５について説明する。図６は、本発明
の実施の形態５のＤＷＬ式記憶装置の要部の回路図を示
す。本実施形態のＤＷＬ式記憶装置は、サブデコーダラ
インＳＤＬ<０>〜ＳＤＬ<３>および反転サブデコーダラ
イン／ＳＤＬ<０>〜／ＳＷＬ<３>が、それぞれ、平行部
６０およびねじれ部６２を備える点を除き、実施の形態
４のＤＷＬ式記憶装置と同様の構造を有している。本実
施形態のＤＷＬ式記憶装置は、共通接地ライン６４，６
６の両側に配置されるデコーダラインＳＤＬ<０>、ＳＤ
Ｌ<２>、ＳＤＬ<１>およびＳＤＬ<３>が、それぞれ対を
なす反転デコーダライン／ＳＤＬ<０>、／ＳＤＬ<２>、
／ＳＤＬ<１>および／ＳＤＬ<３>と、ねじれ部６２にお
いて互いの位置を入れ替えている点に特徴を有してい
る。

【００７９】上記の構造によれば、共通接地ライン６４
の一方の側（図６における右側）には、ＳＤＬ<０>と／
ＳＤＬ<０>とが交互に現れる。従って、共通接地ライン
６４の一方の側には、常に、昇圧電位Ｖｐｐとなる領域
と、接地電位Ｖｓｓとなる領域とが、等しい距離（共通
接地ライン６４の全長の１／２）にわたって形成され
る。同様に、共通接地ライン６４の他方の側（図６にお
ける左側）には、ＳＤＬ<２>と／ＳＤＬ<２>とが交互に
現れることにより、常に、昇圧電位Ｖｐｐとなる領域
と、接地電位Ｖｓｓとなる領域とが、ほぼ等しい距離に
わたって形成される。

【００８０】このため、共通接地ライン６４の電気的な
環境は、それら２組のサブデコードライン対の電位状態
に関わらず、ほぼ一定となる。本実施形態の構造におい
て、上記の電気的環境は、共通接地ライン６６の周囲に
も形成されている。このため、本実施形態のＤＷＬ式記
憶装置によれば、共通接地ライン６４，６６の電気的環
境を安定に維持して、それらにノイズが重畳し難い状態
を常に維持することができる。従って、本実施形態のＤ
ＷＬ式記憶装置によれば、メモリセルのデータ破壊に対
して優れた耐性を確保することができる。

【００８１】尚、上記の実施形態においては、ＳＤＬ<
０>とＳＤＬ<２>の組、および、ＳＤＬ<１>とＳＤＬ<３
>の組が前記請求項７記載の「２本のライン」に、／Ｓ
ＤＬ<０>〜／ＳＤＬ<３>が前記請求項７記載の「それら
と対をなす反転サブデコードライン或いはサブデコード
ライン」に、それぞれ相当している。

【００８２】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、指定されたアドレスに対応するサ
ブワードラインに高電位を導くと共に、アドレスと無関
係なサブワードラインの開放端を、スイッチデバイスを
介して接地電位に接続することができる。このため、本
発明によれば、アドレスと無関係のサブワードラインの
開放端に重畳するノイズのレベルを抑制して、メモリセ
ルのデータ破壊を有効に防止することができる。

【００８３】請求項２記載の発明によれば、第１サブワ
ードライン群に属するサブワードラインと、第２サブワ
ード群に属するサブワードラインとが交互に配置される
ため、半導体装置の構成要素を効率的に配置することが
できる。また、本発明においては、第１サブワードライ
ン群に属するサブワードラインに高電圧が導かれる際に
第２サブワードラインの開放端が接地電位に接続され、
第２サブワードライン群に属するサブワードラインに高
電圧が導かれる際に第１サブワードラインの開放端が接
地電位に接続される。このため、サブワードラインの開
放端の近傍に、他のサブワードラインの受圧部が位置す
るにも関わらず、メモリセルのデータ破壊を有効に防止
することができる。

【００８４】請求項３記載の発明によれば、指定された
アドレスに対応するサブワードラインを活性化させる際
に生ずるデコード信号を利用して、適正にスイッチング
デバイスを駆動することができる。このため、本発明に
よれば、スイッチングデバイスの駆動に必要な信号を新
たに生成する必要がなく、半導体記憶装置の構造を複雑
化させることなく所望の機能を実現することができる。

【００８５】請求項４記載の発明によれば、複数のサブ
ワードラインに対して共通に設けられている共通接地ラ
インが、同一のサブワードラインに対応するサブデコー
ドラインと反転サブデコードラインのほぼ中央を貫通し
ている。同一のサブデコードラインに対応するサブデコ
ードラインと反転サブデコードラインには、常に、それ
らの一方に高電位が供給され、かつ、それらの他方に低
電位が供給される。このため、共通接地ラインがそれら
のほぼ中央に配置されている場合、サブデコードライン
の電位と反転サブデコードラインの電位とが反転して
も、その影響で共通接地ラインの電位が変動することが
ない。従って、本発明によれば、同一の共通接地ライン
に接続される複数のサブワードライン間の相互干渉を抑
制して、データ破壊を有効に防止することができる。

【００８６】請求項５記載の発明によれば、共通接地ラ
インの両側に配置されるサブデコードラインと反転サブ
デコードラインの位置を、ねじれ部において入れ替える
ことができる。サブデコードラインと反転サブデコード
ラインの位置が固定されていると、共通接地ラインの位
置が、それらの中央から何れかの側にずれている場合
に、それらの電位の反転の影響が共通接地ラインに及び
易い。これに対して、本発明の構造によれば、共通接地
ラインの位置が、サブデコードラインと反転サブデコー
ドラインの中央からずれていても、それらの電位の反転
の影響が共通接地ラインに及ばない。このため、本発明
によれば、共通接地ラインの位置精度に影響されること
なく、メモリセルのデータ破壊を有効に防止することが
できる。

【００８７】請求項６記載の発明によれば、複数のサブ
ワードラインに対して共通に設けられている共通接地ラ
インが、同時に高電位の供給を受けることのない２本の
ライン（サブデコードラインまたは反転サブデコードラ
イン）のほぼ中央を貫通している。この場合、共通接地
ラインの両側に同時に高電位が生ずることがないため、
その両側に同時に高電位が生ずる場合に比して、共通接
地ラインに重畳するノイズのレベルを抑制することがで
きる。従って、本発明によれば、同一の共通接地ライン
に接続される複数のサブワードライン間の相互干渉を抑
制して、データ破壊を有効に防止することができる。

【００８８】請求項７記載の発明によれば、共通接地ラ
インの両側に配置される２本のライン（サブデコードラ
インまたは反転サブデコードライン）が、それぞれ対を
なすサブデコードラインまたは反転サブデコードライン
と、ねじれ部において相互の位置を入れ替える。上記の
如く、２本のラインがそれぞれねじれ部において対をな
すラインと位置を入れ替える場合、如何なる状況下で
も、共通接地ラインの近傍で高電位の生ずる長さは、共
通接地ラインの両側で、常にラインの全長のほぼ１／２
となる。このため、本発明によれば、共通接地ラインの
電気的環境を安定に維持して、メモリセルのデータ破壊
を有効に防止することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のディバイデッドワー
ドライン方式の半導体装置（ＤＷＬ式記憶装置）の一部
の平面図である。

【図２】 図１に示すＤＷＬ式記憶装置の要部の回路図
である。

【図３】 本発明の実施の形態２のＤＷＬ式記憶装置の
要部の回路図である。

【図４】 本発明の実施の形態３のＤＷＬ式記憶装置の
要部の回路図である。

【図５】 本発明の実施の形態４のＤＷＬ式記憶装置の
要部の回路図である。

【図６】 本発明の実施の形態５のＤＷＬ式記憶装置の
要部の回路図である。

【図７】 従来のＤＷＬ式記憶装置の要部の回路図であ
る。

【符号の説明】

１６，４８，５０ Ｎ型ＭＯＳトランジスタ、 １
８，２６；５６，５８；６４，６６ 共通接地ライン、
２０ トランジスタ対、 ３０ ディバイデッド
ワードライン方式の半導体装置（ＤＷＬ式記憶装置）、
３２ メモリセル、 １２，１４，３４ サブデ
コーダ帯、 ３６ デコーダライン、３８ サブデコ
ーダドライバ（ＳＤドライバ）、 ４６ メモリバン
ク領域、 ５２ 第１駆動ライン、 ５４ 第２駆
動ライン、 ６０ 平行部、６２ ねじれ部、 Ｍ
ＷＬ<０>，ＭＷＬ<１> ＭＷＬ<１>ワードライン、ＳＷ
Ｌ<０>〜ＳＷＬ<７> サブワードライン、 ＳＤＬ<
０>〜ＳＤＬ<３>サブデコーダライン、 ／ＳＤＬ<０
>〜／ＳＤＬ<３> 反転サブデコーダライン ＳＤ<０>
〜ＳＤ<３> サブデコード信号、 ／ＳＤ<０>〜／Ｓ
Ｄ<３>反転信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 開放端を備える複数のサブワードライン
   と、複数のサブワードラインに共通に設けられるメイン
   ワードラインとを備えるディバイデッドワードライン方
   式の半導体記憶装置であって、 指定されたアドレスに対応するか否かに応じて、それぞ
   れのサブワードラインの所定部位に、選択的に高電位ま
   たは低電位を供給するデコーダと、 前記複数のサブワードラインの開放端を、接地電位に接
   続可能なスイッチデバイスと、 を備えることを特徴とするディバイデッドワードライン
   方式の半導体記憶装置。
2. 【請求項２】 前記複数のサブワードラインは、メモリ
   バンクの一方の端部近傍に前記所定部位を備え、かつ、
   メモリバンクの他方の端部近傍に開放端を備える第１サ
   ブワードライン群と、前記メモリバンクの他方の端部近
   傍に前記所定部位を備え、かつ、前記メモリバンクの一
   方の端部近傍に開放端を備える第２サブワードライン群
   とを備え、 前記第１サブワードライン群に属するサブワードライン
   と、前記第２サブワードラインに属するサブワードライ
   ンとが、前記メモリバンクの内部で交互に配置されてい
   ると共に、 前記第１サブワードライン群に属するサブワードライン
   に高電位が供給される場合に前記第２サブワードライン
   群に対応する前記スイッチデバイスをオン状態とし、前
   記第２サブワードライン群に属するサブワードラインに
   高電位が供給される場合に前記第１サブワードライン群
   に対応する前記スイッチデバイスをオン状態とするスイ
   ッチデバイス駆動回路を備えることを特徴とする請求項
   １記載のディバイデッドワードライン方式の半導体記憶
   装置。
3. 【請求項３】 前記スイッチデバイス駆動回路は、前記
   第１サブワードライン群に属するサブワードラインが指
   定される際に生ずる所定のデコード信号を前記第２サブ
   ワードライン群に属するサブワードラインに対応するス
   イッチデバイスに導く第１駆動ラインと、 前記第２サブワードライン群に属するサブワードライン
   が指定される際に生ずる所定のデコード信号を前記第１
   サブワードライン群に属するサブワードラインに対応す
   るスイッチデバイスに導く第２駆動ラインと、 を備えることを特徴とする請求項２記載のディバイデッ
   ドワードライン方式の半導体記憶装置。
4. 【請求項４】 複数のサブワードラインと、複数のサブ
   ワードラインに共通に設けられるメインワードラインと
   を備えるディバイデッドワードライン方式の半導体記憶
   装置であって、 同一のメインワードラインに対応する複数のサブワード
   ラインのそれぞれに対応して設けられたサブデコードラ
   インおよび反転サブデコードラインと、 複数のサブワードラインに対して共通に設けられた共通
   接地ラインと、 対応するサブワードラインのアドレスが指定されたか否
   かに応じて、前記サブデコードラインに高電位または低
   電位を供給し、かつ、前記反転サブデコードラインにそ
   の反転電位を供給する第１サブデコーダと、 前記サブデコードラインおよび反転サブデコードライン
   に供給される電位を受けて、対応するサブワードライン
   が高電圧信号を受ける状態、および、そのサブワードラ
   インが前記共通接地ラインに接続される状態を選択的に
   実現する第２サブデコーダと、を備え、 前記共通接地ラインは、同一のサブワードラインに対応
   するサブデコードラインと反転サブデコードラインのほ
   ぼ中間を貫通していることを特徴とするディバイデッド
   ワードライン方式の半導体記憶装置。
5. 【請求項５】 前記共通接地ラインを挟む位置に配置さ
   れる前記サブデコードラインおよび反転サブデコードラ
   インは、互いに平行に延びる平行部と、前記共通接地ラ
   インの両側で互いに位置を代えるねじれ部とを備えるこ
   とを特徴とする請求項４記載のディバイデッドワードラ
   イン方式の半導体記憶装置。
6. 【請求項６】 複数のサブワードラインと、複数のサブ
   ワードラインに共通に設けられるメインワードラインと
   を備えるディバイデッドワードライン方式の半導体記憶
   装置であって、 同一のメインワードラインに対応する複数のサブワード
   ラインのそれぞれに対応して設けられたサブデコードラ
   インおよび反転サブデコードラインと、 複数のサブワードラインに対して共通に設けられた共通
   接地ラインと、 対応するサブワードラインのアドレスが指定されたか否
   かに応じて、前記サブデコードラインに高電位または低
   電位を供給し、かつ、前記反転サブデコードラインにそ
   の反転電位を供給する第１サブデコーダと、 前記サブデコードラインおよび反転サブデコードライン
   に供給される電位を受けて、対応するサブワードライン
   が高電圧信号を受ける状態、および、そのサブワードラ
   インが前記共通接地ラインに接続される状態を選択的に
   実現する第２サブデコーダと、を備え、 複数のサブワードラインに対応する複数のサブデコード
   ライン或いは複数の反転サブデコードラインのうち、同
   時に高電位が供給されることのない２本のラインが隣接
   して配置されていると共に、 前記共通接地ラインは、隣接して配置されている前記２
   本のラインのほぼ中間を貫通していることを特徴とする
   ディバイデッドワードライン方式の半導体記憶装置。
7. 【請求項７】 前記共通接地ラインを挟む位置に配置さ
   れる２本のライン、および、それぞれそれらと対をなす
   反転サブデコードライン或いはサブデコードラインは、
   互いに対をなすライン同士が平行に延びる平行部と、前
   記共通接地ラインの両側でそれらが互いの位置を代える
   ねじれ部とを備えることを特徴とする請求項６記載のデ
   ィバイデッドワードライン方式の半導体記憶装置。