JP2004071023A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリマット毎に配置されたサブワードドライバを駆動する際、サブワード選択線に加わる負荷を軽減することにより、高速動作を可能にした半導体記憶装置を提供することである。
【解決手段】サブワード選択線を介して与えられるサブワード選択信号を受けて動作するサブワードドライバの駆動方式において、サブワード選択線をメモリマットに応じて分割し、分割位置までのサブワード選択信号の極性と、各分割位置から各サブワードドライバまでの極性とを反転させる。反転されたサブワード選択信号は、メインワード信号と共に各サブワードドライバで演算され、サブワード駆動信号として出力される。サブワードドライバ側では、メインワード信号を反転するインバータ回路を複数のサブワードドライバに共通に設けることにより、回路構成を簡略化できる。
【選択図】 図３
【解決手段】サブワード選択線を介して与えられるサブワード選択信号を受けて動作するサブワードドライバの駆動方式において、サブワード選択線をメモリマットに応じて分割し、分割位置までのサブワード選択信号の極性と、各分割位置から各サブワードドライバまでの極性とを反転させる。反転されたサブワード選択信号は、メインワード信号と共に各サブワードドライバで演算され、サブワード駆動信号として出力される。サブワードドライバ側では、メインワード信号を反転するインバータ回路を複数のサブワードドライバに共通に設けることにより、回路構成を簡略化できる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリアレイ或いはメモリブロックを分割することによって形成された複数のメモリマットと、各メモリマットに接続されたサブワードドライバ（ＳＷＤ）とを備えた構成を有する半導体記憶装置、及び、サブワードドライバ（ＳＷＤ）の駆動方式に関する。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置としては、特開平９―３６３２８号公報に記載されたようなダイナミックＲＡＭ（以下、ＤＲＡＭと呼ぶ）がある。このＤＲＡＭは、チップ上の記憶領域を複数のメモリブロックに区分すると共に、各メモリブロックを複数のメモリマットに分けた構成を有している。この場合、各メモリマットには、複数のメモリセルが配列されている。このようなＤＲＡＭでは、各メモリマットの周辺にセンスアンプ部とサブワードドライバ（ＳＷＤ）部とが配置されている。このうち、センスアンプ部はカラム方向に配列された列選択線及びビット線に接続できる位置に配置されており、他方、ＳＷＤ部はロウ方向に配列されたメインワード線及びサブワード線と接続できる位置に配置され、複数のサブワードドライバによって構成されている。このように、ＳＷＤ部を設けることにより、動作させる記憶領域をできるだけ小さいブロック内に留めることができ、消費電力を低減することができると共に、高速動作も可能となる。
【０００３】
更に、各ＳＷＤは、複数のサブワードドライバ回路を備え、各サブワードドライバ回路は、前述したように、ロウ方向に配列されたメインワード線及びサブワード線に接続される一方、サブワード選択用デコーダから延びるサブワード選択線（以下、ＦＸ線と略称する場合もある）にも接続されており、メインワード線及びサブワード選択線を選択することにより、サブワード線を選択的に活性化し、当該サブワード線に対応したメモリセルを活性化している。
【０００４】
一方、この種のＤＲＡＭにおいて、複数のサブワード選択線を複数のメモリマットによって共用することも提案されている。この場合、カラム方向に、互いに間隔を置いて配列された２つのメモリマット列間に、サブワード選択線を配列し、これらサブワード選択線を列方向に分割した形式で、サブワード選択線の両側に配列されたメモリマット対応のサブワードドライバに接続し、サブワード選択線上のサブワード選択信号によってこれらドライバを駆動する駆動方式が採用されることがある。この場合、サブワード選択線には、サブワード選択用デコーダから、サブワード選択信号（ＦＸ信号）が送出される。
【０００５】
【発明が解決しようとする課題】
上記したように、ＦＸ分割駆動方式を採用した場合、ＤＲＡＭの大容量化と共に、単一のサブワード選択線によって選択されるメモリマットの数も増加してしまう。このように、メモリマット数が増加すると、同一のサブワード選択線により選択されるサブワードドライバ回路の数も飛躍的に増加する傾向にある。
【０００６】
従来、各サブワード選択線に対してサブワード選択デコーダから、単一極性のサブワード選択信号（ＦＸＴ）を送出する駆動方式が採用されるのが普通である。しかしながら、このような駆動方式を採用した場合、メモリマットが増加すると、サブワード選択デコーダ近傍位置にあるサブワードドライバ回路と、サブワード選択デコーダから離れた位置にあるサブワードドライバ回路とでは、動作において遅延が生じることが確認された。
【０００７】
一方、サブワード選択デコーダからの単一極性のサブワード選択信号を各サブワードドライバ回路に分岐する度毎に反転し、正負２つの極性を有するサブワード選択信号（ＦＸＴ及びＦＸＢ）の双方を使用して、各サブワードドライバ回路を駆動する分割駆動方式も提案されている。
【０００８】
しかしながら、この分割駆動方式を採用しても、記憶容量の増大と共に、配線抵抗、負荷容量の影響を無視できない状況になっている。本発明者等の実験によれば、配線抵抗等の増大は、サブワード選択信号のうち、特に、ＦＸＢに対する負荷が大きくなることに起因していることが判明した。
【０００９】
本発明の目的は、チップサイズ、記憶容量の増大によって、メモリマット数が多くなっても、サブワード選択線に起因する配線抵抗、負荷容量の増大による影響を軽減できる半導体記憶装置を提供することである。
【００１０】
本発明の他の目的は、サブワード選択線に加わる負荷を軽減することにより、サブワード線に起因する遅延を少なくすることができるサブワードドライバ回路駆動方式を提供することである。
【００１１】
【課題を解決するための手段】
本発明の第１の態様によれば、メインワード線に共通に接続されると共に、互いに異なるサブワード選択線に接続され、それぞれサブワード線を駆動する複数のサブワードドライバ回路を含むサブワードドライバ（ＳＷＤ）を備え、前記各サブワードドライバがドライバ入力端子と前記各サブワード線に接続されている半導体記憶装置において、インバータ入力端子とインバータ出力端子とを備え、前記インバータ入力端子は前記メインワード線に接続されると共に、前記インバータ出力端子は前記複数のドライバ入力端子に接続された共通インバータ回路を有し、前記各サブワードドライバ回路は、前記メインワード線に接続されたインバータ出力端子と前記各サブワード選択線に接続され、出力端子を前記各サブワード線に接続された内部インバータ回路部と、前記各サブワード選択線、前記インバータ出力端子、及び、前記内部インバータ回路部の出力端子に接続されたドライブ用トランジスタとを備え、前記各サブワードドライバ回路は１本の各サブワード選択線からのサブワード選択信号によって駆動されることを特徴とする半導体記憶装置が得られる。
【００１２】
本発明の第２の態様によれば、第１の態様において、前記内部インバータ回路は、前記メインワード線に共通に接続されたゲート及び共通に接続されたドレインを有するＰＭＯＳ及びＮＭＯＳトランジスタによって構成され、前記ＰＭＯＳトランジスタのソースは前記各サブワード選択線に接続されており、前記内部インバータの出力端子は前記共通に接続されたドレインから取り出されていることを特徴とする半導体記憶装置が得られる。
【００１３】
本発明の第３の態様によれば、第２の態様において、前記ドライブ用トランジスタは、前記各サブワード選択線に接続されたドレインと、前記サブワード線に接続されたソースと、前記共通インバータ回路の出力端子に接続されたゲートを有するＮＭＯＳトランジスタによって構成されていることを特徴とする半導体記憶装置が得られる。
【００１４】
本発明の第４の態様によれば、第１乃至第３の態様のいずれかにおいて、前記共通インバータ回路は２つのトランジスタによって構成されていることを特徴とする半導体記憶装置が得られる。
【００１５】
本発明の第５の態様によれば、第４の態様において、前記共通インバータ回路及び前記メインワード線は４つのサブワードドライバ回路に共通に設けられていることを特徴とする半導体記憶装置が得られる。
【００１６】
本発明の第６の態様によれば、サブワード選択線を分割するように配置された複数のサブワードドライバ（ＳＷＤ）に対して、ＦＸＢ（／ＦＸ）であらわされるサブワード選択信号を出力することによって駆動するサブワードドライバ駆動方式において、前記サブワード選択線上の分割位置に、複数のインバータを接続することによって、前記サブワード選択信号をＦＸＴであらわされるトルーサブワード選択信号にし、当該トルーサブワード選択信号を前記サブワード線の分割位置に設けられた複数のサブワードドライバ（ＳＷＤ）に分配し、前記ＦＸＢのサブワード選択信号に加わる負荷を軽減することを特徴とするサブワードドライバ駆動方式が得られる。
【００１７】
本発明の第７の態様によれば、第６の態様において、前記サブワードドライバは前記サブワード選択線を挟んで両側に配置されており、これら両側のサブワードドライバには、共通のインバータからのトルーサブワード選択信号が与えられることを特徴とするサブワードドライバ駆動方式が得られる。
【００１８】
本発明の第８の態様によれば、第７の態様において、前記ＳＷＤは、複数のサブワードドライバ回路と、メインワード線に接続されたインバータ入力端子と、インバータ出力端子とを有するインバータとを含み、前記各サブワードドライバ回路は、前記インバータ入力端子に接続されると共に、前記トルーサブワード選択信号が与えられる構成を有し、更に、前記トルーサブワード選択信号を受けるサブワード選択線に接続され、出力端子を前記各サブワード線に接続された内部インバータ回路部と、前記トルーサブワード選択信号が与えられるサブワード選択線、前記インバータ出力端子、及び、前記内部インバータ回路部の出力端子に接続されたドライブ用トランジスタとを備え、前記サブワードドライバ回路は、前記トルーサブワード選択信号によって駆動されることを特徴とするサブワードドライバ駆動方式が得られる。
【００１９】
【発明の実施の形態】
図１及び図２を参照して、本発明を適用できる半導体記憶装置について説明する。図１では、半導体記憶装置として、２列に配列されたメモリマットＭＭ１〜ＭＭ２８を含むＤＲＡＭの一部が示されている。図示された半導体記憶装置は、図示されたメモリマットＭＭ１〜ＭＭ３の配列方向に、１４個の同様なメモリマットＭＭ（即ち、ＭＭ１〜ＭＭ１４）を配置し、更に、これらのメモリマットＭＭ１〜１４と並行にもう一列のメモリマットＭＭ１５〜２８が配列されており、図１では、これらメモリマットＭＭ１〜ＭＭ２８のうち、メモリマットＭＭ１〜ＭＭ３だけが示されている。また、各メモリマットＭＭ１〜２８は２５６Ｋビットの記憶容量を備えているものとする。この関係で、各メモリマットＭＭ１１〜２８は、ロウ方向に延びる５１２本のサブワードライン（ＳＷＬ）と、カラム方向に延びる５１２本のビットペア線とを有している。尚、各メモリマットＭＭ１〜２８は図示されないメモリマット選択信号によって個別にアクティブ状態になるものとする。
【００２０】
ここで、図示された半導体記憶装置は、入出力端子ＤＱ（４ビット）に接続された入出力回路５１、当該入出力回路５１にグローバルＩＯ線を介して接続されたメインアンプ５２を備え、メインアンプ５２はメインＩＯ線を介してサブアンプ５３に接続されている。また、各メモリマットＭＭ１〜ＭＭ３の周辺には、各メモリマットＭＭ１〜ＭＭ３に対応してカラムデコーダ（ＤＥＣ１−３）が設けられており、各カラムＤＥＣ１−３には、カラムアドレス信号Ｙ０〜６が与えられている。更に、各カラムＤＥＣ１−３は、センスアンプ部ＳＡ１−３に接続されている。
【００２１】
図示された例では、各カラムＤＥＣ１−３は１２８本のＹＳ線を選択することができ、ＹＳ線が１本選択されると、各センスアンプ部ＳＡ１−３のうち、４つのセンスアンプが選択された状態となる。この結果、５１２本のビットペア線のうち、４本のビットペア線ＢＬがサブアンプ５３を介してメインアンプ５３に接続される。各センスアンプ部ＳＡ１、２、３に接続されたサブアンプは、図示されていない他の列に属するメモリマットＭＭ１５及びメモリマット１６、１７のサブアンプにも接続されている。
【００２２】
他方、各メモリマットＭＭ１〜ＭＭ１４並びにＭＭ１５〜２８の５１２本のサブワードライン（ＳＷＬ）を選択するために、図示された半導体記憶装置には、メインワードデコーダ（ＭＷＤ）と２つのサブワードデコーダ（ＳＷＤＥＣ１及びＳＷＤＥＣ２）が備えられている。図示されたＭＷＤには、Ｘアドレス信号のうち、Ｘ３〜Ｘ８ビットからなる６ビットが与えられており、他方、ＳＷＤＥＣ１及び２には、Ｘ０〜Ｘ２ビットからなる３ビットが与えられている。この構成では、ＭＷＤは６４本のメインワード線（ＭＷＬ）を介して、各メモリマットＭＭのサブワードドライバ（ＳＷＤ１〜６４）に接続されている。
【００２３】
この場合、各ＳＷＤ１〜６４は４つのサブワードドライバ回路を含んでおり、各サブワードドライバ回路は、サブワードデコーダ（ＳＷＤ１又は２）の出力によって選択される。即ち、ＭＷＤによって、６４本のＭＷＬのうち、１本が選択されアクティブ状態になると、ＳＷＤ１〜６４の一つが活性化される。このとき、ＳＷＤＥＣ１又は２は、Ｘ０〜Ｘ２によって、ＳＷＤ１〜６４内の一つのサブワードドライバ回路を活性化する。
【００２４】
このことを具体的に説明すると、図示されたＳＷＤＥＣ１は、４本のサブワード選択線及び４つのインバータを介して、メモリマットＭＭ１のＳＷＤ１〜６４に接続されている。この例では、４つのサブワード選択線及び４つのインバータはメモリマットＭＭ１と並行に配列されたメモリマットのうち、対応するメモリマットＭＭ１５（図示せず）のＳＷＤ１〜６４にも、接続されている。当該４本のサブワード選択線には、ＳＷＤＥＣ１からサブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３が出力され、これらのサブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３は、メモリマットＭＭ１（又はＭＭ１５）におけるＳＷＤにおける４つのサブワードドライバ回路の一つをアクティブ状態にする。また、サブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３は、それぞれインバータを介して、メモリマットＭＭ２とＭＭ３の間及びメモリマットＭＭ１６とＭＭ１７（図示せず）の間に設けられたＳＷＤ１〜６４にも与えられる。
【００２５】
一方、ＳＷＤＥＣ１と同様にＸ０〜Ｘ２を受けて動作するＳＷＤＥＣ２はサブワード選択線及びインバータを介して、メモリマットＭＭ１とＭＭ２との間に設けられたＳＷＤ１〜６４に接続されると共に、メモリマットＭＭ３とＭＭ４（図示せず）との間に設けられたＳＷＤ１〜６４にも接続されている。サブワード選択線には、ＳＷＤＥＣ２からサブワード選択信号ＦＸＢ４〜ＦＸＢ７が出力され、インバータを介して、メモリマットＭＭ間に一つ置きに配置されたＳＷＤ１〜６４に供給される。
【００２６】
換言すれば、ＳＷＤＥＣ１（又は２）からのサブワード選択線は、メモリマット間に配置されたＳＷＤ１〜６４のうち、１つのメモリマットＭＭ置きに配列されたＳＷＤ１〜６４にインバータを介して接続されていることがわかる。
【００２７】
この構成では、３ビットからなるＸ０〜Ｘ２によって生成されるサブワード選択信号ＦＸ０〜ＦＸ７によって、２つのＳＷＤ内における８つのサブワードドライバ回路を選択、駆動することができる。
【００２８】
図２をも併せ参照すると、図１のＳＷＤとメモリマットＭＭとの接続関係がより詳細に示されている。図２に示されているように、メモリマットＭＭ１の左側に配置されたＳＷＤ１には、サブワード選択信号ＦＸＢ０〜ＦＸＢ３が、インバータで反転されて、ＦＸＴ０〜ＦＸＴ３として与えられている。他方、メモリマットＭＭ１の左側、即ち、メモリマットＭＭ１とＭＭ２との間に設けられたＳＷＤ１には、ＳＷＤＥＣ２からのＦＸＴ４〜ＦＸＴ７が与えられており、このＳＷＤ１によっても、メモリマットＭＭ１のサブワード線（ＳＷＬ）が選択される。結果として、上記したＦＸＴ０〜７に応答して、メモリマットＭＭ１の両側に配置されたＳＷＤ１によって、サブワード駆動信号ＳＷＬＴ０〜７の１本がアクティブ状態になる。
【００２９】
図３を参照して、本発明に使用できるサブワードドライバ（ＳＷＤ）を、図１及び図２に示されたＳＷＤ１を例に取って説明する。図３に示されたＳＷＤ１は、図３のカラム方向に並べられ、メインワード線１５に共通に接続された４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄを備えている。図示された例では、メインワード線上にメインワード線選択信号ＭＷＬＢが与えられており、このメインワード線選択信号ＭＷＬＢは４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄに共通に供給される一方、４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄに共通に設けられたインバータ回路２５に供給されている。したがって、インバータ回路２５は、メインワード線選択信号ＭＷＬＢが与えられる入力端子と、サブワードドライバ回路２０ａ、ｂ、ｃ、ｄに接続されたインバータ出力端子とを有している。
【００３０】
ここで、各サブワードドライバ回路２０ａ、ｂ、ｃ、ｄは、メインワード線選択信号ＭＷＬＢ及びサブワード選択信号ＦＸＴ０〜３を受けて、サブワード線上にサブワード駆動信号ＳＷＬＴ０〜３を出力する動作を行う。各サブワードドライバ回路２０ａ、ｂ、ｃ、ｄは互いに等しい構成及び動作を有しているから、ここでは、サブワードドライバ回路２０ａを例に取って説明する。
【００３１】
図からも明らかな通り、サブワードドライバ回路２０ａは、メインワード線選択信号ＭＷＬＢ、インバータ回路２５によって反転されたトルーメインワード線選択信号（ＭＷＬＴ）、及び、トルーサブワード選択信号ＦＴＸ０とを受け、サブワード線上にサブワード駆動信号ＳＷＬＴ０を出力する。更に、サブワードドライバ回路２０ａは、ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２８によって構成された内部インバータ回路部と、この内部インバータ回路部の出力端子に接続されたドライブ用ＮＭＯＳトランジスタ３０とを有している。
【００３２】
内部インバータ回路はＣＭＯＳトランジスタ、即ち、ＮＭＯＳ及びＰＭＯＳトランジスタ２６、２８によって構成され、両トランジスタのゲート及びドレインは共通に接続されている。更に、共通に接続されたドレインは、サブワードドライバ回路２０ａの出力端子に接続されている。また、ＰＭＯＳトランジスタ２８のソースには、トルーサブワード選択信号ＦＸＴ０が与えられると共に、ＮＭＯＳトランジスタ２６のソースは、Ｖｓｓ（接地電位）の電源端子に接続されている。
【００３３】
一方、ドライブ用ＮＭＯＳトランジスタ３０のゲートには、インバータ回路２５の出力端子から、トルーメインワード線選択信号ＭＷＬＴが与えられると共に、そのソースはサブワードドライバ回路２０ａの出力端子に接続されている。一方、ドライブ用ＮＭＯＳトランジスタ３０のドレインはサブワード選択線に接続され、この関係で、ドライブ用ＮＭＯＳトランジスタ３０のドレインには、トルーサブワード選択信号ＦＸＴ０が供給されている。
【００３４】
このように、図示された各サブワードドライバ回路２０ａ〜ｄは３個のトランジスタによって構成されており、更に、インバータ回路２５は内部インバータ回路と同様に２個のトランジスタによって構成され、このインバータ回路２５は４つのサブワードドライバ回路２０ａ〜ｄに共通に設けられている。このことは、各サブワードドライバ回路２０ａ〜ｄは３．５個のトランジスタによって構成されていることと等価であるから、図示されたサブワードドライバ回路２０ａ〜ｄは３．５トランジスタ型のサブワードドライバ回路と呼ばれても良い。
【００３５】
次に、図３に示されたサブワードドライバ回路２０ａの動作を、図４をも参照して説明すると、図１に示されたＭＷＤ及びサブワード選択線デコーダ（ＳＷＤＥＣ１又は２）により、メインワード線（ＭＷＬ）１５が選択され、ロウレベルのサブワード選択信号ＦＸＢ０がＳＷＤＥＣ１から出力されたものとする。この状態では、図４に示すように、メインワード線選択信号ＭＷＬＢがローレベルになり、図１に示されたＦＸＢ０のインバータ出力であるサブワード選択信号ＦＸＴ０はハイレベルになる。このことは、他のサブワード選択信号ＦＸＢ１〜ＦＸＢ７においても同様である。このとき、各サブワード選択信号ＦＸＢ０〜７に加わる負荷は相対的に小さいから、サブワード選択信号ＦＸＢ０〜７の状態遷移は高速で行われる。
【００３６】
これらサブワード選択信号ＦＸＢ０〜７の状態遷移に伴い、各サブワード選択信号ＦＸＢ０〜ＦＸＢ７の分岐位置に設けられたインバータ（図１、図２参照）２５も高速で状態遷移を行い、図３のＦＸＴ０で示すように、ハイレベルのトルーサブワード選択信号ＦＸＴ０を出力する。
【００３７】
メインワード線選択信号ＭＷＬＢが図４に示すようにローレベルになると、図２に示されたインバータ回路２５の出力はハイレベルになって、ドライブ用ＮＭＯＳトランジスタ３０はオン状態となる。一方、内部インバータ回路を構成するＮＭＯＳ及びＰＭＯＳトランジスタ２６及び２８のゲートには、ローレベルのメインワード線選択信号ＭＷＬＢが与えられるから、ＰＭＯＳトランジスタ２８がオン状態となる。このように、ＰＭＯＳトランジスタ２８及びドライブ用ＮＭＯＳトランジスタ３０がオン状態になると、サブワード線上には、図４に示すように、ハイレベルのサブワード駆動信号ＳＷＬＴ０が出力される。
【００３８】
他方、メインワード線選択信号ＭＷＬＢがローレベルで、サブワード選択信号ＦＸＴ０がローレベルの状態では、ドライブ用ＮＭＯＳトランジスタ３０がオフ状態に保たれるため、サブワード線はローレベルの状態に維持される。
【００３９】
更に、メインワード線選択信号ＭＷＬＢがハイレベルの状態で、サブワード選択信号ＦＸＴ０がハイレベルになると、ＮＭＯＳトランジスタ２６がオン状態となって、サブワードトライバ回路２０ａの出力は、接地電位（Ｖｓｓ）になる。また、メインワード線選択信号ＭＷＬＢがハイレベルの状態で、サブワード選択信号ＦＸＴ０がローレベルになっても、ＮＭＯＳトランジスタ２６がオンとなって、サブワードドライバ回路２０ａの出力は接地電位に維持される。
【００４０】
前述したように、図３に示されたサブワードドライバ回路２０ａは、メインワード選択線及びサブワード選択線が選択された場合にのみ、ハイレベルのサブワード駆動信号ＳＷＬＴ０を出力することが判る。上に説明した例では、ＦＸＴ０についてのみ説明したが、他のサブワード選択信号ＦＸＴ１、ＦＸＴ２、ＦＸＴ３についても同様な動作が行われ、ＳＷＤ１のサブワードドライバ回路２０ａ〜ｄが選択され、選択的にサブワード駆動信号ＳＷＬＴ１、２、３をメモリマットのサブワード選択線（ＳＷＬ）上に出力することができる。
【００４１】
図示された例では、インバータ回路を４つのサブワードドライバ回路に共通に設けているが、より多くのサブワードドライバ回路に共通に設けても良い。
【００４２】
図５を参照して、本発明に係るＳＷＤを含む半導体記憶装置の全体的な構成を概略的に説明する。図５では、説明を簡略化するために、メインワード線選択信号ＭＷＬ０を示すと共に、サブワード選択信号のうち、単一のサブワード選択信号ＦＸＢ０に関連する部分のみが示されている。この関係で、当該サブワード選択信号ＦＸＢ０に関連するメモリマットの全体構成が示されている。ここで、ＭＷＬＢ０が与えられるメインワード線の方向をロウ方向と呼び、メインワード線１５に沿って、１行（ロウ）、１４個のメモリマットＭＭが２行に亘って間隔を置いて配置されている。この関係で図示されたメモリマットＭＭには、１〜２８の番号が付されている。
【００４３】
図５を図１と比較することによっても明らかな通り、メインワード線選択信号ＭＷＬＢ０は、図１に示されたように、ＭＷＤから一列のメモリマットＭＭ１〜ＭＭ１４に与えられている。他方、サブワード選択信号ＦＸＢ０は、図１と同様に、ＳＷＤＥＣ１から出力され、両側のメモリマットＭＭ１及びＭＭ１５のサブワードドライバ（ＳＷＤ１ａ、ＳＷＤ１ｂ）に、インバータ２６１を介して与えられている。同様に、サブワード選択信号ＦＸＢ０は、メモリマットＭＭ２とＭＭ３の間に設けられたＳＷＤ１ｃ、及びメモリマットＭＭ１６とＭＭ１７との間に設けられたＳＷＤ１ｄに、インバータ２６２を介して与えられている。以下同様に、ＳＷＤ１ｅ〜ＳＷＤ１ｐまでのサブワードドライバがメモリマット間或いはメモリマットの終端部に設けられ、これらＳＷＤ１ｅ〜ＳＷＤ１ｐには、インバータ２６３〜２６８を介して、サブワード選択信号ＦＸＢ０が、ＦＸＴ０の形で供給されている。ここで、図５に示された各サブワードドライバＳＷＤ１ａ〜ＳＷＤ１ｐは、図３に示された回路構成を備えている。
【００４４】
図５では、各メモリマットＭＭの単一のＳＷＤ１のみが単一のサブワード選択線及び選択信号ＦＸＢ０と共に示されているが、図１に示されているように、他のサブワード選択信号ＦＸＢ１〜ＦＸＢ７に関連するＳＷＤも同様な接続関係を有しているから、ここでは、図の簡略化のために省略する。
【００４５】
図示されているように、サブワード選択線は、ＳＷＤＥＣ１からインバータ２６１〜２６８を介して、各ＳＷＤに接続されている。即ち、サブワード選択線は、メインワード線と並行に延びる部分（ロウ方向に延びる部分）と、各インバータ２６１〜２６８からメモリマットＭＭとの間に延在する部分（カラム方向部分）とを有している。また、サブワード選択線のカラム方向部分は、ＳＷＤ１に対する分岐位置において、両側に分岐されている。このように、図示されたサブワード選択線２１は、メインワード線１５の延在方向（即ち、ロウ方向）に分割され、更に、カラム方向にも延びていることが判る。
【００４６】
図示された例において、サブワード選択線に、サブワード選択信号ＦＸＢ０が与えられた場合、サブワード選択信号ＦＸＢ０は分岐位置に設けられた各インバータ２６１〜２６８によって反転され、ＦＸＴ０としてＳＷＤ１に与えられる。この結果、メモリマットＭＭ対における２つのＳＷＤ１には、ＦＸＴ０であらわされるサブワード選択信号が供給される。
【００４７】
サブワード選択線の分割位置以外のロウ方向部分には、ＦＸＢ０であらわされるサブワード選択信号が流れ、他方、分割位置からコラム方向には、ＦＸＴ０であらわされる反転されたサブワード選択信号だけが各ＳＷＤ１に供給されている。したがって、この例では、各ＳＷＤ１には、ＦＸＴ０のみが与えられ、ＦＸＢ０は与えられていない。このことは、ＦＸＢ０或いはＦＸＴ０のみで、全てのＳＷＤ１を駆動する場合に比較して、各信号線に加わる負荷を分担でき、高速動作が可能になる。
【００４８】
一方、各ＳＷＤ１ａ〜１ｐをＦＸＴ０及びＦＸＢ０の双方を用いて駆動することも考えられるが、各ＳＷＤ１ａ〜１ｐに互いに相補的なサブワード選択信号を供給することは、これらＳＷＤ１ａ〜１ｐの配線を複雑化してしまうと言う欠点がある。更に、ＦＸＴ０及びＦＸＢ０の双方を使用する場合、いずれか一方のサブワード選択信号はロウ方向だけでなく、カラム方向にも延びる配線を介して、各サブワードドライバ回路に与えられることになる。この結果、当該サブワード選択信号を伝送する配線は長くなってしまい、配線抵抗及び負荷容量が大きくなってしまう。この傾向は、メモリサイズが大きくなるしたがって顕著になるため、チップサイズ、メモリアレイの分割数を制限する大きな要因となることが予想される。
【００４９】
このことを考慮して、図５に示された本発明の一実施形態に係るサブワードドライバ駆動方式では、サブワード選択信号として、ＦＸＴ０及びＦＸＢ０の双方を使用し、各信号による駆動部分を分割している。これによって、ＦＸＴ０及びＦＸＢ０に加わる負荷を小さくすることができる。
【００５０】
前述した説明は、ＦＸＴ０及びＦＸＢ０についてのみ説明したが、図１に示された他のサブワード選択信号についても同様な回路構成が必要であることを考慮すると、本発明の効果は非常に大きい。
【００５１】
実際に、図５に示された例では、同じレイアウトを有する半導体記憶装置で、サブワード選択信号として、ＦＸＴ０及びＦＸＢ０の双方を使用した場合に比較して、容量値を半分以下、具体的には、３０００ｆＦから１４００ｆＦ程度まで小さくできることが判った。
【００５２】
上記した構成の特徴を纏めると、サブワード選択線を分割するように複数のサブワードドライバ回路（ＳＷＤ）が配置されている。サブワード選択線上の分割位置には、それぞれインバータを接続することによって、ＦＸＢのサブワード選択信号をＦＸＴのトルーサブワード選択信号にし、当該トルーサブワード選択信号を前記サブワード線の分割位置の両側に設けられた複数のＳＷＤに分配し、これによって、サブワード選択線をＦＸＢのサブワード選択信号で駆動される部分と、ＦＸＴで駆動される部分とに区分することにより、ＦＸＢ及びＦＸＴに加わる負荷を低減できる。
【００５３】
【発明の効果】
本発明では、サブワード選択信号をＦＸＢ及びＦＸＴ信号に分け、ＦＸＢ信号の形で通電される回路部分とＦＸＴ信号の形で通電される回路部分とを区分し、各信号に加わる負荷を分散させることにより、総合的な負荷容量及び抵抗を減少させ、高速動作可能なサブワードドライバ駆動方式が得られる。また、本発明は、負荷の増大を軽減できるため、メモリの大容量化及びアレイ分割数の増加に対応できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明を適用できる半導体記憶装置を部分的に示す図である。
【図２】図１の一部をより詳細に説明するための図である。
【図３】本発明の一実施形態に係るサブワードドライバ（ＳＷＤ）の回路図である。
【図４】図３に示されたサブワードドライバの動作を説明するための波形図である。
【図５】本発明の一実施形態に係るサブワードドライバ駆動方式を適用できる半導体記憶装置のレイアウトの一部を示す図である。
【符号の説明】
ＭＷＤ メインワードデコーダ
ＳＷＤＥＣ１、ＳＷＤＥＣ２ サブワード選択線デコーダ
ＳＷＤ１〜ＳＷＤ６４、ＳＷＤ１ａ、ＳＷＤ１ｐ サブワードドライバ
ＭＭ１〜ＭＭ２８ メモリマット
２６１〜２６８ インバータ
ＦＸＢ０〜ＦＸＢ７、ＦＸＴ０〜ＦＸＴ７ サブワード選択信号
ＭＷＬＢ メインワード線選択信号
２６ ＮＭＯＳトランジスタ
２８ ＰＭＯＳトランジスタ
３０ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、メモリアレイ或いはメモリブロックを分割することによって形成された複数のメモリマットと、各メモリマットに接続されたサブワードドライバ（ＳＷＤ）とを備えた構成を有する半導体記憶装置、及び、サブワードドライバ（ＳＷＤ）の駆動方式に関する。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置としては、特開平９―３６３２８号公報に記載されたようなダイナミックＲＡＭ（以下、ＤＲＡＭと呼ぶ）がある。このＤＲＡＭは、チップ上の記憶領域を複数のメモリブロックに区分すると共に、各メモリブロックを複数のメモリマットに分けた構成を有している。この場合、各メモリマットには、複数のメモリセルが配列されている。このようなＤＲＡＭでは、各メモリマットの周辺にセンスアンプ部とサブワードドライバ（ＳＷＤ）部とが配置されている。このうち、センスアンプ部はカラム方向に配列された列選択線及びビット線に接続できる位置に配置されており、他方、ＳＷＤ部はロウ方向に配列されたメインワード線及びサブワード線と接続できる位置に配置され、複数のサブワードドライバによって構成されている。このように、ＳＷＤ部を設けることにより、動作させる記憶領域をできるだけ小さいブロック内に留めることができ、消費電力を低減することができると共に、高速動作も可能となる。
【０００３】
更に、各ＳＷＤは、複数のサブワードドライバ回路を備え、各サブワードドライバ回路は、前述したように、ロウ方向に配列されたメインワード線及びサブワード線に接続される一方、サブワード選択用デコーダから延びるサブワード選択線（以下、ＦＸ線と略称する場合もある）にも接続されており、メインワード線及びサブワード選択線を選択することにより、サブワード線を選択的に活性化し、当該サブワード線に対応したメモリセルを活性化している。
【０００４】
一方、この種のＤＲＡＭにおいて、複数のサブワード選択線を複数のメモリマットによって共用することも提案されている。この場合、カラム方向に、互いに間隔を置いて配列された２つのメモリマット列間に、サブワード選択線を配列し、これらサブワード選択線を列方向に分割した形式で、サブワード選択線の両側に配列されたメモリマット対応のサブワードドライバに接続し、サブワード選択線上のサブワード選択信号によってこれらドライバを駆動する駆動方式が採用されることがある。この場合、サブワード選択線には、サブワード選択用デコーダから、サブワード選択信号（ＦＸ信号）が送出される。
【０００５】
【発明が解決しようとする課題】
上記したように、ＦＸ分割駆動方式を採用した場合、ＤＲＡＭの大容量化と共に、単一のサブワード選択線によって選択されるメモリマットの数も増加してしまう。このように、メモリマット数が増加すると、同一のサブワード選択線により選択されるサブワードドライバ回路の数も飛躍的に増加する傾向にある。
【０００６】
従来、各サブワード選択線に対してサブワード選択デコーダから、単一極性のサブワード選択信号（ＦＸＴ）を送出する駆動方式が採用されるのが普通である。しかしながら、このような駆動方式を採用した場合、メモリマットが増加すると、サブワード選択デコーダ近傍位置にあるサブワードドライバ回路と、サブワード選択デコーダから離れた位置にあるサブワードドライバ回路とでは、動作において遅延が生じることが確認された。
【０００７】
一方、サブワード選択デコーダからの単一極性のサブワード選択信号を各サブワードドライバ回路に分岐する度毎に反転し、正負２つの極性を有するサブワード選択信号（ＦＸＴ及びＦＸＢ）の双方を使用して、各サブワードドライバ回路を駆動する分割駆動方式も提案されている。
【０００８】
しかしながら、この分割駆動方式を採用しても、記憶容量の増大と共に、配線抵抗、負荷容量の影響を無視できない状況になっている。本発明者等の実験によれば、配線抵抗等の増大は、サブワード選択信号のうち、特に、ＦＸＢに対する負荷が大きくなることに起因していることが判明した。
【０００９】
本発明の目的は、チップサイズ、記憶容量の増大によって、メモリマット数が多くなっても、サブワード選択線に起因する配線抵抗、負荷容量の増大による影響を軽減できる半導体記憶装置を提供することである。
【００１０】
本発明の他の目的は、サブワード選択線に加わる負荷を軽減することにより、サブワード線に起因する遅延を少なくすることができるサブワードドライバ回路駆動方式を提供することである。
【００１１】
【課題を解決するための手段】
本発明の第１の態様によれば、メインワード線に共通に接続されると共に、互いに異なるサブワード選択線に接続され、それぞれサブワード線を駆動する複数のサブワードドライバ回路を含むサブワードドライバ（ＳＷＤ）を備え、前記各サブワードドライバがドライバ入力端子と前記各サブワード線に接続されている半導体記憶装置において、インバータ入力端子とインバータ出力端子とを備え、前記インバータ入力端子は前記メインワード線に接続されると共に、前記インバータ出力端子は前記複数のドライバ入力端子に接続された共通インバータ回路を有し、前記各サブワードドライバ回路は、前記メインワード線に接続されたインバータ出力端子と前記各サブワード選択線に接続され、出力端子を前記各サブワード線に接続された内部インバータ回路部と、前記各サブワード選択線、前記インバータ出力端子、及び、前記内部インバータ回路部の出力端子に接続されたドライブ用トランジスタとを備え、前記各サブワードドライバ回路は１本の各サブワード選択線からのサブワード選択信号によって駆動されることを特徴とする半導体記憶装置が得られる。
【００１２】
本発明の第２の態様によれば、第１の態様において、前記内部インバータ回路は、前記メインワード線に共通に接続されたゲート及び共通に接続されたドレインを有するＰＭＯＳ及びＮＭＯＳトランジスタによって構成され、前記ＰＭＯＳトランジスタのソースは前記各サブワード選択線に接続されており、前記内部インバータの出力端子は前記共通に接続されたドレインから取り出されていることを特徴とする半導体記憶装置が得られる。
【００１３】
本発明の第３の態様によれば、第２の態様において、前記ドライブ用トランジスタは、前記各サブワード選択線に接続されたドレインと、前記サブワード線に接続されたソースと、前記共通インバータ回路の出力端子に接続されたゲートを有するＮＭＯＳトランジスタによって構成されていることを特徴とする半導体記憶装置が得られる。
【００１４】
本発明の第４の態様によれば、第１乃至第３の態様のいずれかにおいて、前記共通インバータ回路は２つのトランジスタによって構成されていることを特徴とする半導体記憶装置が得られる。
【００１５】
本発明の第５の態様によれば、第４の態様において、前記共通インバータ回路及び前記メインワード線は４つのサブワードドライバ回路に共通に設けられていることを特徴とする半導体記憶装置が得られる。
【００１６】
本発明の第６の態様によれば、サブワード選択線を分割するように配置された複数のサブワードドライバ（ＳＷＤ）に対して、ＦＸＢ（／ＦＸ）であらわされるサブワード選択信号を出力することによって駆動するサブワードドライバ駆動方式において、前記サブワード選択線上の分割位置に、複数のインバータを接続することによって、前記サブワード選択信号をＦＸＴであらわされるトルーサブワード選択信号にし、当該トルーサブワード選択信号を前記サブワード線の分割位置に設けられた複数のサブワードドライバ（ＳＷＤ）に分配し、前記ＦＸＢのサブワード選択信号に加わる負荷を軽減することを特徴とするサブワードドライバ駆動方式が得られる。
【００１７】
本発明の第７の態様によれば、第６の態様において、前記サブワードドライバは前記サブワード選択線を挟んで両側に配置されており、これら両側のサブワードドライバには、共通のインバータからのトルーサブワード選択信号が与えられることを特徴とするサブワードドライバ駆動方式が得られる。
【００１８】
本発明の第８の態様によれば、第７の態様において、前記ＳＷＤは、複数のサブワードドライバ回路と、メインワード線に接続されたインバータ入力端子と、インバータ出力端子とを有するインバータとを含み、前記各サブワードドライバ回路は、前記インバータ入力端子に接続されると共に、前記トルーサブワード選択信号が与えられる構成を有し、更に、前記トルーサブワード選択信号を受けるサブワード選択線に接続され、出力端子を前記各サブワード線に接続された内部インバータ回路部と、前記トルーサブワード選択信号が与えられるサブワード選択線、前記インバータ出力端子、及び、前記内部インバータ回路部の出力端子に接続されたドライブ用トランジスタとを備え、前記サブワードドライバ回路は、前記トルーサブワード選択信号によって駆動されることを特徴とするサブワードドライバ駆動方式が得られる。
【００１９】
【発明の実施の形態】
図１及び図２を参照して、本発明を適用できる半導体記憶装置について説明する。図１では、半導体記憶装置として、２列に配列されたメモリマットＭＭ１〜ＭＭ２８を含むＤＲＡＭの一部が示されている。図示された半導体記憶装置は、図示されたメモリマットＭＭ１〜ＭＭ３の配列方向に、１４個の同様なメモリマットＭＭ（即ち、ＭＭ１〜ＭＭ１４）を配置し、更に、これらのメモリマットＭＭ１〜１４と並行にもう一列のメモリマットＭＭ１５〜２８が配列されており、図１では、これらメモリマットＭＭ１〜ＭＭ２８のうち、メモリマットＭＭ１〜ＭＭ３だけが示されている。また、各メモリマットＭＭ１〜２８は２５６Ｋビットの記憶容量を備えているものとする。この関係で、各メモリマットＭＭ１１〜２８は、ロウ方向に延びる５１２本のサブワードライン（ＳＷＬ）と、カラム方向に延びる５１２本のビットペア線とを有している。尚、各メモリマットＭＭ１〜２８は図示されないメモリマット選択信号によって個別にアクティブ状態になるものとする。
【００２０】
ここで、図示された半導体記憶装置は、入出力端子ＤＱ（４ビット）に接続された入出力回路５１、当該入出力回路５１にグローバルＩＯ線を介して接続されたメインアンプ５２を備え、メインアンプ５２はメインＩＯ線を介してサブアンプ５３に接続されている。また、各メモリマットＭＭ１〜ＭＭ３の周辺には、各メモリマットＭＭ１〜ＭＭ３に対応してカラムデコーダ（ＤＥＣ１−３）が設けられており、各カラムＤＥＣ１−３には、カラムアドレス信号Ｙ０〜６が与えられている。更に、各カラムＤＥＣ１−３は、センスアンプ部ＳＡ１−３に接続されている。
【００２１】
図示された例では、各カラムＤＥＣ１−３は１２８本のＹＳ線を選択することができ、ＹＳ線が１本選択されると、各センスアンプ部ＳＡ１−３のうち、４つのセンスアンプが選択された状態となる。この結果、５１２本のビットペア線のうち、４本のビットペア線ＢＬがサブアンプ５３を介してメインアンプ５３に接続される。各センスアンプ部ＳＡ１、２、３に接続されたサブアンプは、図示されていない他の列に属するメモリマットＭＭ１５及びメモリマット１６、１７のサブアンプにも接続されている。
【００２２】
他方、各メモリマットＭＭ１〜ＭＭ１４並びにＭＭ１５〜２８の５１２本のサブワードライン（ＳＷＬ）を選択するために、図示された半導体記憶装置には、メインワードデコーダ（ＭＷＤ）と２つのサブワードデコーダ（ＳＷＤＥＣ１及びＳＷＤＥＣ２）が備えられている。図示されたＭＷＤには、Ｘアドレス信号のうち、Ｘ３〜Ｘ８ビットからなる６ビットが与えられており、他方、ＳＷＤＥＣ１及び２には、Ｘ０〜Ｘ２ビットからなる３ビットが与えられている。この構成では、ＭＷＤは６４本のメインワード線（ＭＷＬ）を介して、各メモリマットＭＭのサブワードドライバ（ＳＷＤ１〜６４）に接続されている。
【００２３】
この場合、各ＳＷＤ１〜６４は４つのサブワードドライバ回路を含んでおり、各サブワードドライバ回路は、サブワードデコーダ（ＳＷＤ１又は２）の出力によって選択される。即ち、ＭＷＤによって、６４本のＭＷＬのうち、１本が選択されアクティブ状態になると、ＳＷＤ１〜６４の一つが活性化される。このとき、ＳＷＤＥＣ１又は２は、Ｘ０〜Ｘ２によって、ＳＷＤ１〜６４内の一つのサブワードドライバ回路を活性化する。
【００２４】
このことを具体的に説明すると、図示されたＳＷＤＥＣ１は、４本のサブワード選択線及び４つのインバータを介して、メモリマットＭＭ１のＳＷＤ１〜６４に接続されている。この例では、４つのサブワード選択線及び４つのインバータはメモリマットＭＭ１と並行に配列されたメモリマットのうち、対応するメモリマットＭＭ１５（図示せず）のＳＷＤ１〜６４にも、接続されている。当該４本のサブワード選択線には、ＳＷＤＥＣ１からサブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３が出力され、これらのサブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３は、メモリマットＭＭ１（又はＭＭ１５）におけるＳＷＤにおける４つのサブワードドライバ回路の一つをアクティブ状態にする。また、サブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３は、それぞれインバータを介して、メモリマットＭＭ２とＭＭ３の間及びメモリマットＭＭ１６とＭＭ１７（図示せず）の間に設けられたＳＷＤ１〜６４にも与えられる。
【００２５】
一方、ＳＷＤＥＣ１と同様にＸ０〜Ｘ２を受けて動作するＳＷＤＥＣ２はサブワード選択線及びインバータを介して、メモリマットＭＭ１とＭＭ２との間に設けられたＳＷＤ１〜６４に接続されると共に、メモリマットＭＭ３とＭＭ４（図示せず）との間に設けられたＳＷＤ１〜６４にも接続されている。サブワード選択線には、ＳＷＤＥＣ２からサブワード選択信号ＦＸＢ４〜ＦＸＢ７が出力され、インバータを介して、メモリマットＭＭ間に一つ置きに配置されたＳＷＤ１〜６４に供給される。
【００２６】
換言すれば、ＳＷＤＥＣ１（又は２）からのサブワード選択線は、メモリマット間に配置されたＳＷＤ１〜６４のうち、１つのメモリマットＭＭ置きに配列されたＳＷＤ１〜６４にインバータを介して接続されていることがわかる。
【００２７】
この構成では、３ビットからなるＸ０〜Ｘ２によって生成されるサブワード選択信号ＦＸ０〜ＦＸ７によって、２つのＳＷＤ内における８つのサブワードドライバ回路を選択、駆動することができる。
【００２８】
図２をも併せ参照すると、図１のＳＷＤとメモリマットＭＭとの接続関係がより詳細に示されている。図２に示されているように、メモリマットＭＭ１の左側に配置されたＳＷＤ１には、サブワード選択信号ＦＸＢ０〜ＦＸＢ３が、インバータで反転されて、ＦＸＴ０〜ＦＸＴ３として与えられている。他方、メモリマットＭＭ１の左側、即ち、メモリマットＭＭ１とＭＭ２との間に設けられたＳＷＤ１には、ＳＷＤＥＣ２からのＦＸＴ４〜ＦＸＴ７が与えられており、このＳＷＤ１によっても、メモリマットＭＭ１のサブワード線（ＳＷＬ）が選択される。結果として、上記したＦＸＴ０〜７に応答して、メモリマットＭＭ１の両側に配置されたＳＷＤ１によって、サブワード駆動信号ＳＷＬＴ０〜７の１本がアクティブ状態になる。
【００２９】
図３を参照して、本発明に使用できるサブワードドライバ（ＳＷＤ）を、図１及び図２に示されたＳＷＤ１を例に取って説明する。図３に示されたＳＷＤ１は、図３のカラム方向に並べられ、メインワード線１５に共通に接続された４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄを備えている。図示された例では、メインワード線上にメインワード線選択信号ＭＷＬＢが与えられており、このメインワード線選択信号ＭＷＬＢは４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄに共通に供給される一方、４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄに共通に設けられたインバータ回路２５に供給されている。したがって、インバータ回路２５は、メインワード線選択信号ＭＷＬＢが与えられる入力端子と、サブワードドライバ回路２０ａ、ｂ、ｃ、ｄに接続されたインバータ出力端子とを有している。
【００３０】
ここで、各サブワードドライバ回路２０ａ、ｂ、ｃ、ｄは、メインワード線選択信号ＭＷＬＢ及びサブワード選択信号ＦＸＴ０〜３を受けて、サブワード線上にサブワード駆動信号ＳＷＬＴ０〜３を出力する動作を行う。各サブワードドライバ回路２０ａ、ｂ、ｃ、ｄは互いに等しい構成及び動作を有しているから、ここでは、サブワードドライバ回路２０ａを例に取って説明する。
【００３１】
図からも明らかな通り、サブワードドライバ回路２０ａは、メインワード線選択信号ＭＷＬＢ、インバータ回路２５によって反転されたトルーメインワード線選択信号（ＭＷＬＴ）、及び、トルーサブワード選択信号ＦＴＸ０とを受け、サブワード線上にサブワード駆動信号ＳＷＬＴ０を出力する。更に、サブワードドライバ回路２０ａは、ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２８によって構成された内部インバータ回路部と、この内部インバータ回路部の出力端子に接続されたドライブ用ＮＭＯＳトランジスタ３０とを有している。
【００３２】
内部インバータ回路はＣＭＯＳトランジスタ、即ち、ＮＭＯＳ及びＰＭＯＳトランジスタ２６、２８によって構成され、両トランジスタのゲート及びドレインは共通に接続されている。更に、共通に接続されたドレインは、サブワードドライバ回路２０ａの出力端子に接続されている。また、ＰＭＯＳトランジスタ２８のソースには、トルーサブワード選択信号ＦＸＴ０が与えられると共に、ＮＭＯＳトランジスタ２６のソースは、Ｖｓｓ（接地電位）の電源端子に接続されている。
【００３３】
一方、ドライブ用ＮＭＯＳトランジスタ３０のゲートには、インバータ回路２５の出力端子から、トルーメインワード線選択信号ＭＷＬＴが与えられると共に、そのソースはサブワードドライバ回路２０ａの出力端子に接続されている。一方、ドライブ用ＮＭＯＳトランジスタ３０のドレインはサブワード選択線に接続され、この関係で、ドライブ用ＮＭＯＳトランジスタ３０のドレインには、トルーサブワード選択信号ＦＸＴ０が供給されている。
【００３４】
このように、図示された各サブワードドライバ回路２０ａ〜ｄは３個のトランジスタによって構成されており、更に、インバータ回路２５は内部インバータ回路と同様に２個のトランジスタによって構成され、このインバータ回路２５は４つのサブワードドライバ回路２０ａ〜ｄに共通に設けられている。このことは、各サブワードドライバ回路２０ａ〜ｄは３．５個のトランジスタによって構成されていることと等価であるから、図示されたサブワードドライバ回路２０ａ〜ｄは３．５トランジスタ型のサブワードドライバ回路と呼ばれても良い。
【００３５】
次に、図３に示されたサブワードドライバ回路２０ａの動作を、図４をも参照して説明すると、図１に示されたＭＷＤ及びサブワード選択線デコーダ（ＳＷＤＥＣ１又は２）により、メインワード線（ＭＷＬ）１５が選択され、ロウレベルのサブワード選択信号ＦＸＢ０がＳＷＤＥＣ１から出力されたものとする。この状態では、図４に示すように、メインワード線選択信号ＭＷＬＢがローレベルになり、図１に示されたＦＸＢ０のインバータ出力であるサブワード選択信号ＦＸＴ０はハイレベルになる。このことは、他のサブワード選択信号ＦＸＢ１〜ＦＸＢ７においても同様である。このとき、各サブワード選択信号ＦＸＢ０〜７に加わる負荷は相対的に小さいから、サブワード選択信号ＦＸＢ０〜７の状態遷移は高速で行われる。
【００３６】
これらサブワード選択信号ＦＸＢ０〜７の状態遷移に伴い、各サブワード選択信号ＦＸＢ０〜ＦＸＢ７の分岐位置に設けられたインバータ（図１、図２参照）２５も高速で状態遷移を行い、図３のＦＸＴ０で示すように、ハイレベルのトルーサブワード選択信号ＦＸＴ０を出力する。
【００３７】
メインワード線選択信号ＭＷＬＢが図４に示すようにローレベルになると、図２に示されたインバータ回路２５の出力はハイレベルになって、ドライブ用ＮＭＯＳトランジスタ３０はオン状態となる。一方、内部インバータ回路を構成するＮＭＯＳ及びＰＭＯＳトランジスタ２６及び２８のゲートには、ローレベルのメインワード線選択信号ＭＷＬＢが与えられるから、ＰＭＯＳトランジスタ２８がオン状態となる。このように、ＰＭＯＳトランジスタ２８及びドライブ用ＮＭＯＳトランジスタ３０がオン状態になると、サブワード線上には、図４に示すように、ハイレベルのサブワード駆動信号ＳＷＬＴ０が出力される。
【００３８】
他方、メインワード線選択信号ＭＷＬＢがローレベルで、サブワード選択信号ＦＸＴ０がローレベルの状態では、ドライブ用ＮＭＯＳトランジスタ３０がオフ状態に保たれるため、サブワード線はローレベルの状態に維持される。
【００３９】
更に、メインワード線選択信号ＭＷＬＢがハイレベルの状態で、サブワード選択信号ＦＸＴ０がハイレベルになると、ＮＭＯＳトランジスタ２６がオン状態となって、サブワードトライバ回路２０ａの出力は、接地電位（Ｖｓｓ）になる。また、メインワード線選択信号ＭＷＬＢがハイレベルの状態で、サブワード選択信号ＦＸＴ０がローレベルになっても、ＮＭＯＳトランジスタ２６がオンとなって、サブワードドライバ回路２０ａの出力は接地電位に維持される。
【００４０】
前述したように、図３に示されたサブワードドライバ回路２０ａは、メインワード選択線及びサブワード選択線が選択された場合にのみ、ハイレベルのサブワード駆動信号ＳＷＬＴ０を出力することが判る。上に説明した例では、ＦＸＴ０についてのみ説明したが、他のサブワード選択信号ＦＸＴ１、ＦＸＴ２、ＦＸＴ３についても同様な動作が行われ、ＳＷＤ１のサブワードドライバ回路２０ａ〜ｄが選択され、選択的にサブワード駆動信号ＳＷＬＴ１、２、３をメモリマットのサブワード選択線（ＳＷＬ）上に出力することができる。
【００４１】
図示された例では、インバータ回路を４つのサブワードドライバ回路に共通に設けているが、より多くのサブワードドライバ回路に共通に設けても良い。
【００４２】
図５を参照して、本発明に係るＳＷＤを含む半導体記憶装置の全体的な構成を概略的に説明する。図５では、説明を簡略化するために、メインワード線選択信号ＭＷＬ０を示すと共に、サブワード選択信号のうち、単一のサブワード選択信号ＦＸＢ０に関連する部分のみが示されている。この関係で、当該サブワード選択信号ＦＸＢ０に関連するメモリマットの全体構成が示されている。ここで、ＭＷＬＢ０が与えられるメインワード線の方向をロウ方向と呼び、メインワード線１５に沿って、１行（ロウ）、１４個のメモリマットＭＭが２行に亘って間隔を置いて配置されている。この関係で図示されたメモリマットＭＭには、１〜２８の番号が付されている。
【００４３】
図５を図１と比較することによっても明らかな通り、メインワード線選択信号ＭＷＬＢ０は、図１に示されたように、ＭＷＤから一列のメモリマットＭＭ１〜ＭＭ１４に与えられている。他方、サブワード選択信号ＦＸＢ０は、図１と同様に、ＳＷＤＥＣ１から出力され、両側のメモリマットＭＭ１及びＭＭ１５のサブワードドライバ（ＳＷＤ１ａ、ＳＷＤ１ｂ）に、インバータ２６１を介して与えられている。同様に、サブワード選択信号ＦＸＢ０は、メモリマットＭＭ２とＭＭ３の間に設けられたＳＷＤ１ｃ、及びメモリマットＭＭ１６とＭＭ１７との間に設けられたＳＷＤ１ｄに、インバータ２６２を介して与えられている。以下同様に、ＳＷＤ１ｅ〜ＳＷＤ１ｐまでのサブワードドライバがメモリマット間或いはメモリマットの終端部に設けられ、これらＳＷＤ１ｅ〜ＳＷＤ１ｐには、インバータ２６３〜２６８を介して、サブワード選択信号ＦＸＢ０が、ＦＸＴ０の形で供給されている。ここで、図５に示された各サブワードドライバＳＷＤ１ａ〜ＳＷＤ１ｐは、図３に示された回路構成を備えている。
【００４４】
図５では、各メモリマットＭＭの単一のＳＷＤ１のみが単一のサブワード選択線及び選択信号ＦＸＢ０と共に示されているが、図１に示されているように、他のサブワード選択信号ＦＸＢ１〜ＦＸＢ７に関連するＳＷＤも同様な接続関係を有しているから、ここでは、図の簡略化のために省略する。
【００４５】
図示されているように、サブワード選択線は、ＳＷＤＥＣ１からインバータ２６１〜２６８を介して、各ＳＷＤに接続されている。即ち、サブワード選択線は、メインワード線と並行に延びる部分（ロウ方向に延びる部分）と、各インバータ２６１〜２６８からメモリマットＭＭとの間に延在する部分（カラム方向部分）とを有している。また、サブワード選択線のカラム方向部分は、ＳＷＤ１に対する分岐位置において、両側に分岐されている。このように、図示されたサブワード選択線２１は、メインワード線１５の延在方向（即ち、ロウ方向）に分割され、更に、カラム方向にも延びていることが判る。
【００４６】
図示された例において、サブワード選択線に、サブワード選択信号ＦＸＢ０が与えられた場合、サブワード選択信号ＦＸＢ０は分岐位置に設けられた各インバータ２６１〜２６８によって反転され、ＦＸＴ０としてＳＷＤ１に与えられる。この結果、メモリマットＭＭ対における２つのＳＷＤ１には、ＦＸＴ０であらわされるサブワード選択信号が供給される。
【００４７】
サブワード選択線の分割位置以外のロウ方向部分には、ＦＸＢ０であらわされるサブワード選択信号が流れ、他方、分割位置からコラム方向には、ＦＸＴ０であらわされる反転されたサブワード選択信号だけが各ＳＷＤ１に供給されている。したがって、この例では、各ＳＷＤ１には、ＦＸＴ０のみが与えられ、ＦＸＢ０は与えられていない。このことは、ＦＸＢ０或いはＦＸＴ０のみで、全てのＳＷＤ１を駆動する場合に比較して、各信号線に加わる負荷を分担でき、高速動作が可能になる。
【００４８】
一方、各ＳＷＤ１ａ〜１ｐをＦＸＴ０及びＦＸＢ０の双方を用いて駆動することも考えられるが、各ＳＷＤ１ａ〜１ｐに互いに相補的なサブワード選択信号を供給することは、これらＳＷＤ１ａ〜１ｐの配線を複雑化してしまうと言う欠点がある。更に、ＦＸＴ０及びＦＸＢ０の双方を使用する場合、いずれか一方のサブワード選択信号はロウ方向だけでなく、カラム方向にも延びる配線を介して、各サブワードドライバ回路に与えられることになる。この結果、当該サブワード選択信号を伝送する配線は長くなってしまい、配線抵抗及び負荷容量が大きくなってしまう。この傾向は、メモリサイズが大きくなるしたがって顕著になるため、チップサイズ、メモリアレイの分割数を制限する大きな要因となることが予想される。
【００４９】
このことを考慮して、図５に示された本発明の一実施形態に係るサブワードドライバ駆動方式では、サブワード選択信号として、ＦＸＴ０及びＦＸＢ０の双方を使用し、各信号による駆動部分を分割している。これによって、ＦＸＴ０及びＦＸＢ０に加わる負荷を小さくすることができる。
【００５０】
前述した説明は、ＦＸＴ０及びＦＸＢ０についてのみ説明したが、図１に示された他のサブワード選択信号についても同様な回路構成が必要であることを考慮すると、本発明の効果は非常に大きい。
【００５１】
実際に、図５に示された例では、同じレイアウトを有する半導体記憶装置で、サブワード選択信号として、ＦＸＴ０及びＦＸＢ０の双方を使用した場合に比較して、容量値を半分以下、具体的には、３０００ｆＦから１４００ｆＦ程度まで小さくできることが判った。
【００５２】
上記した構成の特徴を纏めると、サブワード選択線を分割するように複数のサブワードドライバ回路（ＳＷＤ）が配置されている。サブワード選択線上の分割位置には、それぞれインバータを接続することによって、ＦＸＢのサブワード選択信号をＦＸＴのトルーサブワード選択信号にし、当該トルーサブワード選択信号を前記サブワード線の分割位置の両側に設けられた複数のＳＷＤに分配し、これによって、サブワード選択線をＦＸＢのサブワード選択信号で駆動される部分と、ＦＸＴで駆動される部分とに区分することにより、ＦＸＢ及びＦＸＴに加わる負荷を低減できる。
【００５３】
【発明の効果】
本発明では、サブワード選択信号をＦＸＢ及びＦＸＴ信号に分け、ＦＸＢ信号の形で通電される回路部分とＦＸＴ信号の形で通電される回路部分とを区分し、各信号に加わる負荷を分散させることにより、総合的な負荷容量及び抵抗を減少させ、高速動作可能なサブワードドライバ駆動方式が得られる。また、本発明は、負荷の増大を軽減できるため、メモリの大容量化及びアレイ分割数の増加に対応できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明を適用できる半導体記憶装置を部分的に示す図である。
【図２】図１の一部をより詳細に説明するための図である。
【図３】本発明の一実施形態に係るサブワードドライバ（ＳＷＤ）の回路図である。
【図４】図３に示されたサブワードドライバの動作を説明するための波形図である。
【図５】本発明の一実施形態に係るサブワードドライバ駆動方式を適用できる半導体記憶装置のレイアウトの一部を示す図である。
【符号の説明】
ＭＷＤ メインワードデコーダ
ＳＷＤＥＣ１、ＳＷＤＥＣ２ サブワード選択線デコーダ
ＳＷＤ１〜ＳＷＤ６４、ＳＷＤ１ａ、ＳＷＤ１ｐ サブワードドライバ
ＭＭ１〜ＭＭ２８ メモリマット
２６１〜２６８ インバータ
ＦＸＢ０〜ＦＸＢ７、ＦＸＴ０〜ＦＸＴ７ サブワード選択信号
ＭＷＬＢ メインワード線選択信号
２６ ＮＭＯＳトランジスタ
２８ ＰＭＯＳトランジスタ
３０ ＮＭＯＳトランジスタ
Claims (8)
- メインワード線に共通に接続されると共に、互いに異なるサブワード選択線に接続され、それぞれサブワード線を駆動する複数のサブワードドライバ回路を含むサブワードドライバ（ＳＷＤ）を備え、前記各サブワードドライバがドライバ入力端子と前記各サブワード線に接続されている半導体記憶装置において、インバータ入力端子とインバータ出力端子とを備え、前記インバータ入力端子は前記メインワード線に接続されると共に、前記インバータ出力端子は前記複数のドライバ入力端子に接続された共通インバータ回路を有し、前記各サブワードドライバ回路は、前記メインワード線に接続されたインバータ出力端子と前記各サブワード選択線に接続され、出力端子を前記各サブワード線に接続された内部インバータ回路部と、前記各サブワード選択線、前記インバータ出力端子、及び、前記内部インバータ回路部の出力端子に接続されたドライブ用トランジスタとを備え、前記各サブワードドライバ回路は１本の各サブワード選択線からのサブワード選択信号によって駆動されることを特徴とする半導体記憶装置。
- 請求項１において、前記内部インバータ回路は、前記メインワード線に共通に接続されたゲートと、共通に接続されたドレインとを有するＰＭＯＳ及びＮＭＯＳトランジスタによって構成され、前記ＰＭＯＳトランジスタのソースは前記各サブワード選択線に接続されており、前記内部インバータの出力端子は前記共通に接続されたドレインから取り出されていることを特徴とする半導体記憶装置。
- 請求項２において、前記ドライブ用トランジスタは、前記各サブワード選択線に接続されたドレインと、前記サブワード線に接続されたソースと、前記共通インバータ回路の出力端子に接続されたゲートを有するＮＭＯＳトランジスタによって構成されていることを特徴とする半導体記憶装置。
- 請求項１乃至３のいずれかにおいて、前記共通インバータ回路は２つのトランジスタによって構成されていることを特徴とする半導体記憶装置。
- 請求項４において、前記共通インバータ回路及び前記メインワード線は４つのサブワードドライバ回路に共通に設けられていることを特徴とする半導体記憶装置。
- サブワード選択線を分割するように配置された複数のサブワードドライバ（ＳＷＤ）に対して、ＦＸＢ（／ＦＸ）であらわされるサブワード選択信号を出力することによって駆動するサブワードドライバ駆動方式において、前記サブワード選択線上の分割位置に、複数のインバータを接続することによって、前記サブワード選択信号をＦＸＴであらわされるトルーサブワード選択信号にし、当該トルーサブワード選択信号を前記サブワード線の分割位置に設けられた複数のサブワードドライバ（ＳＷＤ）に分配することにより、前記ＦＸＢのサブワード選択信号に加わる負荷を軽減することを特徴とするサブワードドライバ駆動方式。
- 請求項６において、前記サブワードドライバ（ＳＷＤ）は前記サブワード選択線を挟んで両側に配置されており、これら両側のサブワードドライバ回路には、共通のインバータからのトルーサブワード選択信号が与えられることを特徴とするサブワードドライバ回路駆動方式。
- 請求項７において、メインワード線にインバータ入力端子を接続される一方、前記サブワードドライバに、インバータ出力端子を接続されたインバータと、前記インバータ出力端子に接続されると共に、前記トルーサブワード選択信号を受けるサブワードドライバ回路とを有し、前記サブワードドライバ回路は、前記メインワード線に接続されたインバータ入力端子に接続される一方、前記トルーサブワード選択信号を受けるサブワード選択線に接続され、出力端子を前記各サブワード線に接続された内部インバータ回路部と、前記トルーサブワード選択信号が与えられるサブワード選択線、前記インバータ出力端子、及び、前記内部インバータ回路部の出力端子に接続されたドライブ用トランジスタとを備え、前記サブワードドライバ回路は、前記トルーサブワード選択信号によって駆動されることを特徴とするサブワードドライバ駆動方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002227229A JP2004071023A (ja) | 2002-08-05 | 2002-08-05 | 半導体記憶装置 |
| US10/633,710 US6954398B2 (en) | 2002-08-05 | 2003-08-05 | Semiconductor memory device including subword drivers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002227229A JP2004071023A (ja) | 2002-08-05 | 2002-08-05 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008302237A Division JP4949360B2 (ja) | 2008-11-27 | 2008-11-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004071023A true JP2004071023A (ja) | 2004-03-04 |
Family
ID=32014325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002227229A Pending JP2004071023A (ja) | 2002-08-05 | 2002-08-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6954398B2 (ja) |
| JP (1) | JP2004071023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196161A (ja) * | 2005-01-12 | 2006-07-27 | Samsung Electronics Co Ltd | 省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558561B1 (ko) * | 2004-10-28 | 2006-03-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100688540B1 (ko) * | 2005-03-24 | 2007-03-02 | 삼성전자주식회사 | 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치 |
| KR100604935B1 (ko) * | 2005-03-24 | 2006-07-28 | 삼성전자주식회사 | 코어 면적을 감소시킨 반도체 메모리 장치 |
| KR100704039B1 (ko) * | 2006-01-20 | 2007-04-04 | 삼성전자주식회사 | 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치 |
| US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
| KR101478193B1 (ko) * | 2006-07-31 | 2015-01-02 | 쌘디스크 3디 엘엘씨 | 가역 극성 워드 라인과 비트 라인 디코더를 결합한 패시브 엘리먼트 메모리 어레이용 방법과 장치 |
| US7554832B2 (en) * | 2006-07-31 | 2009-06-30 | Sandisk 3D Llc | Passive element memory array incorporating reversible polarity word line and bit line decoders |
| US11450375B2 (en) * | 2020-08-28 | 2022-09-20 | Micron Technology, Inc. | Semiconductor memory devices including subword driver and layouts thereof |
| US11488655B2 (en) | 2020-08-28 | 2022-11-01 | Micron Technology, Inc. | Subword drivers with reduced numbers of transistors and circuit layout of the same |
| US11688455B2 (en) | 2020-09-22 | 2023-06-27 | Micron Technology, Inc. | Semiconductor memory subword driver circuits and layout |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111084A (ja) * | 1993-10-13 | 1995-04-25 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
| US6011746A (en) * | 1997-02-06 | 2000-01-04 | Hyundai Electronics America, Inc. | Word line driver for semiconductor memories |
| US6111808A (en) * | 1998-03-02 | 2000-08-29 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device |
| JP2002373489A (ja) * | 2001-06-15 | 2002-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2002
- 2002-08-05 JP JP2002227229A patent/JP2004071023A/ja active Pending
-
2003
- 2003-08-05 US US10/633,710 patent/US6954398B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196161A (ja) * | 2005-01-12 | 2006-07-27 | Samsung Electronics Co Ltd | 省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6954398B2 (en) | 2005-10-11 |
| US20040156259A1 (en) | 2004-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050404 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060630 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080123 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080321 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081001 |