JP4949360B2

JP4949360B2 - 半導体記憶装置

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Publication number: JP4949360B2
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Inventors: 幸一郎二宮; 勇藤井; 宏樹藤澤
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Description

本発明は、メモリアレイ或いはメモリブロックを分割することによって形成された複数のメモリマットと、各メモリマットに接続されたサブワードドライバ（ＳＷＤ）とを備えた構成を有する半導体記憶装置、及び、サブワードドライバ（ＳＷＤ）の駆動方式に関する。

従来、この種の半導体記憶装置としては、特開平９―３６３２８号公報に記載されたようなダイナミックＲＡＭ（以下、ＤＲＡＭと呼ぶ）がある。このＤＲＡＭは、チップ上の記憶領域を複数のメモリブロックに区分すると共に、各メモリブロックを複数のメモリマットに分けた構成を有している。この場合、各メモリマットには、複数のメモリセルが配列されている。このようなＤＲＡＭでは、各メモリマットの周辺にセンスアンプ部とサブワードドライバ（ＳＷＤ）部とが配置されている。このうち、センスアンプ部はカラム方向に配列された列選択線及びビット線に接続できる位置に配置されており、他方、ＳＷＤ部はロウ方向に配列されたメインワード線及びサブワード線と接続できる位置に配置され、複数のサブワードドライバによって構成されている。このように、ＳＷＤ部を設けることにより、動作させる記憶領域をできるだけ小さいブロック内に留めることができ、消費電力を低減することができると共に、高速動作も可能となる。

更に、各ＳＷＤは、複数のサブワードドライバ回路を備え、各サブワードドライバ回路は、前述したように、ロウ方向に配列されたメインワード線及びサブワード線に接続される一方、サブワード選択用デコーダから延びるサブワード選択線（以下、ＦＸ線と略称する場合もある）にも接続されており、メインワード線及びサブワード選択線を選択することにより、サブワード線を選択的に活性化し、当該サブワード線に対応したメモリセルを活性化している。

一方、この種のＤＲＡＭにおいて、複数のサブワード選択線を複数のメモリマットによって共用することも提案されている。この場合、カラム方向に、互いに間隔を置いて配列された２つのメモリマット列間に、サブワード選択線を配列し、これらサブワード選択線を列方向に分割した形式で、サブワード選択線の両側に配列されたメモリマット対応のサブワードドライバに接続し、サブワード選択線上のサブワード選択信号によってこれらドライバを駆動する駆動方式が採用されることがある。この場合、サブワード選択線には、サブワード選択用デコーダから、サブワード選択信号（ＦＸ信号）が送出される。

上記したように、ＦＸ分割駆動方式を採用した場合、ＤＲＡＭの大容量化と共に、単一のサブワード選択線によって選択されるメモリマットの数も増加してしまう。このように、メモリマット数が増加すると、同一のサブワード選択線により選択されるサブワードドライバ回路の数も飛躍的に増加する傾向にある。

従来、各サブワード選択線に対してサブワード選択デコーダから、単一極性のサブワード選択信号（ＦＸＴ）を送出する駆動方式が採用されるのが普通である。しかしながら、このような駆動方式を採用した場合、メモリマットが増加すると、サブワード選択デコーダ近傍位置にあるサブワードドライバ回路と、サブワード選択デコーダから離れた位置にあるサブワードドライバ回路とでは、動作において遅延が生じることが確認された。

一方、サブワード選択デコーダからの単一極性のサブワード選択信号を各サブワードドライバ回路に分岐する度毎に反転し、正負２つの極性を有するサブワード選択信号（ＦＸＴ及びＦＸＢ）の双方を使用して、各サブワードドライバ回路を駆動する分割駆動方式も提案されている。

しかしながら、この分割駆動方式を採用しても、記憶容量の増大と共に、配線抵抗、負荷容量の影響を無視できない状況になっている。本発明者等の実験によれば、配線抵抗等の増大は、サブワード選択信号のうち、特に、ＦＸＢに対する負荷が大きくなることに起因していることが判明した。

本発明の目的は、チップサイズ、記憶容量の増大によって、メモリマット数が多くなっても、サブワード選択線に起因する配線抵抗、負荷容量の増大による影響を軽減できる半導体記憶装置を提供することである。

本発明の他の目的は、サブワード選択線に加わる負荷を軽減することにより、サブワード線に起因する遅延を少なくすることができるサブワードドライバ回路駆動方式を提供することである。

本発明の第１の態様によれば、外部から入力された第１アドレス信号に基づき所定のメインワード選択信号を活性化するメインワードデコーダと、外部から入力された第２アドレス信号に基づき所定のサブワード選択信号を活性化するサブワードデコーダと、
対応するサブワード線を活性化するサブワードドライバ回路と、前記メインワードデコーダが出力した前記メインワード選択信号を反転し、複数の前記サブワードドライバ回路を含む第１のサブワードドライバ回路群に対し、前記メインワード選択信号の反転信号を供給する第１のインバータ回路と、を備え、前記サブワードドライバ回路は、供給される前記メインワード選択信号及び前記サブワード選択信号が活性化されたとき、前記メインワード選択信号の二方向の論理レベル遷移と前記サブワード選択信号の一方向の論理レベル遷移とにより制御されて前記サブワード線を活性化することを特徴とする半導体記憶装置が得られる。

本発明の第２の態様によれば、外部から入力された第１アドレス信号に基づき所定のメインワード選択信号を活性化するメインワードデコーダと、外部から入力された第２アドレス信号に基づき所定のサブワード選択信号を活性化するサブワードデコーダと、
各々対応するサブワード線を活性化する複数のサブワードドライバ回路と、前記メインワードデコーダが出力した前記メインワード選択信号を反転し、複数の前記サブワードドライバ回路を含む第１のサブワードドライバ回路群に対し前記メインワード選択信号の反転信号を供給する第１のインバータ回路と、前記サブワードデコーダが出力した前記サブワード選択信号の論理レベルを反転し、複数の前記サブワードドライバ回路を含む第２のサブワードドライバ回路群に対し前記サブワードデコーダ信号の反転信号を供給する第２のインバータ回路と、を備え、前記サブワードドライバ回路は、供給される前記メインワード選択信号及び前記サブワード選択信号が活性化されたとき、前記メインワード選択信号の二方向の論理レベル遷移と前記サブワード選択信号の一方向の論理レベル遷移とにより制御されて前記サブワード線を活性化することを特徴とする半導体記憶装置が得られる。

本発明の第３の態様によれば、外部から入力された第１アドレス信号に基づき所定のメインワード選択信号を活性化するメインワードデコーダと、
外部から入力された第２アドレス信号に基づき所定のサブワード選択信号を活性化するサブワードデコーダと、対応するサブワード線を活性化するサブワードドライバ回路と、
前記メインワードデコーダが出力した前記メインワード選択信号を反転し、複数の前記サブワードドライバ回路を含む第１のサブワードドライバ回路群に対し前記メインワード選択信号の反転信号を供給する第１のインバータ回路と、を備え、前記サブワードドライバ回路は、前記メインワード選択信号と前記メインワード選択信号の反転信号と前記サブワード選択信号に基づく１つの信号とによって制御されることを特徴とする半導体記憶装置が得られる。

本発明では、サブワード選択信号をＦＸＢ及びＦＸＴ信号に分け、ＦＸＢ信号の形で通電される回路部分とＦＸＴ信号の形で通電される回路部分とを区分し、各信号に加わる負荷を分散させることにより、総合的な負荷容量及び抵抗を減少させ、高速動作可能なサブワードドライバ駆動方式が得られる。また、本発明は、負荷の増大を軽減できるため、メモリの大容量化及びアレイ分割数の増加に対応できる半導体記憶装置が得られる。

図１及び図２を参照して、本発明を適用できる半導体記憶装置について説明する。図１では、半導体記憶装置として、２列に配列されたメモリマットＭＭ１〜ＭＭ２８を含むＤＲＡＭの一部が示されている。図示された半導体記憶装置は、図示されたメモリマットＭＭ１〜ＭＭ３の配列方向に、１４個の同様なメモリマットＭＭ（即ち、ＭＭ１〜ＭＭ１４）を配置し、更に、これらのメモリマットＭＭ１〜１４と並行にもう一列のメモリマットＭＭ１５〜２８が配列されており、図１では、これらメモリマットＭＭ１〜ＭＭ２８のうち、メモリマットＭＭ１〜ＭＭ３だけが示されている。また、各メモリマットＭＭ１〜２８は２５６Ｋビットの記憶容量を備えているものとする。この関係で、各メモリマットＭＭ１１〜２８は、ロウ方向に延びる５１２本のサブワードライン（ＳＷＬ）と、カラム方向に延びる５１２本のビットペア線とを有している。尚、各メモリマットＭＭ１〜２８は図示されないメモリマット選択信号によって個別にアクティブ状態になるものとする。

ここで、図示された半導体記憶装置は、入出力端子ＤＱ（４ビット）に接続された入出力回路５１、当該入出力回路５１にグローバルＩＯ線を介して接続されたメインアンプ５２を備え、メインアンプ５２はメインＩＯ線を介してサブアンプ５３に接続されている。また、各メモリマットＭＭ１〜ＭＭ３の周辺には、各メモリマットＭＭ１〜ＭＭ３に対応してカラムデコーダ（ＤＥＣ１−３）が設けられており、各カラムＤＥＣ１−３には、カラムアドレス信号Ｙ０〜６が与えられている。更に、各カラムＤＥＣ１−３は、センスアンプ部ＳＡ１−３に接続されている。

図示された例では、各カラムＤＥＣ１−３は１２８本のＹＳ線を選択することができ、ＹＳ線が１本選択されると、各センスアンプ部ＳＡ１−３のうち、４つのセンスアンプが選択された状態となる。この結果、５１２本のビットペア線のうち、４本のビットペア線ＢＬがサブアンプ５３を介してメインアンプ５３に接続される。各センスアンプ部ＳＡ１、２、３に接続されたサブアンプは、図示されていない他の列に属するメモリマットＭＭ１５及びメモリマット１６、１７のサブアンプにも接続されている。

他方、各メモリマットＭＭ１〜ＭＭ１４並びにＭＭ１５〜２８の５１２本のサブワードライン（ＳＷＬ）を選択するために、図示された半導体記憶装置には、メインワードデコーダ（ＭＷＤ）と２つのサブワードデコーダ（ＳＷＤＥＣ１及びＳＷＤＥＣ２）が備えられている。図示されたＭＷＤには、Ｘアドレス信号のうち、Ｘ３〜Ｘ８ビットからなる６ビットが与えられており、他方、ＳＷＤＥＣ１及び２には、Ｘ０〜Ｘ２ビットからなる３ビットが与えられている。この構成では、ＭＷＤは６４本のメインワード線（ＭＷＬ）を介して、各メモリマットＭＭのサブワードドライバ（ＳＷＤ１〜６４）に接続されている。

この場合、各ＳＷＤ１〜６４は４つのサブワードドライバ回路を含んでおり、各サブワードドライバ回路は、サブワードデコーダ（ＳＷＤ１又は２）の出力によって選択される。即ち、ＭＷＤによって、６４本のＭＷＬのうち、１本が選択されアクティブ状態になると、ＳＷＤ１〜６４の一つが活性化される。このとき、ＳＷＤＥＣ１又は２は、Ｘ０〜Ｘ２によって、ＳＷＤ１〜６４内の一つのサブワードドライバ回路を活性化する。

このことを具体的に説明すると、図示されたＳＷＤＥＣ１は、４本のサブワード選択線及び４つのインバータを介して、メモリマットＭＭ１のＳＷＤ１〜６４に接続されている。この例では、４つのサブワード選択線及び４つのインバータはメモリマットＭＭ１と並行に配列されたメモリマットのうち、対応するメモリマットＭＭ１５（図示せず）のＳＷＤ１〜６４にも、接続されている。当該４本のサブワード選択線には、ＳＷＤＥＣ１からサブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３が出力され、これらのサブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３は、メモリマットＭＭ１（又はＭＭ１５）におけるＳＷＤにおける４つのサブワードドライバ回路の一つをアクティブ状態にする。また、サブワード選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３は、それぞれインバータを介して、メモリマットＭＭ２とＭＭ３の間及びメモリマットＭＭ１６とＭＭ１７（図示せず）の間に設けられたＳＷＤ１〜６４にも与えられる。

一方、ＳＷＤＥＣ１と同様にＸ０〜Ｘ２を受けて動作するＳＷＤＥＣ２はサブワード選択線及びインバータを介して、メモリマットＭＭ１とＭＭ２との間に設けられたＳＷＤ１〜６４に接続されると共に、メモリマットＭＭ３とＭＭ４（図示せず）との間に設けられたＳＷＤ１〜６４にも接続されている。サブワード選択線には、ＳＷＤＥＣ２からサブワード選択信号ＦＸＢ４〜ＦＸＢ７が出力され、インバータを介して、メモリマットＭＭ間に一つ置きに配置されたＳＷＤ１〜６４に供給される。

換言すれば、ＳＷＤＥＣ１（又は２）からのサブワード選択線は、メモリマット間に配置されたＳＷＤ１〜６４のうち、１つのメモリマットＭＭ置きに配列されたＳＷＤ１〜６４にインバータを介して接続されていることがわかる。

この構成では、３ビットからなるＸ０〜Ｘ２によって生成されるサブワード選択信号ＦＸ０〜ＦＸ７によって、２つのＳＷＤ内における８つのサブワードドライバ回路を選択、駆動することができる。

図２をも併せ参照すると、図１のＳＷＤとメモリマットＭＭとの接続関係がより詳細に示されている。図２に示されているように、メモリマットＭＭ１の左側に配置されたＳＷＤ１には、サブワード選択信号ＦＸＢ０〜ＦＸＢ３が、インバータで反転されて、ＦＸＴ０〜ＦＸＴ３として与えられている。他方、メモリマットＭＭ１の右側、即ち、メモリマットＭＭ１とＭＭ２との間に設けられたＳＷＤ１には、ＳＷＤＥＣ２からのＦＸＴ４〜ＦＸＴ７が与えられており、このＳＷＤ１によっても、メモリマットＭＭ１のサブワード線（ＳＷＬ）が選択される。結果として、上記したＦＸＴ０〜７に応答して、メモリマットＭＭ１の両側に配置されたＳＷＤ１によって、サブワード駆動信号ＳＷＬＴ０〜７の１本がアクティブ状態になる。

図３を参照して、本発明に使用できるサブワードドライバ(ＳＷＤ)を、図１及び図２に示されたＳＷＤ１を例に取って説明する。図３に示されたＳＷＤ１は、図１のカラム方向に並べられ、メインワード線１５に共通に接続された４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄを備えている。図示された例では、メインワード線上にメインワード線選択信号ＭＷＬＢが与えられており、このメインワード線選択信号ＭＷＬＢは４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄに共通に供給される一方、４つのサブワードドライバ回路２０ａ、ｂ、ｃ、ｄに共通に設けられたインバータ回路２５に供給されている。したがって、インバータ回路２５は、メインワード線選択信号ＭＷＬＢが与えられる入力端子と、サブワードドライバ回路２０ａ、ｂ、ｃ、ｄに接続されたインバータ出力端子とを有している。

ここで、各サブワードドライバ回路２０ａ、ｂ、ｃ、ｄは、メインワード線選択信号ＭＷＬＢ及びサブワード選択信号ＦＸＴ０〜３を受けて、サブワード線上にサブワード駆動信号ＳＷＬＴ０〜３を出力する動作を行う。各サブワードドライバ回路２０ａ、ｂ、ｃ、ｄは互いに等しい構成及び動作を有しているから、ここでは、サブワードドライバ回路２０ａを例に取って説明する。

図からも明らかな通り、サブワードドライバ回路２０ａは、メインワード線選択信号ＭＷＬＢ、インバータ回路２５によって反転されたトルーメインワード線選択信号（ＭＷＬＴ）、及び、トルーサブワード選択信号ＦＴＸ０とを受け、サブワード線上にサブワード駆動信号ＳＷＬＴ０を出力する。更に、サブワードドライバ回路２０ａは、ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２８によって構成された内部インバータ回路部と、この内部インバータ回路部の出力端子に接続されたドライブ用ＮＭＯＳトランジスタ３０とを有している。

内部インバータ回路はＣＭＯＳトランジスタ、即ち、ＮＭＯＳ及びＰＭＯＳトランジスタ２６、２８によって構成され、両トランジスタのゲート及びドレインは共通に接続されている。更に、共通に接続されたドレインは、サブワードドライバ回路２０ａの出力端子に接続されている。また、ＰＭＯＳトランジスタ２８のソースには、トルーサブワード選択信号ＦＸＴ０が与えられると共に、ＮＭＯＳトランジスタ２６のソースは、Ｖｓｓ（接地電位）の電源端子に接続されている。

一方、ドライブ用ＮＭＯＳトランジスタ３０のゲートには、インバータ回路２５の出力端子から、トルーメインワード線選択信号ＭＷＬＴが与えられると共に、そのソースはサブワードドライバ回路２０ａの出力端子に接続されている。一方、ドライブ用ＮＭＯＳトランジスタ３０のドレインはサブワード選択線に接続され、この関係で、ドライブ用ＮＭＯＳトランジスタ３０のドレインには、トルーサブワード選択信号ＦＸＴ０が供給されている。

このように、図示された各サブワードドライバ回路２０ａ〜ｄは３個のトランジスタによって構成されており、更に、インバータ回路２５は内部インバータ回路と同様に２個のトランジスタによって構成され、このインバータ回路２５は４つのサブワードドライバ回路２０ａ〜ｄに共通に設けられている。このことは、各サブワードドライバ回路２０ａ〜ｄは３.５個のトランジスタによって構成されていることと等価であるから、図示されたサブワードドライバ回路２０ａ〜ｄは３.５トランジスタ型のサブワードドライバ回路と呼ばれても良い。

次に、図３に示されたサブワードドライバ回路２０ａの動作を、図４をも参照して説明すると、図１に示されたＭＷＤ及びサブワード選択線デコーダ（ＳＷＤＥＣ１又は２）により、メインワード線（ＭＷＬ）１５が選択され、ロウレベルのサブワード選択信号ＦＸＢ０がＳＷＤＥＣ１から出力されたものとする。この状態では、図４に示すように、メインワード線選択信号ＭＷＬＢがローレベルになり、図１に示されたＦＸＢ０のインバータ出力であるサブワード選択信号ＦＸＴ０はハイレベルになる。このことは、他のサブワード選択信号ＦＸＢ１〜ＦＸＢ７においても同様である。このとき、各サブワード選択信号ＦＸＢ０〜７に加わる負荷は相対的に小さいから、サブワード選択信号ＦＸＢ０〜７の状態遷移は高速で行われる。

これらサブワード選択信号ＦＸＢ０〜７の状態遷移に伴い、各サブワード選択信号ＦＸＢ０〜ＦＸＢ７の分岐位置に設けられたインバータ（図１、図２参照）も高速で状態遷移を行い、図３のＦＸＴ０で示すように、ハイレベルのトルーサブワード選択信号ＦＸＴ０を出力する。

メインワード線選択信号ＭＷＬＢが図４に示すようにローレベルになると、図３に示されたインバータ回路２５の出力はハイレベルになって、ドライブ用ＮＭＯＳトランジスタ３０はオン状態となる。一方、内部インバータ回路を構成するＮＭＯＳ及びＰＭＯＳトランジスタ２６及び２８のゲートには、ローレベルのメインワード線選択信号ＭＷＬＢが与えられるから、ＰＭＯＳトランジスタ２８がオン状態となる。このように、ＰＭＯＳトランジスタ２８及びドライブ用ＮＭＯＳトランジスタ３０がオン状態になると、サブワード線上には、図４に示すように、ハイレベルのサブワード駆動信号ＳＷＬＴ０が出力される。

他方、メインワード線選択信号ＭＷＬＢがローレベルで、サブワード選択信号ＦＸＴ０がローレベルの状態では、ドライブ用ＮＭＯＳトランジスタ３０がオフ状態に保たれるため、サブワード線はローレベルの状態に維持される。

更に、メインワード線選択信号ＭＷＬＢがハイレベルの状態で、サブワード選択信号ＦＸＴ０がハイレベルになると、ＮＭＯＳトランジスタ２６がオン状態となって、サブワードトライバ回路２０ａの出力は、接地電位（Ｖｓｓ）になる。また、メインワード線選択信号ＭＷＬＢがハイレベルの状態で、サブワード選択信号ＦＸＴ０がローレベルになっても、ＮＭＯＳトランジスタ２６がオンとなって、サブワードドライバ回路２０ａの出力は接地電位に維持される。

前述したように、図３に示されたサブワードドライバ回路２０ａは、メインワード選択線及びサブワード選択線が選択された場合にのみ、ハイレベルのサブワード駆動信号ＳＷＬＴ０を出力することが判る。上に説明した例では、ＦＸＴ０についてのみ説明したが、他のサブワード選択信号ＦＸＴ１、ＦＸＴ２、ＦＸＴ３についても同様な動作が行われ、ＳＷＤ１のサブワードドライバ回路２０ａ〜ｄが選択され、選択的にサブワード駆動信号ＳＷＬＴ１、２、３をメモリマットのサブワード選択線(ＳＷＬ)上に出力することができる。

図示された例では、インバータ回路を４つのサブワードドライバ回路に共通に設けているが、より多くのサブワードドライバ回路に共通に設けても良い。

図５を参照して、本発明に係るＳＷＤを含む半導体記憶装置の全体的な構成を概略的に説明する。図５では、説明を簡略化するために、メインワード線選択信号ＭＷＬ０を示すと共に、サブワード選択信号のうち、単一のサブワード選択信号ＦＸＢ０に関連する部分のみが示されている。この関係で、当該サブワード選択信号ＦＸＢ０に関連するメモリマットの全体構成が示されている。ここで、ＭＷＬＢ０が与えられるメインワード線の方向をロウ方向と呼び、メインワード線１５に沿って、１行（ロウ）、１４個のメモリマットＭＭが２行に亘って間隔を置いて配置されている。この関係で図示されたメモリマットＭＭには、１〜２８の番号が付されている。

図５を図１と比較することによっても明らかな通り、メインワード線選択信号ＭＷＬＢ０は、図１に示されたように、ＭＷＤから一列のメモリマットＭＭ１〜ＭＭ１４に与えられている。他方、サブワード選択信号ＦＸＢ０は、図１と同様に、ＳＷＤＥＣ１から出力され、両側のメモリマットＭＭ１及びＭＭ１５のサブワードドライバ（ＳＷＤ１ａ、ＳＷＤ１ｂ）に、インバータ２６１を介して与えられている。同様に、サブワード選択信号ＦＸＢ０は、メモリマットＭＭ２とＭＭ３の間に設けられたＳＷＤ１ｃ、及びメモリマットＭＭ１６とＭＭ１７との間に設けられたＳＷＤ１ｄに、インバータ２６２を介して与えられている。以下同様に、ＳＷＤ１ｅ〜ＳＷＤ１ｐまでのサブワードドライバがメモリマット間或いはメモリマットの終端部に設けられ、これらＳＷＤ１ｅ〜ＳＷＤ１ｐには、インバータ２６３〜２６８を介して、サブワード選択信号ＦＸＢ０が、ＦＸＴ０の形で供給されている。ここで、図５に示された各サブワードドライバＳＷＤ１ａ〜ＳＷＤ１ｐは、図３に示された回路構成を備えている。

図５では、各メモリマットＭＭの単一のＳＷＤ１のみが単一のサブワード選択線及び選択信号ＦＸＢ０と共に示されているが、図１に示されているように、他のサブワード選択信号ＦＸＢ１〜ＦＸＢ７に関連するＳＷＤも同様な接続関係を有しているから、ここでは、図の簡略化のために省略する。

図示されているように、サブワード選択線は、ＳＷＤＥＣ１からインバータ２６１〜２６８を介して、各ＳＷＤに接続されている。即ち、サブワード選択線は、メインワード線と並行に延びる部分（ロウ方向に延びる部分）と、各インバータ２６１〜２６８からメモリマットＭＭとの間に延在する部分（カラム方向部分）とを有している。また、サブワード選択線のカラム方向部分は、ＳＷＤ１に対する分岐位置において、両側に分岐されている。このように、図示されたサブワード選択線２１は、メインワード線１５の延在方向（即ち、ロウ方向）に分割され、更に、カラム方向にも延びていることが判る。

図示された例において、サブワード選択線に、サブワード選択信号ＦＸＢ０が与えられた場合、サブワード選択信号ＦＸＢ０は分岐位置に設けられた各インバータ２６１〜２６８によって反転され、ＦＸＴ０としてＳＷＤ１に与えられる。この結果、メモリマットＭＭ対における２つのＳＷＤ１には、ＦＸＴ０であらわされるサブワード選択信号が供給される。

サブワード選択線の分割位置以外のロウ方向部分には、ＦＸＢ０であらわされるサブワード選択信号が流れ、他方、分割位置からコラム方向には、ＦＸＴ０であらわされる反転されたサブワード選択信号だけが各ＳＷＤ１に供給されている。したがって、この例では、各ＳＷＤ１には、ＦＸＴ０のみが与えられ、ＦＸＢ０は与えられていない。このことは、ＦＸＢ０或いはＦＸＴ０のみで、全てのＳＷＤ１を駆動する場合に比較して、各信号線に加わる負荷を分担でき、高速動作が可能になる。

一方、各ＳＷＤ１ａ〜１ｐをＦＸＴ０及びＦＸＢ０の双方を用いて駆動することも考えられるが、各ＳＷＤ１ａ〜１ｐに互いに相補的なサブワード選択信号を供給することは、これらＳＷＤ１ａ〜１ｐの配線を複雑化してしまうと言う欠点がある。更に、ＦＸＴ０及びＦＸＢ０の双方を使用する場合、いずれか一方のサブワード選択信号はロウ方向だけでなく、カラム方向にも延びる配線を介して、各サブワードドライバ回路に与えられることになる。この結果、当該サブワード選択信号を伝送する配線は長くなってしまい、配線抵抗及び負荷容量が大きくなってしまう。この傾向は、メモリサイズが大きくなるしたがって顕著になるため、チップサイズ、メモリアレイの分割数を制限する大きな要因となることが予想される。

このことを考慮して、図５に示された本発明の一実施形態に係るサブワードドライバ駆動方式では、サブワード選択信号として、ＦＸＴ０及びＦＸＢ０の双方を使用し、各信号による駆動部分を分割している。これによって、ＦＸＴ０及びＦＸＢ０に加わる負荷を小さくすることができる。

前述した説明は、ＦＸＴ０及びＦＸＢ０についてのみ説明したが、図１に示された他のサブワード選択信号についても同様な回路構成が必要であることを考慮すると、本発明の効果は非常に大きい。

実際に、図５に示された例では、同じレイアウトを有する半導体記憶装置で、サブワード選択信号として、ＦＸＴ０及びＦＸＢ０の双方を使用した場合に比較して、容量値を半分以下、具体的には、３０００ｆＦから１４００ｆＦ程度まで小さくできることが判った。

上記した構成の特徴を纏めると、サブワード選択線を分割するように複数のサブワードドライバ回路（ＳＷＤ）が配置されている。サブワード選択線上の分割位置には、それぞれインバータを接続することによって、ＦＸＢのサブワード選択信号をＦＸＴのトルーサブワード選択信号にし、当該トルーサブワード選択信号を前記サブワード線の分割位置の両側に設けられた複数のＳＷＤに分配し、これによって、サブワード選択線をＦＸＢのサブワード選択信号で駆動される部分と、ＦＸＴで駆動される部分とに区分することにより、ＦＸＢ及びＦＸＴに加わる負荷を低減できる。

本発明を適用できる半導体記憶装置を部分的に示す図である。図１の一部をより詳細に説明するための図である。本発明の一実施形態に係るサブワードドライバ（ＳＷＤ）の回路図である。図３に示されたサブワードドライバの動作を説明するための波形図である。本発明の一実施形態に係るサブワードドライバ駆動方式を適用できる半導体記憶装置のレイアウトの一部を示す図である。

符号の説明

ＭＷＤメインワードデコーダ
ＳＷＤＥＣ１、ＳＷＤＥＣ２サブワード選択線デコーダ
ＳＷＤ１〜ＳＷＤ６４、ＳＷＤ１ａ、ＳＷＤ１ｐサブワードドライバ
ＭＭ１〜ＭＭ２８メモリマット
２６１〜２６８インバータ
ＦＸＢ０〜ＦＸＢ７、ＦＸＴ０〜ＦＸＴ７サブワード選択信号
ＭＷＬＢメインワード線選択信号
２６ＮＭＯＳトランジスタ
２８ＰＭＯＳトランジスタ
３０ＮＭＯＳトランジスタ

Claims

外部から入力された第１アドレス信号に基づき所定のメインワード選択信号を活性化するメインワードデコーダと、
外部から入力された第２アドレス信号に基づき所定のサブワード選択信号を活性化するサブワードデコーダと、
各々対応するサブワード線を活性化する複数のサブワードドライバ回路と、
前記メインワードデコーダが出力した前記メインワード選択信号を反転し、複数の前記サブワードドライバ回路を含む第１のサブワードドライバ回路群に対し前記メインワード選択信号の反転信号を供給する第１のインバータ回路と、
前記サブワードデコーダが出力した前記サブワード選択信号の論理レベルを反転し、複数の前記サブワードドライバ回路を含む第２のサブワードドライバ回路群に対し前記サブワードデコーダ信号の反転信号を供給する第２のインバータ回路と、
前記サブワードデコーダから前記サブワードドライバ回路に前記第２のインバータ回路を介して前記サブワード選択信号の反転信号を供給する供給線として、第１の供給線と第２の供給線と、
複数のメモリセルと複数の前記サブワード線とを備える複数のメモリマットとを備え、
前記サブワードドライバ回路は、供給される前記メインワード選択信号及び前記サブワード選択信号が活性化されたとき、前記メインワード選択信号の二方向の論理レベル遷移と前記サブワード選択信号の一方向の論理レベル遷移とにより制御されて前記サブワード線を活性化し、
前記第１の供給線が第１の方向に延在し、
前記第２の供給線が前記第１の供給線と直交する第２の方向に延在し、
前記第２のインバータ回路が前記第２の供給線上に配置され、
それぞれの前記メモリマットが複数の前記サブワードドライバ回路を備え、
前記複数のメモリマットが前記ロウ方向に２列に配置され、
前記第１の供給線が前記２列に配置されたメモリマット列間に配置され、
前記第２の供給線が、前記第１の供給線の両側のメモリマットが備える前記複数のサブワードドライバ回路に前記サブワード選択信号の反転信号を供給するように構成されることを特徴とする半導体記憶装置。
前記第１のサブワードドライバ回路群が４個の前記サブワード回路で構成されることを特徴とする請求項１に記載の半導体記憶装置。