JP2008262670A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】複数のメモリバンク;前記複数のメモリバンクに共通接続されたデータ入出力ライン;及び前記データ入出力ラインに接続され、前記データ入出力ラインの進行方向と同一方向に所定間隔をおいて配置される複数のプリチャージ回路部を備える。
【選択図】図5
Description
前記複数のカラムデコーダ10は前記複数のメモリバンク(BANK0〜BANK15)の各々に対し1つずつ配置される。
図1のA部分のプリチャージ回路部40は、図2に示すように、ローカルIOライン(LIO/LIOB)を介してすべてのメモリバンク(BANK0,BANK1,BANK8,BANK9)に共通接続される。前記プリチャージ回路部40は、前記ローカルIOライン(LIO/LIOB)を介してデータの入力又は出力が行われない間、前記ローカルIOライン(LIO/LIOB)を定められた電圧レベルにプリチャージする。
プリチャージ動作は、半導体記憶装置の書き込み(Write)又は読み込み(Read)動作後、次の書き込み又は読み込みを行うために必ずなされる動作である。
前記カラム選択信号Yiが活性化すればプリチャージ信号LIOPCGは非活性化する。前記カラム選択信号Yiが非活性化すればプリチャージ信号LIOPCGは活性化する。
前記プリチャージ信号LIOPCGが活性化すれば、図2のプリチャージ回路部40は前記ローカルIOライン(LIO/LIOB)をプリチャージする。
前記ローカルIOライン(LIO/LIOB)の長さが長くなることにつれて抵抗及びキャパシタンスなどによるライン負荷(Line Loading)が増加する。前記ライン負荷が増加するにつれて図3のA、A’、B、B’区間のようにプリチャージが行われる時間が長くなる。
本発明に係る半導体記憶装置は、図4に示すように、複数のメモリバンク(BANK0〜BANK15)、複数のカラムデコーダ10、複数の書き込みドライバー(WDRV)20、複数のIOセンスアンプ(IOSA)30、及び複数のプリチャージ回路部(100a〜100e)を備える。
前記複数の書き込みドライバー20及びIOセンスアンプ30はメモリバンクグループに対し各々1つずつ配置される。前記メモリバンクグループは、図4に示すように、同一線上に位置する複数のメモリバンク(例えば、BANK0,BANK1,BANK8,BANK9)を備える。
前記IOセンスアンプ30はメモリバンクから出力されたデータを検出及び増幅して周辺回路に出力する。
本発明に係る半導体記憶装置は、図5に示すように、複数のメモリバンク(BANK0,BANK1,BANK8,BANK9)、ローカルIOライン(LIO/LIOB)、複数のプリチャージ回路部(100a〜100e)、複数のスイッチング手段(Swa〜SWd)、及びプリチャージ制御部200を備える。
前記複数のプリチャージ回路部(100a〜100e)は、プリチャージ信号LIOPCGによって前記ローカルIOライン(LIO/LIOB)をプリチャージする。
前記プリチャージ制御部200は、前記プリチャージ信号LIOPCGの入力を各々受け、予め設定された遅延時間だけ遅延させて前記複数のプリチャージ回路部(100a〜100e)に供給する第1〜第4遅延部(210〜240)を備える。前記第1〜第4遅延部(210〜240)は、前記プリチャージ信号LIOPCGの入力を受けるための信号ラインの長さに反比例するようにそれぞれの遅延時間が設定される。前記プリチャージ信号LIOPCGの入力を受ける信号ラインの長さが長いほどライン負荷が増加する。前記プリチャージ信号LIOPCGの入力を受けるための信号ラインの長さが最も長い第1遅延部210の遅延時間を最も短く設定し、第4遅延部240の遅延時間を最も長く設定する。前記第1〜第4遅延部(210〜240)の遅延動作により、プリチャージ信号LIOPCGは複数のプリチャージ回路部(100a〜100e)に同一タイミングで入力される。
前記第1トランジスタM11は、ソースにはプリチャージ電圧Vpcgが印加され、ドレーンは前記ローカルIOラインLIOに接続される。前記第2トランジスタM12は、ソースには前記プリチャージ電圧Vpcgが印加され、ドレーンはローカルIOラインLIOBに接続される。前記第3トランジスタM13は、ソースは前記ローカルIOラインLIOと前記第1トランジスタM11のドレーンに共通接続され、ドレーンは前記ローカルIOラインLIOBと前記第2トランジスタM12のドレーンに共通接続される。前記第1〜第3トランジスタ(M11〜M13)のゲートには共通にプリチャージ信号LIOPCGが印加される。前記第1〜第3トランジスタ(M11〜M13)としてはP−MOSトランジスタが用いられる。前記プリチャージ回路部100aは、図6bに示すように、図6aと同様の回路構成を有する一方で、N−MOSトランジスタで構成することもできる。
一方、図4に示された本発明は、カラムデコーダ10がメモリバンク1つに対して1対1に対応する構成を基準にしたものである。
本発明に係る半導体記憶装置は、図7のような構造においても図4の場合と同様の方式に該当する位置にプリチャージ回路部(100a〜100e)を形成する。
勿論、図7の場合も図4のようにプリチャージ回路部(100a〜100e)を選択的に形成して用いることができる。
20…書き込みドライバー(WDRV)
30…IOセンスアンプ(IOSA)
40,100…プリチャージ回路部
200…プリチャージ制御部
210〜240…第1〜第4遅延部
Claims (18)
- 複数のメモリバンクと、
前記複数のメモリバンクに共通接続されたデータ入出力ラインと、
前記データ入出力ラインに接続され、前記データ入出力ラインの進行方向と同一方向に所定間隔をおいて配置される複数のプリチャージ回路部と
を備えることを特徴とする半導体記憶装置。 - 前記複数のメモリバンクは前記データ入出力ラインの進行方向と同一方向に配置されることを特徴とする、請求項1に記載の半導体記憶装置。
- 前記データ入出力ラインは、
書き込みドライバーに接続されることを特徴とする、請求項1に記載の半導体記憶装置。 - 前記複数のプリチャージ回路部は、
前記複数のメモリバンクと隣接する位置に形成されることを特徴とする、請求項1に記載の半導体記憶装置。 - 前記複数のプリチャージ回路部を駆動するためのプリチャージ信号を供給するプリチャージ制御部をさらに備えることを特徴とする、請求項1に記載の半導体記憶装置。
- 複数のメモリバンクに共通接続されたデータ入出力ラインと、
前記データ入出力ラインに接続され、プリチャージ信号によって前記データ入出力ラインをプリチャージする複数のプリチャージ回路部と、
入力されたプリチャージ信号を互いに異なる複数のパスを通過させて、前記複数のプリチャージ回路部に供給するプリチャージ制御部と
を備えることを特徴とする半導体記憶装置。 - 前記複数のメモリバンクは前記データ入出力ラインの進行方向と同一方向に配置されることを特徴とする、請求項6に記載の半導体記憶装置。
- 前記データ入出力ラインは、
書き込みドライバーに接続されることを特徴とする、請求項6に記載の半導体記憶装置。 - 前記複数のプリチャージ回路部は、
前記複数のメモリバンクのうちの少なくとも1つと隣接する位置に形成されることを特徴とする、請求項6に記載の半導体記憶装置。 - 前記複数のプリチャージ回路部を選択的な使用が可能であるように前記データ入出力ラインに接続するためのスイッチング手段をさらに備えることを特徴とする、請求項6に記載の半導体記憶装置。
- 前記スイッチング手段はフューズ又はメタルオプションを含むことを特徴とする、請求項10に記載の半導体記憶装置。
- 前記データ入出力ラインは、
第1データ入出力ライン、及び
前記第1データ入出力ラインと逆位相のデータを伝送する第2データ入出力ラインを備えることを特徴とする、請求項1又は6に記載の半導体記憶装置。 - 前記プリチャージ回路部は、
前記第1データ入出力ラインと前記第2データ入出力ラインとの間に接続され、プリチャージ信号によって前記第1及び第2データ入出力ラインに予め設定された電圧レベルを印加する少なくとも1つのスイッチング素子を備えることを特徴とする、請求項12に記載の半導体記憶装置。 - 前記プリチャージ回路部は、
一端にはプリチャージ電圧が印加され、他端は前記第1データ入出力ラインに接続される第1スイッチング素子、
一端には前記プリチャージ電圧が印加され、他端は前記第2データ入出力ラインに接続される第2スイッチング素子、及び
前記第1及び第2スイッチング素子に並列接続される第3スイッチング素子を備えており、前記第1〜第3スイッチング素子が前記プリチャージ信号によって動作することを特徴とする、請求項12に記載の半導体記憶装置。 - 前記プリチャージ制御部は、
前記プリチャージ信号が前記複数のプリチャージ回路部に同一タイミングで供給されるように構成されることを特徴とする、請求項5又は6に記載の半導体記憶装置。 - 前記プリチャージ制御部は、
前記プリチャージ信号の入力を各々受け、設定された時間だけ遅延させて前記複数のプリチャージ回路部に供給する複数の遅延部を備えることを特徴とする、請求項5又は6に記載の半導体記憶装置。 - 前記複数の遅延部には互いに異なる遅延時間が設定されることを特徴とする、請求項16に記載の半導体記憶装置。
- 前記複数の遅延部の遅延時間は、前記プリチャージ信号を自身に供給するための信号ラインの長さに反比例するように設定されることを特徴とする、請求項16に記載の半導体記憶装置。
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