KR100214262B1 - 메모리 장치 - Google Patents

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KR100214262B1 KR1019950037053A KR19950037053A KR100214262B1 KR 100214262 B1 KR100214262 B1 KR 100214262B1 KR 1019950037053 A KR1019950037053 A KR 1019950037053A KR 19950037053 A KR19950037053 A KR 19950037053A KR 100214262 B1 KR100214262 B1 KR 100214262B1
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Abstract

본 발명의 메모리장치는 각각 적어도 하나 이상의 셀 블록을 갖는 홀수 영역 및 짝수영역 셀 블록을 갖는 셀 어레이와, 상기 홀수 영역 메모리 셀 및 짝수영역 메모리 셀 의 워드라인을 각각 선택 구동하기 위하여 내부 어드레스 신호를 디코딩하기 위한 홀수용 및 짝수용 로오 디코더와 상기 내부 어드레스 신호 발생요의 외부 어드레스 신호를 입력받아 각각 홀수용 및 짝수용 내부 어드레스신호를 발생하기 위한 홀수용 및 짝수용 어드레스 버퍼와 라스바 신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 홀수용 및 짝수용 어드레스 버퍼를 각각 제어하는 홀수용 제어신호 및 짝수용 제어신호를 발생하고 상기 홀수용 및 짝수용 어드레스 버퍼에 입력되는 상기 외부 어드레스 신호중 홀수용 외부어드레스신호는 상기 홀수용 어드레스 버퍼에 짝수용 외부어드레스 신호는 짝수용 어드레스 버퍼에 각각 입력되도록 제어하는 제어수단과, 상기 적어도 하나 이상의 셀 블록을 구동 선택하기 위하여 상기 홀수용 어드레스 버퍼로부터의 홀수용 내부 어드레스신호 및 짝수용 어드레스 버퍼으로부터의 짝수용 내부 어드레스신호를 각각 프리디코딩하는 홀수용 및 짝수용 프리 디코더로 구성된다.

Description

메모리 장치
제1도는 종래의 메모리장치의 블록도.
제2도는 제1도에 도시된 메모리장치의 동작 타이밍도.
제3도는 본 발명의 실시예에 따른 메모리장치의 블록도.
제4도는 제3도에 도시된 메모리장치의 동작 타이밍도.
제5도는 제3도에 도시된 홀수용 로오 어드레스 버퍼의 회로도.
제6도는 제3도에 도시된 짝수용 로우 어드레스 버퍼의 회로도.
제7도는 본 발명의 다른 실시예에 따른 메모리장치의 블록도.
제8도는 제7도에 도시된 메모리장치의 동작 타이밍도.
제9도 제7도에 도시된 어드레스 버퍼의 내부ras신호 발생 회로도.
제10도는 제7도에 도시된 래치의 회로도.
* 도면의 주요부분에 대한 부호의 설명
11, 311, 312, 711, 712 : 셀 어레이
12, 321, 322, 721, 722 : 로오 디코더
13, 73, 331, 332 : 프리 디코더 14, 74, 341, 342 : 어드레스 버퍼
15, 35 : 라스바 버퍼 761, 762 : 래치
75 : 입력버퍼
본 발명은 메모리장치에 관한 것으로, 특히 메모리셀을 액세스하는데 필요한 시간을 줄임으로써 고속 동작이 가능한 메모리장치에 관한 것이다.
이하 종래의 메모리장치를 제1도 및 제2도를 참조하여 설명한다.
제1도는 종래의 메모리장치의 블록도이고, 제2도는 제1도에 도시된 메모리장치의 동작 타이밍도이다.
종래의 메모리장치에서는 라스바 신호(Row Address Strobe : 이하/RAS 라 함)가 tRAS라는 시간 동안 로우를 갖고 있을 때만 라스바 버퍼(15)에서 로우 어드레스를 받아들여 내부신호 ras를 발생시키고, 이에 의해 어드레스 버퍼(14)에서는 내부 어드레스(AXi)를 발행시켜서 이를 로우 프리 디코더(13)에서 디코딩 하여 로우 어드레스 디코더(12)에 보내어 원하는 워드라인을 선택 해당되는 메모리 셀 에 데이터를 리드/라이트 하게 된다. 그리고 RP라는 시간 동안에는 /RAS는 프리차지 상태로 존재해야 한다.
따라서 종래의 경우 하나의 셀의 테이터를 리드/라이트 하는데 소요되는 시간은 tRAS + tRP가 되어야 한다. 즉 /RAS의 한번 토글에 단지 하나의 셀에 대한 데이터의 액세스가 가능하게 되므로 고밀도의 메모리 소자를 시험 하는 데에는 매우 긴 시간이 소요되게 되고 특히 기가급 이상의 메모리소자에서는 시험에 소요되는 시간이 매우 길게 되어 칩의 전체 셀 의 정상 여부 또는 그 셀의 특성을 알아보기 위해서는 오랜 시간을 소요해야 하는 단점이 있다. 이는 또한 대량 생산이라는 관점에서 불리하게 되어 가격 증가의 한 요인이 되는 문제점이 있다. 따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 장시간을 요하는 시험시간을 줄이기 위하여 하나의 셀을 액세스하는데 필요한 시간을 감소시켜 고속 동작이 가능한 반도체장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 제1실시예는, 홀수 영역 및 짝수영역으로 분할되어 데이터를 저장하는 셀 어레이와, 상기 홀수 영역 및 짝수영역 셀 어레이의 워드라인을 각각 선택 구동하기 위하여 내부 어드레스신호를 디코딩 하는 홀수용 및 짝수용 로우 디코더와, 상기 내부 어드레스신호를 발생시키는 외부 어드레스신호를 입력받아 각각 홀수용 및 짝수용 내부 어드레스신호를 발생하는 홀수용 및 짝수용 로오 어드레스 버퍼와, 라스바 신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 홀수용 및 짝수용 로오 어드레스 버퍼를 각각 제어하는 홀수용 제어신호 및 짝수용 제어신호를 발생하고, 상기 홀수용 및 짝수용 로오 에드레스 버퍼에 입력되는 상기 외부 어드레스 신호중 홀수용 외부 어드레스신호는 상기 홀수용 로오 어드레스버퍼에 짝수용 외부 어드레스 신호는 짝수용 로우 어드레스 버퍼에 각각 입력되도록 제어하는 제어수단과, 상기 홀수용 로오 어드레스 버퍼 로부터의 홀수용 내부 어드레스신호 및 짝수용 로오 어드레스 버퍼으로 부터의 짝수용 내부 어드레스 신호를 각각 프리 디코딩 하여 상기 홀수용 및 짝수용 로오 디코더로 제공하는 홀수용 및 짝수용 프리 디코더로 구성되며, 상기 홀수용 로오 디코더와 짝수용 로오 디코더, 상기 홀수용 로오 어드레스 버퍼와 짝수용 로오 어드레스 버퍼, 상기 홀수용 프리 디코더와 짝수용 프리 디코더는 상호 교대로 동작하는 것을 특징으로 한다.
그리고, 본 발명의 제2실시예는, 홀수 영역 및 짝수영역으로 분할되어 데이터를 저장하는 셀 어레이와, 상기 셀 어레이의 메모리 셀 중에 홀수 영역 및 짝수영역의 셀 블럭을 각각 선택 구동하는 홀수용 및 짝수용 로오 디코더와, 상기 홀수영역과 짝수영역 셀 블럭의 워드라인을 구동하기 위하여 상기 홀수용 로오 디코더 및 짝수용 로오 디코더로 각각 공급되는 홀수용 내부 어드레스 신호 및 짝수용 내부 어드레스신호를 저장하는 홀수용 및 짝수용 래치와, 상기 짝수영역 셀 블럭 및 홀수영역 셀 블럭의 워드라인을 구동하기 위한 내부 어드레스 신호 발생용의 외부 어드레스신호를 입력받아 내부어드레스신호를 발생하는 어드레스 버퍼와, 상기 하나 이상의 셀 블록을 선택하기 위하여 상기 어드레스 버퍼로부터 내부어드레스신호를 입력받아 프리 디코딩 하여 상기 홀수용 래치 및 짝수용 래치로 출력하는 프리 디코더와, 라스바 신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어신호를 발생하여 상기 외부 어드레스신호가 상기 어드레스 버퍼에 입력되도록 제어하고 상기 홀수용 래치 및 짝수용 래치에 각각 저장되어 있는 홀수용 내부 어드레스신호 및 짝수용 내부 어드레스신호가 상기 홀수용 로오 디코더 및 짝수용 로오 디코더와 출력되도록 제어하는 제어수단으로 구성되며, 상기 홀수용 로오 디코더 및 짝수용 로우 디코더, 홀수용 래치 및 짝수용 래치는 상호 교대로 동작하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
제3도는 본 발명의 실시예에 따른 메모리장치의 블록도이고, 제4도는 제3도에 도시된 메모리장치의 동작 타이밍도이다.
본 발명의 메모리 장치는 각각 적어도 하나 이상의 메모리 셀을 갖는 홀수 영역의 셀 어레이(311) 및 짝수영역의 셀 어레이(312)로 된 셀 어레이와, 상기 홀수 영역 셀 어레이(311) 및 짝수영역 셀 어레이(312)의 워드라인을 선택 구동하기 위하여 각각 내부 어드레스신호를 디코딩하기 위한 홀수용 로오 디코더(321) 및 짝수용 로오 디코더(322)와, 상기 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 각각 홀수용 및 짝수용 내부 어드레스신호를 발생하기 위한 홀수용 및 짝수용 어드레스 버퍼(341,342)와, 외부에서의 라스바 신호(/RAS)를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 홀수용 및 짝수용 어드레스 버퍼(341,342)를 각각 제어하는 홀수용 제어신호(ras_홀수) 및 짝수용 제어신호(ras_짝수)를 발생하고 상기 홀수용 및 짝수용 어드레스 버퍼(341,342)에 입력되는 상기 외부 어드레스 신호중 홀수용 외부 어드레스신호는 상기 홀수용 어드레스 버퍼(341)에 짝수용 외부 어드레스 신호는 짝수용 어드레스 버퍼(342)에 각각 입력되도록 제어하는 라스바 버퍼(35)와 상기 적어도 하나 이상의 셀 블록을 구동 선택하기 위하여 상기 홀수용 어드레스 버퍼(341)로부터의 홀수용 내부 어드레스신호(AXi_홀수), 짝수용 어드레스 버퍼(342)로부터의 짝수용 내부 어드레스신호(Axi_짝수)를 각각 프리 디코딩 하는 홀수용 및 짝수용 프리디코더(331,332)를 포함한다.
그 동작은 전체 셀에 대한 1/2에 해당하는 홀수/짝수로 나누어 각각의 홀수/짝수의 셀을 선택하기 위한 어드레스를 받는데 서로 분리된 홀수용 로오 어드레스 버퍼(341) 및 짝수용 로오 어드레스 버퍼(342)가 있어서, 각각 홀수용 내부 어드레 신호(Axi-홀수) 및 짝수용 내부 어드레스신호(Axi_짝수)를 발생한다. 그후 AXi_홀수 및 AXi_짝수는 각각 홀수용 프리 디코더(131) 및 짝수용 프리 디코더(132)에 입력 디코딩 되어 원하는 셀 어레이가 선택된다.
그 후 AXij_홀수 및 AXij_짝수는 홀수용 로오 디코더(321_/짝수용 로오 디코더(322)로 보내진다.
이 때 홀수용 1/2 셀 어레이(311) 및 짝수용 1/2 셀 어레이(312)가 AXij_홀수 및 AXij_짝수에 각각 독립적으로 동작할 수 있게 한다.
따라서, /RAS가 로우상태일 때는 짝수용 로오 어드레스 버퍼(342)가 동작하여 짝수 쪽의 메모리 셀을 액세스하여 짝수 쪽의 메모리 셀을 프리 차징 시키게 되고, /RAS가 하이 상태가 되면 홀수용 로오 어드레스 버퍼(342)여 홀수 쪽의 메모리 셀이 액세스되어 홀수 쪽이 데이터가 출력되므로, /RAS의 토글에 따라 지속적으로 짝수 셀/홀수 셀 이 서로 교대로 액세스되면서 데이터의 리드/라이트가 수행된다.
제5도는 제3도에 도시된 홀수용 로오 어드레스 버퍼의 회로도이다. 외부 어드레스 신호(Ai)가 홀수용 로오 어드레스 버퍼(341)의 제1엔모스형 트랜지스터(MN51)의 게이트에 입력되고, 상기 하이베벨의 ras_홀수가 홀수용 로오 어드레스 버퍼(341)의 제3엔모스형 트랜지스터(MN53)에 인가되면 상기 제1엔모스형 트랜지스터(MN51)의 게이트 전압은 내부 전위발생기에서 생성된 제2엔모스형 트랜지스터(MN52)의 게이트전압(제1기준전압, 이하 V기순1라 함)과 비교된다.
상기 비교결과 상기 제1엔모스형 트랜지스터(MN51)의 게이트 전압이 V기준1보다 크므로 해당 내부 어드레스신호(Axi_홀수)가 하이 상태로 발생된다.
제6도는 제3도에 도시된 짝수용 로오 어드레스 버퍼의 회로도이다.
상기 제5도와 마찬가지 방법으로 외부 어드레스신호(Ai)가 짝수용 로오 어드레스 버퍼(342)의 제1엔모스형 트랜지스터(MN61)의 게이트에 입력되고, 상기 하이레벨의 ras_짝수가 짝수용 로오 어드레스 버퍼(342)의 제3엔모스형 트랜지스터(MN61)에 인가되면 상기 제3엔모스형 트랜지스터(MN61)의 게이트 전압은 내부 전위발생기에서 생성된 제2엔모스형 트랜지스터(MN62)의 게이트전압(제2기준전압, 이하V기준2라 함)과 비교된다.
상기 비교결과 상기 제1엔모스형 트랜지스터(MN61)의 게이트 전압이 V기준2보다 크므로 해당 내부 어드레스신호(Axi_짝수)가 하이 상태로 발행된다. 본 발병의 다른 실시예를 제7도 제8도를 참조하여 설명하면 다음과 같다.
제7도는 본 발명의 다른 실시예에 따른 메모리장치의 블록도이고, 제8도는 제7도에 도시된 메모리장치의 동작 타이밍도이다.
본 발명의 메모리 장치는 각각 적어도 하나 이상의 메모리 셀을 갖는 홀수 영역의 셀 어레이(711) 및 짝수 영역의 셀 어레이(712)로 된 셀 어레이와, 상기 수 영역의 셀 어레이(711) 및 짝수영역의 셀 어레이(722)를 각각 선택하기 위한 홀수용 및 짝수용 로오 디코더(721,722)와, 상기 홀수영역의 셀 어레이(711)와 짝수영역의 셀 어레이(712)의 워드라인을 구동하기 위하여 상기 홀수용 로오 디코더(721) 및 짝수용 로오 디코더(722)로 각각 공급되는 홀수용 내부 어드레스신호 및 짝수용 내부 어드레스신호를 저장하고 있는 홀수용 및 짝수용 래치(761,762)와, 상기 홀수영역 셀 어레이(711) 및 짝수영역 셀 어레이(712)의 워드라인을 구동하기 위한 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 내부 어드레스신호를 발생하기 위한 어드레스 버퍼(74)와, 상기 어드레스 버퍼(74)로부터 내부 어드레스신호를 입력받아 프리 디코딩 하여 상기 홀수용 및 짝수용 래치부(761,762)로 출력하는 프리 디코더(73)와, 라스바 신호(/RAS)를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 어드레스 버퍼(74)를 제어하는 제어신호를 발생하여 상기 외부 어드레스신호가 상기 어드레스 버퍼(74)에 입력되도록 제어하고 상기 홀수용 래치부 및 짝수용 래치(761,762)에 각각 저장되어 있는 홀수용 내부 어드레스신호 및 짝수용 내부 어드레스신호가 상기 홀수용 및 짝수용 로오 디코더(721,722)에 출력되도록 제어하는 입력버퍼(75)로 구성된다.
즉, 홀수/짝수용 어드레스 발생시 하나의 어드레스 버퍼(74)를 이용하여 내부 어드레스를 만들고 프리 디코더(73)에 의해 AXij를 만든 뒤 어드레스 래치(761,762)를 두어 그 곳에서 홀수용 어드레스와 짝수용 어드레스를 분리하여 래치하면서 각각의 홀수용 로오 디코더/짝수용 로오 디코더를 선택하게 하는 구조이다.
제9도는 제7도에 도시된 어드레스 버퍼의 내부ras신호 발생회로도로서, /RAS가 변할 때마다 일정한 펄스를 하이 상태로 발생시켜 그 때 해당되는 외부로부터 로오 어드레스(Ai)를 받아들이게 된다.
한편 어드레스 버퍼(74)는 제5도 또는 제6도와 같은 구조를 가진다.
제10도는 제7도에 도시된 래치의 회로도로서, 프리 디코더(73)로부터AXij가 입력되면 /RAS가 로우이면 상기 입력버퍼(75)로부터 생성된ras_짝수가 하이가 되어 그 때의 어드레스(AXij)를 AXij-짝수로 받아들인 뒤 내부ras에 의해 새로운AXij가 로우로 전이된 뒤에도 ras_짝수에 의해 계속 유지되다가 /RAS가 하이로 가면 ras_짝수가 로우가 되어 AXij_짝수는 디스에이블 되고, 또한 동시에 내부 ras에 의해 새로운 AXij가 발생되면 /RAS가 하이 이므로 ras_짝수는 로우이고 ras_홀수는 하이 이므로 그 때의 AXij는 AXij_홀수로 받아들이게 된다.
상기한 바와 같이 본 발명은 /RAS가 토글할 때 데이터의 액세스가 가능하므로 종래의 /RAS 일 싸이클이 tRAS+tRP로 구성한데 반하여 가 본 발명의 메모리장치에서는 싸이클이 tRAS만으로 감소 되므로서 보다 짧은 싸이클의 동작이 가능하며 이는 결국 고속 동작이 가능하도록 하며 따라서 대량 생산시 장치의 이상 여부를 판가름하기 위한 시험 시간을 줄여 줌으로서 원가 절감의 효과가 있다.

Claims (5)

  1. 홀수 영역 및 짝수영역으로 분할되어 데이터를 저장하는 셀 어레이와, 상기 홀수 영역 및 짝수 영역 셀 어레이의 워드라인을 각각 선택 구동하기 위하여 내부 어드레스신호를 디코딩 하는 홀수용 및 짝수용 로오 디코더와, 상기 내부 어드레스 신호를 발생시키는 외부 어드레스신호를 입력받아 각각 홀수용 및 짝수용 내부 어드레스신호를 발생하는 홀수용 및 짝수용 로오 어드레스 버퍼와, 라스바 신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 홀수용 및 짝수용 로오 어드레스 버퍼를 각각 제어하는 홀수용 제어신호 및 짝수용 제어 신호를 발생하고, 상기 홀수용 및 짝수용 로오 어드레스 버퍼에 입력되는 상기 외부 어드레스 신호중 홀수용 외부어드레스신호는 상기 홀수용 로오 어드레스버퍼에 짝수용 외부어드레스 신호는 짝수용 로오 어드레스 버퍼에 각각 입력되도록 제어하는 제어수단과, 상기 홀수용 로오 어드레스 버퍼로부터의 홀수용 내부어드레스신호 및 짝수용 로오 어드레스 버퍼으로 부터의 짝수용 내부 어드레스신호를 각각 프리 디코딩 하여 상기 홀수용 및 짝수용 로오 디코더로 제공하는 홀수용 및 짝수용 프리 디코더로 구성되며, 상기 홀수용 로오 디코더와 짝수용 로오 디코더, 상기 홀수용 로오 어드레스 버퍼와 짝수용 로오 어드레스 버퍼, 상기 홀수용 프리 디코더와 짝수용 프리 디코더는 상호 교대로 동작하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 홀수용 로오 어드레스 버퍼는 상기 외부 어드레스신호를 입력받아 상기 제어수단의 홀수용 제어신호의 제어를 받아 홀수용 내부 어드레스신호를 발생하는 홀수용 내부 어드레스신호 발생회로를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 짝수용 로오 어드레스 버퍼는 상기 외부 어드레스신호를 입력받아 상기 제어수단의 짝수용 제어신호의 제오를 받아 짝수용 내부 어드레스신호를 발생하는 짝수용 내부 어드레스신호 발생회로를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 홀수 영역 및 짝수영역으로 분할되어 데이터를 저장하는 셀 어레이와, 상기 셀 어레이의 메모리 셀 중에 홀수 영역 및 짝수영역의 셀 블럭을 각각 선택 구동하는 홀수용 및 짝수용 로오 디코더와, 상기 홀수영역과 짝수영역 셀 블록의 워드라인을 구동하기 위하여 상기 홀수용 로오 디코더 및 짝수용 로오 디코더로 각각 공급되는 홀수용 내부 어드레스신호 및 짝수용 내부 어드레스신호를 저장하는 홀수용 및 짝수용 래치와, 상기 짝수영역 셀 블록 및 홀수영역 셀 블록의 워드라인을 구동하기 위한 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 내부 어드레스신호를 발생하는 어드레스 버퍼와, 상기 하나 이상의 셀 블록을 선택하기 위하여 상기 어드레스 버퍼로부터 내부 어드레스신호를 입력받아 프리 디코딩 하여 상기 홀수용 래치 및 짝수용 래치로 출력하는 프리 디코더와, 라스바 신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어신호를 발생하여 상기 외부 어드레스신호가 상기 어드레스 버퍼에 입력되도록 제어하고 상기 홀수용 래치 및 짝수용 래치에 각각 저장되어 있는 홀수용 내부 어드레스 신호 및 짝수용 내부 어드레스 신호가 상기 홀수용 로오 디코더 및 짝수용 로오 디코더에 출력되도록 제어 하는 제어수단으로 구성되며, 상기 홀수용 로오 디코더 및 짝수용 로오 디코더, 홀수용 래치 및 짝수용 래치는 상호 교대로 동작하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 제어수단은 스페셜 모드에서 라스바 신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어 신호를 발생하는 내부 라스 신호 발생회로를 포함하는 것을 특징으로 하는 메모리장치.
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