KR100230230B1 - 메모리 어드레싱 방법 및 장치 - Google Patents

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Abstract

본 발명은 한쌍의 셀블럭을 구비한 메모리장치의 어드레싱방법에 있어서, 상기 한쌍의 셀블럭중 어느 하나의 셀블럭의 컬럼라인을 어드레싱을 하는 동안에 동시에 다른 하나의 셀블럭의 컬럼라인을 선충전하고, 이어서 상기 다른 하나의 셀블럭의 선충전된 컬럼라인을 어드레싱을 하는 동안에 동시에 상기 어느 하나의 셀블럭의 다음 컬럼라인을 선충전하는 방식으로 상기 한쌍의 셀블럭의 컬럼 어드레싱을 교호로 하는 것을 특징으로 한다.
따라서, 본 발명은 메모리장치의 복수의 셀블럭을 교호로 어드레싱함으로써 2배정도의 고속동작을 달성할 수 있다.

Description

메모리 어드레싱 방법 및 장치
제1도는 종래의 다이나믹 랜덤 메모리(DRAM)의 블록도.
제2도는 종래의 DRAM의 리드동작을 설명하기 위한 파형도.
제3도는 종래의 DRAM의 페이지모드동작을 설명하기 위한 파형도.
제4도는 본 발명에 의한 DRAM의 블록도.
제5도는 제4도의 로우 어드레스 발생수단의 상세회로도.
제6도는 제4도의 제1컬럼 어드레스 발생수단의 상세회로도.
제7도는 제4도의 제2컬럼 어드레스 발생수단의 상세회로도.
제8도는 제6도의 각부 파형도.
제9도는 제7도의 각부의 파형도.
제10도는 본 발명에 의한 다른 실시예인 VRAM의 블록도.
제11도는 제10도의 시리얼클럭발생수단의 상세회로도.
제12도는 제10도 및 제11도의 각부 파형도.
본 발명은 메모리 어드레싱방법 및 메모리장치에 관한 것으로서, 특히 컴퓨터그래픽에 사용하는 DRAM(Dyamic Random Access Memory) 또는 VRAM(Video Random Access Memory)의 어드레싱방법 및 장치에 관한 것이다.
DRAM은 리프레시를 필요로 하고 인터페이스회로가 복잡하다는 결점이 있으나 SRAM에 비해 4배의 집적도를 얻을 수 있으므로 컴퓨터시스템의 메인메모리등의 대용량의 메모리를 필요로 하는 시스템을 중심으로 널리 사용되고 있다. DRAM은 1비트단위로 입출력하는 방식에서 대용량화가 진행됨에 따라 4비트단위로 입출력을 수행하는 방식, 4비트단위의 입출력방식의 블록을 듀얼로 구비하고 블록의 입출력을 선택하는 방식(TI사의 TMS44C257) 등이 소개되고 있다.
제1도는 종래의 4비트단위 입출력방식의 블록을 듀얼로 구비한 DRAM의 내부 구성을 나타낸다. 종래의 DRAM은 9비트의 외부 어드레스신호(ADD)를 입력하여 버퍼링하는 로우 어드레스 버퍼(100) 및 컬럼 어드레스 버퍼(110)와, 컬럼 어드레스 버퍼(110)로부터 9비트의 컬럼 어드레스신호(YA8-YA0)를 공급받아 디코딩하여 컬럼 어드레스를 억세스하는 컬럼디코더(120)와, 제1셀블럭(130) 및 제2셀블럭(140)과, 상기 로우 어드레스 버퍼(100)로부터 공급되는 로우 어드레스신호(XA8-XA0)의 MSB(XA8)에 응답하여 상기 제1 및 2셀블럭(130)(140)의 4비트단위의 입출력신호를 선택적으로 입출력하기 위해 버퍼링하는 입출력버퍼(150)와, 외부 타이밍 및 제어신호들(/RAS,/CAS,/W,/G)를 입력하여 내부 타이밍 및 제어신호를 발생하는 타이밍 및 제어회로(160)를 포함한다. 상기 각 셀블럭들(130)(140)은 로우 어드레스 버퍼(100)로부터 MSB(XA8)를 제외한 8비트의 로우 어드레스신호(XA7-XA0)를 공급받아서 디코딩하는 2개의 로우 디코더들(132, 142)과 4개의 128k 셀어레이들(134, 144) 및 센스증폭회로들(136, 146)을 포함한다.
제2도를 참조하여 상술한 구성을 한 종래 DRAM의 리드동작을 설명하면, 로우 어드레스 스트로브신호(/RAS)의 하강에지에서 외부 로우 어드레스신호(A8-A0)가 로우 어드레스 버퍼(100)에 버퍼링되고 버퍼링된 로우 어드레스신호(XA8-XA0)는 로우 디코더(132, 142)에 전달되고, 디코딩되어 셀어레이(134, 144)의 디코딩된 로우(워드)라인을 활성화하고, 이어서 컬럼 어드레스 스트로브신호(/CAS)의 하강에지에서 외부 컬럼 어드레스신호(A8-A0)가 컬럼 어드레스 버퍼(110)에 버퍼링되고 버퍼링된 컬럼 어드레스신호(YA8-YA0)는 컬럼 디코더(120)에 전달되고 디코딩되어 셀어레이(134, 144)의 디코딩된 컬럼(비트)라인을 동시에 활성화한다.
따라서, 활성화된 로우라인과 컬럼라인의 교차부에 있는 셀이 억세스되어 억세스된 셀의 데이터가 센스증폭회로(136, 146)를 거쳐서 입출력버퍼(150)에 전달되며 입출력버퍼(150)에서는 로우 어드레스 버퍼(100)와 MSB신호(XA8)에 응답하여 제1 및 2셀블럭(130)(140)의 4비트 출력신호를 선택하여 출력한다.
이와같은 리드동작에서는 매 억세스마다 외부로부터 로우 어드레스신호와 컬럼 어드레스신호를 공급받아서 해당 어드레스의 셀을 억세스하기 때문에, 로우라인의 충방전시간(제2도의 a구간)이 동작의 무효기간으로 작용되어 억세스사이클이 길어지게 된다. 따라서, 동일 로우라인에서 오름차순으로 컬럼 어드레스만 순차로 바뀌는 경우에는 제3도에 도시한 바와 같이, 로우 어드레스 스트로브신호(/RAS)의 활성화 상태에서 컬럼 어드레스 스트로브신호(/CAS)만 반복적으로 활성화시킴으로써 로우라인의 충방전시간을 제거하여 억세스시간을 고속으로 할 수 있는 페이지모드가 알려져 있다. 특히, 페이지모드는 VRAM처럼 연속된 어드레스를 반복해서 억세스하는 경우에 주로 사용하고 있다.
그러나, 상술한 페이지모드에서도 컬럼 억세스후 다음 컬럼 억세스시까지 일정시간의 무효기간(제3도의 b구간)이 소요된다. 예를들면, 제1도에 도시된 어드레스(0, 0) (0, 1)의 셀로부터 데이터를 순차적으로 리드할 경우에 (0, 0)을 억세스하고 (0, 1)를 억세스할 때, 각 셀블럭(130)(140)에서 (0, 0)억세스시에 컬럼어드레스를 '0'에 의해 충전되었던 컬럼이 완전히 방전될 때까지 기다렸다가 다음 컬럼어드레스 '1'을 충전시켜야 양 데이터의 충돌을 방지할 수 있기 때문에 컬럼라인의 충방전시간이 필요하게 된다. 그리고, 셀블럭(130)(140)이 하나의 컬럼디코더(120)에 의해 동시에 컬럼 어드레싱이 되기 때문에 억세스된 셀블럭(130)(140)의 4비트 출력신호들이 동시에 입출력버퍼(150)에 도달되므로 입출력버퍼(150)에서 먼저 셀블럭(130)의 4비트 출력신호를 출력하는 동안에는 셀블럭(140)의 4비트 출력신호는 대기하고 있어야 함으로써 억세스시간이 그만큼 지연되는 문제가 있다. 또한, 오름차순의 연속되는 어드레스임에도 불구하고 매번 외부로부터 새로운 컬럼 어드레스신호를 입력시켜야 하므로 외부 콘트롤의 어려움이 있다.
특히, 랜덤포트를 통해 CPU로부터 데이터를 전송받고 시리얼포트를 통해 CRT에 표시데이타를 전송하는 듀얼포트 VRAM에서는 오름차순으로 연속적인 어드레스를 반복하기 때문에 CRT의 고해상도 추세에 따라 고속억세스와 외부 콘트롤의 용이함이 요구되고 있다.
본 발명의 목적은 이와같은 종래 기술의 문제점을 해결하기 위하여 고속억세스가 가능한 메모리 어드레싱 방법을 제공하는 데 있다.
본 발명의 다른 목적은 억세스속도가 빠른 듀얼포트 DRAM을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 방법은 하나의 셀블럭의 컬럼라인을 어드레싱을 하는 동안에 동시에 다른 셀블럭의 컬럼라인을 선충전하고, 이어서 상기 다른 셀블럭의 선충전된 컬럼라인을 어드레싱을 하는 동안에 동시에 상기 하나의 셀블럭의 다음 컬럼라인을 선충전하는 방식으로 상기 한쌍의 셀블럭의 컬럼 어드레싱을 교호로 하는 것을 특징으로 한다.
또한, 본 발명의 장치는 복수의 셀블럭들; 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 로우 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 내부 로우 어드레스신호 발생수단; 컬럼 어드레스 스트로브 신호에 응답하여 n 비트의 외부컬럼 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1비트의 제1내부 컬럼 어드레스 신호를 발생하는 제1내부컬럼 어드레스 신호 발생수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 제외한 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 제2내부 컬럼 어드레스 신호 발생수단; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 로우 디코더수단; 상기 로우클럭 계수치의 최하위 2비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼어드레스를 어드레싱하는 제1컬럼 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제2컬럼 디코더수단; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 입출력버퍼수단; 및 외부 로우 및 컬럼 어드레스 스트로브신호들, 외부 로우 및 컬럼클럭들 및 외부 제어신호를 입력하여 상기 로우 및 컬럼 어드레스 신호들, 로우 및 컬럼클럭들 및 내부 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
먼저, 본 발명의 방법은 하나의 셀블럭의 컬럼라인을 어드레싱을 하는 동안에 동시에 다른 셀블럭의 컬럼라인을 선충전하고, 이어서 상기 다른 셀블럭의 선충전된 컬럼라인을 어드레싱을 하는 동안에 동시에 상기 하나의 셀블럭의 다음 컬럼라인을 선충전하는 방식으로 상기 한쌍의 셀블럭의 컬럼 어드레싱을 교호로 하는 것을 특징으로 한다.
보다 구체적으로는 복수의 셀블럭들을 구비하고 각 셀블럭을 교호로 어드레싱하는 메모리장치의 어드레싱방법에 있어서, 로우 어드레스 스트로브 신호(/RAS)에 응답하여 n비트의 외부 로우 어드레스 신호(ADD)의 값으로부터 로우클럭(RC)을 계수하여 계수치(Q8-Q0)의 최하위 비트신호(Q0)를 제외한 나머지 n-1 비트신호(Q8-Q1)를 내부 로우 어드레스 신호(XA7-XA0)로 발생하며, 컬럼 어드레스 스트로브신호(/CAS)에 응답하여 n비트의 외부 컬럼 어드레스 신호(ADD)중 최하위 비트신호(A0)를 제외한 n-1 비트신호(A8-A1)의 값으로부터 제1컬럼클럭(CCA)을 계수하여 n-1비트의 제1내부 컬럼 어드레스 신호(YA7-YA0)를 발생하며, 상기 컬럼 어드레스 스트로브 신호(/CAS)에 응답하여 상기 n비트의 외부 컬럼 어드레스 신호(ADD)중 최하위 비트신호(A0)를 제외한 n-1 비트신호 (A8-A1)의 값으로부터 제2컬럼클럭(CCB)을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호(YA7-YA0)를 발생하고 상기 외부 컬럼 어드레스 신호(ADD)의 최하위 비트신호(A0)의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호(SE)로 발생하며, 상기 내부 로우 어드레스 신호(XA7-XA0)를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하며, 상기 로우클럭 계수치의 최하위 비트신호(Q0)와 상기 제1내부 컬럼 어드레스 신호(YA7-YA0)를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하며, 상기 로우클럭 계수치의 최하위 비트신호(Q0)와 상기 제2 내부 컬럼 어드레스 신호(YA7-YA0)를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하며, 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택한다.
이와같은 본 발명을 바람직한 일 실시예를 통하여 상세히 살펴보면 다음과 같다.
제4도는 본 발명에 의한 DRAM의 블록도를 나타낸다. 본 발명의 DRAM은 복수의 셀블럭들(200A, 200B)과, 로우 어드레스 스트로브신호(/RAS)에 응답하여 9비트의 외부 어드레스 신호(ADD)의 값으로부터 로우클럭(RC)을 계수하여 계수치의 최하위 비트신호(Q0)를 제외한 나머지 8비트신호(Q8-Q1)를 내부 로우 어드레스 신호(RAD;XA7-XA0)로 발생하는 내부 로우 어드레스 신호 발생수단(210)과, 컬럼 어드레스 스트로브신호(/CAS)에 응답하여 9비트의 외부 어드레스 신호(ADD)중 최하위 비트신호(A0)를 제외한 나머지 8비트신호(A8-A1)의 값으로부터 제1컬럼클럭(CCA)을 계수하여 8비트의 제1내부 컬럼 어드레스 신호(CAD1;YA7-YA0)를 발생하는 제1내부 컬럼 어드레스 신호 발생수단(220)과, 상기 컬럼 어드레스 스트로브 신호(/CAS)에 응답하여 상기 9비트의 외부 어드레스 신호(ADD)중 최하위 비트신호(A0)를 제외한 8비트 신호(A8-A1)의 값으로부터 제2컬럼클럭(CCB)을 계수하여 8비트의 제2내부 컬럼 어드레스 신호(CAD2;YA7-YA0)를 발생하고 상기 외부 어드레스 신호(ADD)의 최하위 비트신호(A0)의 상태에 따라 컬럼클럭(CC)을 상기 복수의 셀블럭들(200A, 200B)의 입출력신호를 선택하는 선택제어신호 (SE)로 발생하는 제2내부 컬럼 어드레스 신호 발생수단(230)과, 상기 내부 로우 어드레스 신호(RAD)를 입력하여 디코딩해서 상기 복수의 셀블럭들(200A, 200B)의 로우 어드레스를 동시에 어드레싱하는 로우 디코더수단들 (240)과, 상기 로우클럭(RC) 계수치의 최하위 비트신호(Q0)와 상기 제1내부 컬럼 어드레스 신호(CAD1)를 입력하여 디코딩해서 상기 복수의 셀블럭(200A, 200B)중 하나의 셀블럭(200A)의 컬럼 어드레스를 어드레싱 하는 제1컬럼 디코더수단(250)과, 상기 로우클럭 계수치의 최하위 비트신호(Q0)와 상기 제2내부 컬럼 어드레스 신호(CAD2)를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭(200B)의 컬럼 어드레스를 어드레싱하는 제2컬럼 디코더수단(260)과, 상기 선택제어 신호(SE)에 응답하여 상기 복수의 셀블럭들(200A, 200B)의 입출력신호를 선택하는 입출력버퍼수단(270)과, 외부 어드레스 스트로브신호들 (/RAS, /CAS), 외부 로우 및 컬럼클럭들(RC, CC) 및 외부 제어신호(/W, /G)를 입력하여 버퍼링하여 제어신호를 발생하는 제어신호 발생수단(280)을 구비한다.
여기서, 어드레스 스트로브신호들(/RAS, /CAS)은 라인(281)을 통해 어드레스 발생수단(210,220,230)에 공급되고, 로우 및 컬럼클럭들(RC, CC)은 라인(282)를 통해 입출력버퍼수단(270)에 공급된다. 각 셀블럭(200A, 200B)은 4개의 512*256 셀어레이(202)와, 4개의 센스증폭기(204)와, 2개의 8-to-256 로우 디코더(240)와, 1개의 9-to-512 컬럼디코더(250)를 포함한다. 따라서, 종래 구성에 비해 컬럼 디코더가 각 셀블럭으로 분할된 독립적인 구성과 내부 어드레스 발생수단을 포함하는 구성이 다르다.
제5도를 참조하면, 로우 어드레스 신호 발생수단(210)은 9비트의 어드레스신호(ADD)를 로딩신호(LD)에 응답하여 입력하고 이 값을 초기값으로 하여 로우클럭(RC)을 계수하는 9비트 2진계수기(CNT)와 로우어드레스 스트로브 신호(/RAS)에 응답하여 로우클럭(RC)에 동기된 로딩신호(LD)를 발생하는 제1로딩신호발생수단(212)을 포함한다. 제1로딩신호 발생수단(212)은 로우 어드레스 스트로브 신호(/RAS)의 선단에서 '0'출력을 발생하고 이 '0'출력을 로우클럭(RC)의 상승단에 동기하여 프리세트신호(/PR)로 발생하여 피드백 시킴으로써 '0'출력을 '1'출력으로 변화시키고 이 상승에지에서 상기 계수기(212)를 로딩시키는 로딩신호 (LD)를 발생하기 위하여 2개의 플립플롭(FF1, FF2)과 인버터(NT1)을 포함한다. 계수기(CNT1)는 최하위 비트신호(Q0)를 제외한 나머지 8비트신호 (Q8-Q1)를 내부 로우 어드레스 신호(RAD;XA7-XA0)로 발생하고 최하위 비트신호(Q0)를 내부 컬럼 어드레스 신호의 최상위 비트신호(YA8)로 발생한다.
제6도를 참조하면, 제1내부 컬럼 어드레스 신호발생수단(220)은 8비트의 어드레스신호(ADD;A8-A1)를 로딩신호(LD)에 응답하여 입력하고 이 값을 초기값으로 하여 제1컬럼클럭(CCA)을 계수하는 8비트 2진계수기(CNT2)와, 컬럼 어드레스 스트로브신호(/CAS)에 응답하여 컬럼클럭(CC)에 동기된 로딩신호(LD)를 발생하는 제2로딩신호 발생수단(222)과, 어드레스신호의 최하위 비트신호(A0)의 상태에 따라 컬럼클럭(CC)으로부터 제1컬럼클럭(CCA)을 발생하는 제1컬럼클럭 발생수단(224)을 포함한다. 제2로딩신호 발생수단(222)은 상기 제1로딩신호 발생수단(212)과 동일구성이며 로우클럭(RC)대신에 컬럼클럭(CC)에 동기된 제2로딩신호(LD)를 발생하기 위하여 2개의 플립플롭(FF3, FF4)과 인버터(NT2)를 포함한다. 제1컬럼클럭 발생수단(224)은 컬럼 어드레스 스트로브 신호(/CAS)의 선단에 응답하여 어드레스신호의 최하위 비트신호(A0)를 래치하여 클리어신호(/CLR)를 발생하는 플립플롭(FF5)과, 컬럼 어드레스 스트로브 신호(/CAS)의 선단에 응답하여 '0'를 래치하고 상기 클리어신호(/CLR)와 프리세트신호(/PR)에 응답하여 비동기식으로 클럭변조신호(CM)를 발생하는 플립플롭(FF6)과, 상기 클럭변조신호(CM)를 컬럼클럭(CC)에 동기시켜 상기 프리세트신호(/PR)로 발생하는 플립플롭(FF7)과 컬럼클럭(CC)과 클럭변조신호(CM)를 배타 논리합하여 제1컬럼클럭(CCA)을 발생하는 배타논리합회로(XOR1)를 포함한다.
계수기(CNT2)는 출력신호(Q8-Q1)를 제1내부 컬럼 어드레스신호(CAD1;YA7-YA0)로 발생한다.
제7도를 참조하면, 제2내부 컬럼 어드레스 신호 발생수단(230)은 8비트의 어드레스신호(ADD;A8-A1)를 로딩신호(LD)에 응답하여 입력하고 이 값을 초기값으로 하여 제2컬럼클럭(CCB)을 계수하는 8비트 2진계수기(CNT3)와, 컬럼 어드레스 스트로브신호(/CAS)에 응답하여 컬럼클럭(CC)에 동기된 로딩신호(LD)를 발생하는 제3로딩신호 발생수단(232)과, 래치된 어드레스신호의 최하위 비트신호(A0)와 로딩신호를 논리합하고 이 논리합신호를 컬럼클럭에 동기하여 래치하고 이 래치된 신호를 계수기의 인에이블신호로 발생하는 인에이블수단(234)과, 어드레스신호의 최하위 비트신호(A0)의 상태에 따라 컬럼클럭 (CC)으로부터 제2컬럼클럭(CCB)을 발생하는 제2컬럼클럭 발생수단(236)과, 래치된 어드레스신호의 최하위 비트신호(A0)와 컬럼클럭을 배타논리합하여 선택제어신호를 발생하는 수단을 포함한다. 제3로딩신호 발생수단(232)은 상기 제2로딩신호 발생수단(222)과 동일구성이며 컬럼클럭(CC) 대신에 인버터(NT4)에 의해 반전된 컬럼클럭(/CC)에 동기된 제3로딩신호(LD)를 발생하기 위하여 2개의 플립플롭(FF8, FF9)과 인버터(NT3)를 포함한다. 인에이블신호 발생수단(234)은 래치된 어드레스 신호의 최하위 비트신호(A0)와 로딩신호(LD)를 논리합하는 논리합회로(OR)와 이 논리합신호를 컬럼클럭(CC)에 동기하여 래치하고 이 래치된 신호를 계수기(CNT3)의 인에이블신호(EN)로 발생하는 플립플롭(FF10)을 포함한다. 제2컬럼클럭 발생수단(236)은 컬럼 어드레스 스트로브 신호 (/CAS)의 선단에 응답하여 어드레스신호의 최하위 비트신호(A0)를 래치하고 이 래치된 신호의 부출력신호를 클리어신호(/CLR)로 발생하는 플립플롭(FF11)과, 컬럼 어드레스 스트로브 신호(/CAS)의 선단에 응답하여 '0'를 래치하고 상기 클리어신호(/CLR)와 프리세트신호(/PR)에 응답하여 비동기식으로 클럭변조신호(CM)를 발생하는 플립플롭(FF12)과, 상기 클럭변조신호(CM)를 반전된 컬럼클럭(/CC)에 동기시켜 상기 프리세트 신호(/PR)로 발생하는 플립플롭(FF13)과 컬럼클럭(CC)과 클럭변조신호(CM)를 배타논리합하여 제2컬럼클럭(CCB)을 발생하는 배타논리합회로(XOR2)를 포함한다. 계수기(CNT3)는 인에이블신호(EN)에 의해 초기 불필요한 카운팅을 방지하고 출력신호(Q7-Q0)를 제2내부 컬럼 어드레스신호(CAD2;YA7-YA0)로 발생한다. 선택제어신호 발생수단(238)은 래치된 어드레스신호의 최하위 비트신호(A0)와 컬럼클럭을 배타논리합하여 선택제어신호(SE)를 발생하는 배타논리합회로(XOR3)를 포함한다.
이와같이 구성한 본 발명의 일실시예의 작용 및 효과를 제8도 및 제9도를 참조하여 설명한다.
제8도를 참조하면, 로우 어드레스 스트로브 신호(/RAS)의 하강 에지에 응답하여 어드레스신호(ADD)가 내부 로우 어드레스 신호 발생수단(210)에 로딩되고 이 로딩된 로우 어드레스값을 초기값으로 하여 로우 클럭(RC)을 계수하고 이 계수치의 Q8-Q1의 출력신호를 내부 로우 어드레스 신호(RAD)로 발생하고 Q0출력신호를 컬럼 어드레스 신호의 최상위 비트신호(YA8)로 발생한다. 따라서, 로우 디코더(240)는 로우 어드레스 신호(RAD)를 입력하여 외부에서 공급된 로우 어드레스 초기값부터 올림차순으로 셀블럭(200A, 200B)의 로우 어드레스를 지정하게 된다. 한편, 로우 어드레스 스트로브 신호(/RAS)에 이어서 컬럼 어드레스 스트로브 신호(/CAS)의 하강에지에 응답하여 어드레스신호(ADD)가 제1 및 제2컬럼 어드레스 신호 발생수단(220, 230)에 각각 로딩되고 이 로딩된 어드레스값을 초기값으로 하여 제1 및 제2컬럼클럭(CCA, CCB)을 계수하고 이 계수치의 Q7-Q0의 출력신호를 제1 및 제2컬럼 어드레스 신호(CAD1, CAD2)로 발생한다.
이때, 외부에서 공급되는 컬럼 어드레스 신호(ADD)의 최하위 비트신호(A0)의 상태가 '0'이면, 제1컬럼 어드레스 신호 발생수단(220)의 로딩신호(LD)의 액티브상태가 제2컬럼 어드레스 신호 발생수단(230)의 로딩신호(LD)의 액티브상태 보다 컬럼클럭(CC)의 반주기만큼 앞서고 제2컬럼 어드레스 신호 발생수단(230)의 제2컬럼클럭(CCB)이 제1컬럼클럭(CCA)에 비해 컬럼클럭(CC)의 반주기만큼 뒤쳐져서 발생되므로 제1컬럼 어드레스 신호(CAD1)가 제2컬럼 어드레스 신호(CAD2)보다 반주기 앞서서 발생되게 된다. 그러므로, 제1컬럼 디코더(250)는 제1컬럼 어드레스 신호(CAD1)를 공급받아서 제1셀블럭(200A)의 컬럼 어드레스를 올림차순으로 순차 지정하게 되고 제2컬럼 디코더(260)는 제2컬럼 어드레스 신호(CAD2)를 공급받아서 제2셀블럭(200B)의 컬럼 어드레스를 올림차순으로 순차 지정하되 제1컬럼 어드레스 지정보다 컬럼클럭(CC)의 반주기 만큼 늦게 지정하게 된다. 따라서, 셀블럭들(200A, 200B)의 각 셀어레이들(202)의 동일 로우 어드레스가 동시에 지정된 후에 외부 컬럼 어드레스신호(ADD)에 의해 셀블럭(200A)의 초기 컬럼 라인이 지정되고 이어서 셀블럭(200B)의 초기 컬럼 라인이 컬럼클럭(CC)의 반주기만큼 늦은 로딩조건에 의해 반주기 늦게 지정된다.
이때, 셀블럭(200A)의 다음 컬럼라인이 충전되기 시작한다. 이어서, 셀블럭(200A)의 충전된 다음 컬럼라인이 지정됨과 동시에 셀블럭(200B)의 다음 컬럼라인이 충전되기 시작한다. 이와같은 방식으로 한 블록의 컬럼라인이 지정될 때, 다른 하나의 블록의 컬럼라인이 충전되기 시작하는 방식으로 셀블럭들이 교호로 어드레싱된다. 이와같은 어드레싱 방식으로 어드레싱된 각 셀블럭(200A, 200B)에서 지정된 셀의 데이터(a0, a1, a2, a3, ..., b0, b1, b2, b3, ...)가 입출력 버퍼수단(270)에 전달되고 입출력 버퍼수단(270)에서는 선택제어신호(SE)의 '0'구간에서 셀블럭(200A)에서 공급된 데이터(a0, a1, a2, a3, ...)를 선택하여 출력하고 '1'구간에서는 셀블럭(200B)에서 공급된 데이터 (b0, b1, b2, b3, ...)를 선택하여 출력한다. 따라서, 출력데이타는 a0, b0, a1, b1, a2, b2, a3, b3, ... 순으로 출력되게 된다.
한편, 외부에서 공급되는 컬럼 어드레스 신호(ADD)의 최하위 비트신호(A0)의 상태가 '1'이면, 제9도에 도시한 바와 같이, '0'상태와 마찬가지로 제1컬럼 어드레스 신호 발생수단(220)의 로딩신호(LD)의 액티브상태가 제2컬럼 어드레스 신호 발생수단(230)의 로딩신호(LD)의 액티브상태 보다 컬럼클럭(CC)의 반주기만큼 앞서고 제2컬럼 어드레스신호 발생수단(230)의 제2컬럼클럭(CCB)이 제1컬럼클럭(CCA)에 비해 컬럼클럭(CC)의 반주기만큼 뒤쳐져서 발생되지만 제1컬럼클럭(CCA)의 첫 번째 클럭이 단순히 카운트값만 1 증가시킬 목적으로 컬럼클럭의 반주기동안에 발생되고 두 번째 클럭부터 컬럼클럭과 동일 주파수로 발생되므로 제2컬럼클럭에 비해 반주기 늦게 된다.
따라서, 셀블럭들(200A, 200B)의 각 셀어레이들(202)의 동일 로우어드레스가 동시에 지정된 후에 외부 컬럼 어드레스신호(ADD)에 의해 셀블럭(200B)의 초기 컬럼 라인이 지정되고 이어서 셀블럭(200A)의 초기 컬럼 라인의 다음 컬럼라인이 컬럼클럭(CC)의 반주기만큼 늦게 지정된다.
이때, 셀블럭(200B)의 다음 컬럼라인이 충전되기 시작한다. 이어서, 셀블럭(200B)의 충전된 다음 컬럼라인이 지정됨과 동시에 셀블럭(200A)의 다다음 컬럼라인이 충전되기 시작한다.
이와같은 방식으로 한 블록의 컬럼라인이 지정될 때, 다른 하나의 블록의 컬럼라인이 충전되기 시작하는 방식으로 셀블럭들이 교호로 어드레싱된다. 이와같은 어드레싱 방식으로 어드레싱된 각 셀블럭(200A, 200B)에서 지정된 셀의 데이터(a0, a1, a2, a3, ... b0, b1, b2, b3, ...)가 입출력버퍼수단(270)에 전달되고 입출력버퍼수단(270)에서는 선택제어신호(SE)의 '1'구간에서는 셀블럭(200B)에서 공급된 데이터(b0, b1, b2, b3, ...)를 선택하여 출력하고 '0'구간에서는 셀블럭(200A)에서 공급된 데이터(a1. a2, a3, ...)를 선택하여 출력한다. 따라서, 출력데이타는 b0, a1, b1, a2, b2, a3, b3, ... 순으로 출력되게 된다.
상술한 바와같이 일실시예에서는 서로 다른 셀블럭들의 컬럼라인들이 서로 교호적으로 구동되고 프리차지되도록 하고 한 번의 외부 어드레스 신호를 입력한 후에는 다시 외부 어드레스 입력없이 내부 클럭을 카운트하여 내부 어드레스 신호를 생성하여 어드레싱함으로써 데이터의 충돌없이 고속동작이 가능하다.
제10도를 참조하여 본 발명의 다른 실시예를 설명한다. 다른 실시예의 구성 중 상술한 일실시예의 구성과 동일한 부분은 동일 부호로 표기하고 상세한 설명은 생략한다. 다른 실시예의 방법은 랜덤포트와 직렬포트와 복수의 셀블럭들을 구비하고 각 셀블럭을 교호로 어드레싱하는 듀얼포트 메모리의 어드레싱방법에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 로우 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 단계; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1비트의 제1내부 컬럼 어드레스 신호를 발생하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 단계; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 외부 시리얼클럭으로부터 서로 역상인 제1 및 제2내부 시리얼클럭들을 발생하는 단계; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 이 값으로부터 제1내부 시리얼클럭을 계수하여 제1시리얼 선택제어신호를 발생하는 단계; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 이 값으로부터 제2내부 시리얼클럭을 계수하여 제2시리얼 선택제어신호를 발생하는 단계; 상기 제1시리얼 선택제어신호에 응답하여 상기 하나의 셀블럭의 로우열데이타를 직병렬변환하는 단계; 상기 제2시리얼 선택제어신호에 응답하여 상기 다른 하나의 셀블럭의 로우열데이타를 직병렬변환하는 단계; 및 상기 직렬변환된 직렬데이타쌍을 상기 시리얼 입출력 선택제어신호에 응답하여 교호로 선택하는 시리얼 입출력 단계를 구비하는 것을 특징으로 한다.
다른 실시예의 장치는 랜덤포트와 직렬포트와 복수의 셀블럭들을 구비하는 듀얼포트 메모리장치에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 내부 로우 어드레스신호 발생수단; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1 비트의 제1내부 컬럼 어드레스 신호를 발생하는 제1내부 컬럼 어드레스신호 발생수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신홀로 발생하는 제2내부 컬럼 어드레스신호 발생수단; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 로우 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제1컬럼 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제2컬럼 디코더수단; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 입출력버퍼수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 외부 어드레스 신호의 최하위 비트신호의 상태에 따라 외부 시리얼클럭으로부터 서로 역상인 제1 및 제2내부 시리얼클럭들을 발생하는 시리얼 클럭발생수단; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 이 값으로부터 제1내부 시리얼클럭을 계수하여 제1시리얼 선택제어신호를 발생하는 제1시리얼 선택제어신호 발생수단; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 이 값으로부터 제2내부 시리얼클럭을 계수하여 제2시리얼 선택제어신호를 발생하는 제2시리얼 선택제어신호 발생수단; 상기 제1시리얼 선택제어신호에 응답하여 상기 하나의 셀블럭의 로우열데이타를 직병렬변환하는 제1직병렬 변환수단; 상기 제2시리얼 선택제어신호에 응답하여 상기 다른 하나의 셀블럭의 로우열데이타를 직병렬변환하는 제2직병렬 변환수단; 상기 직렬변환된 직렬데이타쌍을 상기 시리얼 입출력 선택제어신호에 응답하여 교호로 선택하는 시리얼 입출력 버퍼수단; 및 외부 로우 및 컬럼 어드레스 스트로브신호들, 외부 로우 및 컬럼클럭들, 외부 시리얼클럭 및 외부 제어신호를 입력하여 상기 로우 및 컬럼 어드레스 신호들, 로우 및 컬럼클럭들, 시리얼클럭 및 내부 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.
다른 실시예는 복수의 셀블럭들(300A,300B), 로우 어드레스 신호 발생수단(210), 제1내부 컬럼 어드레스 신호 발생수단(220), 제2내부 컬럼 어드레스 신호 발생수단(230), 로우 디코더수단(240), 제1컬럼 디코더수단(250), 제2컬럼 디코더수단(260), 입출력버퍼수단(270), 상기 컬럼 어드레스 스트로브 신호(/CAS)에 응답하여 외부 컬럼 어드레스 신호(ADD)의 최하위 비트신호(A0)의 상태에 따라 시리얼클럭(SC)으로부터 서로 역상인 제1 및 제2 내부시리얼클럭들(SCA, SCB)을 발생하고 시리얼 입출력 선택제어신호(SSE)를 발생하는 시리얼클럭 발생수단(310), 상기 로우 어드레스 신호 발생수단(210)의 최하위 비트신호(Q0)와 상기 제1내부 컬럼 어드레스 신호 발생수단(220)의 제1내부 컬럼 어드레스 신호(CAD1;YA7-YA0)를 입력하여 이 값으로부터 제1내부 시리얼클럭(SCA)을 계수하여 제1시리얼 선택제어신호(CS1)를 발생하는 제1시리얼 선택제어신호 발생수단(320), 상기 로우 어드레스 신호 발생수단(210)의 최하위 비트신호(Q0)와 상기 제2내부 컬럼 어드레스 신호 발생수단(230)의 제2내부 컬럼 어드레스 신호(CAD2)를 입력하여 이 값으로부터 제2내부시리얼클럭(SCA)을 계수하여 제2시리얼 선택제어 신호(CS2)를 발생하는 제2시리얼 선택제어신호 발생수단(330), 상기 제1시리얼 선택제어신호(CS1)에 응답하여 상기 하나의 셀블럭(300A)의 로우열데이타를 직병렬변환하는 제1직병렬변환수단(340a,350a,360a), 상기 제2시리얼 선택제어신호(CS2)에 응답하여 상기 다른 하나의 셀블럭(300B)의 로우열데이타를 직병렬변환하는 제2직병렬변환수단(340b,350b,360b), 상기 제1 및 제2직병렬변환수단의 직렬데이타를 상기 시리얼 입출력 선택제어신호(SSE)에 응답하여 교호로 선택하는 시리얼 입출력 버퍼수단(370), 외부 로우 및 컬럼 어드레스 스트로브신호들(/RAS,/CAS), 외부 로우 및 컬럼클럭들(RC,CC), 외부 시리얼클럭(SC) 및 외부 제어신호(/W,/G)를 입력하여 버퍼링하는 제어신호 발생수단(380)을 구비한다.
시리얼클럭 발생수단(310)은 제11도에 도시한 바와같이 컬럼 어드레스 스트로브 신호(/CAS)의 선단에서 외부 컬럼 어드레스신호(ADD)의 최하위 비트신호(A0)를 래치하는 플립플롭(FF14)과 상기 플립플롭(FF14)의 정출력(Q)과 시리얼클럭(SC)을 배타논리합하여 제1내부 시리얼클럭(SCA)을 발생하는 제1배타논리합회로(XOR4)와 상기 플립플롭(FF14)의 부출력)/Q)과 시리얼클럭(SC)을 배타논리합하여 제2내부 시리얼클럭(SCB)을 발생하는 제2배타논리합회로(XOR5)를 포함한다. 인버터(NT4)는 컬럼 어드레스 스트로브 신호(/CAS)를 반전시켜서 플립플롭(FF14)의 클럭단자(CLK)에 공급한다. 여기서, 제1내부 시리얼클럭(SCA)은 시리얼 입출력 버퍼수단(370)의 시리얼 입출력 데이터를 교호로 선택하기 위한 상기 시리얼 입출력 선택제어신호(SSE)로 제공된다.
직병렬변환수단의 340a,b은 제1시리얼 선택제어신호(CS1)에 응답하여 순차적으로 레지스터를 시리얼 입출력 버퍼수단(370)에 연결하는 4개의 1-to-512 레지스터 선택회로이고, 350a,b은 시리얼 입출력데이타를 래치하는 4개의 1-to-512 데이터 래지스터이고, 360a,b은 상기 데이터 레지스터와 설에레이 사이의 데이터의 전송을 게이트하는 4개의 512 전송게이트회로이다.
즉, 다른 실시예는 랜덤포트와 시리얼포트를 구비한 듀얼포트 DRAM인 VRAM에 본 발명을 실시한 것으로써 CPU에서 처리한 그래픽 데이터는 랜덤포트인 입출력버퍼수단(270)을 통하여 셀어레이에 기입되고 셀어레이에 기입된 그래픽 데이터는 시리얼포트인 시리얼 입출력 버퍼수단(370)을 통하여 독출되어 CRT와 같은 디스플레이장치에 전송된다. 여기서, 기입 및 독출시의 어드레싱은 상술한 일실시예의 어드레싱방법으로 수행되며 어드레싱된 데이터의 시리얼출력시에는 직렬변환을 위하여 직병렬변환수단을 통하여 출력되게 된다.
제12도를 참조하면, 시리얼출력시에는 어드레스신호(ADD)의 A0 상태가 '0'인 경우에는 제1내부 시리얼클럭(SCA)이 제2시리얼클럭(SCB)보다 시리얼클럭(SC)의 반주기만큼 빠르므로 셀블럭(300A)의 데이터부터 독출하고 셀블럭(300B)은 프리차지동작을 수행하게 된다.
한편, 어드레스신호(ADD)의 상태가 '1'인 경우에는 제1내부시리얼클럭(SCA)이 제2시리얼클럭(SCB)보다 시리얼클럭(SC)의 반주기만큼 늦으므로 셀블럭(300B)의 데이터부터 독출하고 셀블럭(300A)은 프리차지동작을 수행하게 된다. 따라서, 제1직렬데이타(a1,a2,a3,....)와 제2직렬데이타 (b1,b2,b3,...)는 서로 시리얼클럭(SC)의 반주기만큼 엇갈리게 되고 시리얼 입출력 버퍼수단(370)에서는 시리얼 입출력 선택제어신호(SSE)에 응답하여 제1및 제2직렬데이타를 교호로 선택하여 A0가 '0'인 경우에는 직렬데이타(a1,b1,a2,b2,a3,b3,....)를 출력하며, A0가 '1'인 경우에는 직렬데이타(b1,a1,b2,a2,b3,a3,....)를 출력하게 된다.
이상과 같이 본 발명에서는 그래픽 데이터와 같이 순차적으로 어드레싱되는 데이터를 저장하는 메모리의 고속동작을 위하여 두 개의 셀블럭을 독립된 컬럼 디코더를 통하여 교호로 어드레싱함으로써 데이터의 충돌없이 컬럼 어드레싱속도를 빠르게 하고 안정된 프리차지기간을 확보할 수 있다. 또한, 외부 컬럼 어드레스신호를 어드레싱 초기에 한번만 입력하고 이 후의 컬럼 어드레스신호는 내부에서 생성하여 어드레싱 함으로써 외부 콘트롤을 용이하게 하고 동작속도를 고속으로 할 수 있다.

Claims (14)

  1. 복수의 셀블럭들을 구비하고 각 셀블럭을 교호로어드레싱하는 메모리장치의 어드레싱방법에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 로우 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 단계; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1비트의 제1내부 컬럼 어드레스 신호를 발생하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 단계; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 및 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 단계를 구비하는 것을 특징으로 하는 메모리 어드레싱 방법.
  2. 제1항에 있어서, 상기 제1컬럼클럭의 위상이 상기 제2컬럼클럭의 위상보다 반주기 빠른 것을 특징으로 하는 메모리 어드레싱방법.
  3. 제2항에 있어서, 상기 외부 컬럼 어드레스 신호의 최하위 비트신호가 로우일 때, 상기 제1컬럼클럭은 외부 컬럼클럭과 동상이고 상기 제2컬럼클럭은 상기 컬럼 어드레스 스트로브 신호의 액티브 직후의 상기 외부 컬럼클럭의 첫 번째 하이구간을 반주기 연장하고 이후에는 상기 외부컬럼클럭과 역상이며, 상기 외부 컬럼 어드레스 신호의 최하위 비트신호가 하이일 때, 상기 제2컬럼클럭은 외부 컬럼클럭과 동상이고 상기 제1컬럼클럭은 상기 컬럼 어드레스 스트로브 신호의 액티브 직후의 상기 외부 클럼클럭의 첫 번째 하이구간의 후반구간을 로우상태로 하여서 이후부터는 상기 외부컬럼클럭과 역상인 것을 특징으로 하는 메모리 어드레싱 방법.
  4. 랜덤포트와 직렬포트와 복수의 셀블럭들을 구비하고 각 셀블럭을 교호로 어드레싱하는 듀얼포트 메모리의 어드레싱방법에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 로우 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 단계; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1비트의 제1내부 컬럼 어드레스 신호를 발생하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 단계; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 외부 시리얼클럭으로부터 서로 역상인 제1 및 제2내부 시리얼클럭들을 발생하는 단계; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 이 값으로부터 제1내부 시리얼클럭을 계수하여 제1시리얼 선택제어신호를 발생하는 단계; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 이 값으로부터 제2 내부 시리얼클럭을 계수하여 제2시리얼 선택제어신호를 발생하는 단계; 상기 제1시리얼 선택제어신호에 응답하여 상기 하나의 셀블럭의 로우열데이타를 직병렬변환하는 단계; 상기 제2시리얼 선택제어신호에 응답하여 상기 다른 하나의 셀블럭의 로우열데이타를 직병렬변환하는 단계; 및 상기 직렬변환된 직렬데이타쌍을 상기 시리얼 입출력 선택제어신호에 응답하여 교호로 선택하는 시리얼 입출력 단계를 구비하는 것을 특징으로 하는 듀얼포트 메모리의 어드레싱방법.
  5. 한쌍의 셀블럭을 구비한 메모리장치의 어드레싱방법에 있어서, 상기 한쌍의 셀블럭중 어느 하나의 셀블럭의 컬럼라인을 어드레싱을 하는 동안에 동시에 다른 하나의 셀블럭의 컬럼라인을 선충전하고, 이어서 상기 다른 하나의 셀블럭의 선충전된 컬럼라인을 어드레싱을 하는 동안에 동시에 상기 어느 하나의 셀블럭의 다음 컬럼라인을 선충전하는 방식으로 상기 한쌍의 셀블럭의 컬럼 어드레싱을 교호로 하는 것을 특징으로 하는 메모리장치의 어드레싱방법.
  6. 복수의 셀블럭들을 구비하고 각 셀블럭을 교호로 어드레싱하는 메모리장치에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 내부 로우 어드레스신호 발생수단; 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1 비트의 제1내부 컬럼 어드레스 신호를 발생하는 제1내부 컬럼 어드레스신호 발생수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 제2내부 컬럼 어드레스신호 발생수단; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 로우 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제1컬럼 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제2컬럼 디코더수단; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 입출력 버퍼수단; 및 외부 로우 및 컬럼 어드레스 스트로브신호들, 외부 로우 및 컬럼클럭들 및 외부 제어신호를 입력하여 상기 로우 및 컬럼 어드레스신호들, 로우 및 컬럼클럭들 및 내부 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 메모리장치.
  7. 제6항에 있어서, 상기 내부 로우 어드레스 신호 발생수단은 n비트의 어드레스신호를 로딩신호에 응답하여 입력하고 이 값을 초기값으로 하여 로우클럭을 계수하는 n비트 계수기와, 상기 로우 어드레스 스트로브 신호에 응답하여 상기 로우클럭에 동기된 상기 로딩신호를 발생하는 로딩신호발생신호를 포함하는 것을 특징으로 하는 메모리장치.
  8. 제6항에 있어서, 상기 제1내부 컬럼 어드레스 신호발생수단은 n비트의 외부 어드레스신호를 로딩신호에 응답하여 입력하고 이 값을 초기값으로 하여 제1컬럼클럭을 계수하는 n-1비트 계수기와, 상기 컬럼 어드레스 스트로브 신호에 응답하여 컬럼클럭에 동기된 로딩신호를 발생하는 로딩신호 발생수단과, 상기 외부 어드레스신호의 최하위 비트신호의 상태에 따라 상기 컬럼클럭으로부터 상기 제1컬럼클럭을 발생하는 제1컬럼클럭 발생수단을 포함하는 것을 특징으로 하는 메모리장치.
  9. 제8항에 있어서, 상기 제1컬럼클럭 발생수단은 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 상기 외부 어드레스신호의 최하위 비트신호를 래치하여 클리어신호를 발생하는 제1플립플롭과 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 '0'를 래치하고 상기 클리어신호와 프리세트신호에 응답하여 비동기식으로 클럭변조신호를 발생하는 제2플립플롭과. 상기 클럭변조신호를 상기 발생하는 배타논리합회로를 포함하는 것을 특징으로 하는 메모리장치.
  10. 제6항에 있어서, 상기 제2내부 컬럼 어드레스 신호 발생수단은 상기 n비트의 외부 어드레스신호를 로딩신호에 응답하여 입력하고 이 값을 초기값으로 하여 제2컬럼클럭을 계수하는 n-1비트계수기와, 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 컬럼클럭에 동기된 상기 로딩신호를 발생하는 로딩신호 발생수단과, 상기 래치된 외부 어드레스신호의 최하위 비트신호와 로딩신호를 논리합하고 이 논리합신호를 상기 컬럼클럭에 동기하여 래치하고 이 래치된 신호를 상기 계수기의 인에이블신호로 발생하는 인에이블신호 발생수단과, 상기 외부 어드레스신호의 최하위 비트신호의 상태에 따라 컬럼클럭으로부터 제2컬럼클럭을 발생하는 제2컬럼클럭 발생수단과, 상기 래치된 외부 어드레스신호의 최하위 비트신호와 컬럼클럭을 배타논리합하여 선택제어신호를 발생하는 수단을 포함하는 것을 특징으로 하는 메모리장치.
  11. 제10항에 있어서, 상기 인에이블신호 발생수단은 상기 래치된 외부 어드레스신호의 최하위 비트신호와 상기 로딩신호를 논리합하는 논리합회로와 이 논리합신호를 상기 컬럼클럭에 동기하여 래치하고 이 래치된 신호를 상기 계수기의 인에이블신호로 발생하는 플립플롭을 포함하는 것을 특징으로 하는 메모리장치.
  12. 제10항에 있어서, 상기 제2컬럼클럭 발생수단은 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 상기 외부 어드레스신호의 최하위 비트신호를 래치하고 이 래치된 신호의 부출력신호를 클리어 신호로 발생하는 제1플립플롭과, 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 '0'를 래치하고 상기 클리어신호와 프리세트신호에 응답하여 비동기식으로 클럭변조신호를 발생하는 제3플립플롭과, 상기 클럭변조신호를 반전된 컬럼클럭에 동기시켜 상기 프리세트신호로 발생하는 제4플립플롭과 상기 컬럼클럭과 클럭변조신호를 배타논리합하여 제2컬럼클럭을 발생하는 배타논리합회로를 포함하는 것을 특징으로 하는 메모리장치.
  13. 제10항에 있어서, 상기 선택제어신호 발생수단은 상기 래치된 외부 어드레스신호의 최하위 비트신호와 컬럼클럭을 배타논리합하여 상기 선택제어신호를 발생하는 배타논리합회로를 포함하는 것을 특징으로 하는 메모리장치.
  14. 랜던포트와 직렬포트와 복수의 셀블럭들을 구비하는 듀얼포트 메모리장치에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 내부 로우 어드레스신호 발생수단; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1 컬럼클럭을 계수하여 n-1비트의 제1 내부 컬럼 어드레스 신호를 발생하는 제1내부 컬럼 어드레스신호 발생수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 제2내부 컬럼 어드레스신호 발생수단; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 로우 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제1컬럼 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제2컬럼 디코더수단; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 입출력버퍼수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 외부 어드레스 신호의 최하위 비트신호의 상태에 따라 외부 시리얼클럭으로부터 서로 역상인 제1 및 제2내부 시리얼클럭들을 발생하는 시리얼 클럭발생수단; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 이 값으로부터 제1내부 시리얼클럭을 계수하여 제1시리얼 선택제어신호를 발생하는 제1시리얼 선택제어신호 발생수단; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제2내부 컬럼어드레스 신호를 입력하여 이 값으로부터 제2내부 시리얼클럭을 계수하여 제2시리얼 선택제어신호를 발생하는 제2시리얼 선택제어신호 발생수단; 상기 제1시리얼 선택제어신호에 응답하여 상기 하나의 셀블럭의 로우열데이타를 직병렬변환하는 제1직병렬 변환수단; 상기 제2시리얼 선택제어신호에 응답하여 상기 다른 하나의 셀블럭의 로우열데이타를 직병렬변환하는 제2직병렬 변환수단; 상기 직렬변환된 직렬데이타쌍을 상기 시리얼 입출력 선택제어신호에 응답하여 교호로 선택하는 시리얼 입출력 버퍼수단; 및 외부 로우 및 컬럼 어드레스 스트로브신호들, 외부 로우 및 컬럼클럭들, 외부 시리얼클럭 및 외부 제어신호를 입력하여 상기 로우 및 컬럼 어드레스 신호들, 로우 및 컬럼클럭들, 시리얼클럭 및 내부 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 듀얼포트 메모리장치.
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