JPS60108953A - メモリデータバスの多重化方法 - Google Patents
メモリデータバスの多重化方法Info
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- JPS60108953A JPS60108953A JP59216024A JP21602484A JPS60108953A JP S60108953 A JPS60108953 A JP S60108953A JP 59216024 A JP59216024 A JP 59216024A JP 21602484 A JP21602484 A JP 21602484A JP S60108953 A JPS60108953 A JP S60108953A
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、一般的にはメモリに関するものであシ、更に
詳しく云うと２７ダムアクセスメモリからのデータを多
重化する方法に関する。
詳しく云うと２７ダムアクセスメモリからのデータを多
重化する方法に関する。
ラスク図形表示システム、特に多色および／又は高解像
度のラスク図形表示システムは１表示画面（スクリーン
）上のビクセル（ｐｉｘｅｌ） を表わすのに十分なビ
ットを生じさせるのに高帯域幅メモリおよび／又は大き
なメモリデータバス幅を必要とする。ビクセルはメモリ
中のデータによって制御できる表示装置上の最小画素で
ある。水平およひ垂直画面解像度は図形表示システムの
解像度の限界を定め１通常は陰極線管解像度と一致する
ように選択される。ダイナミックＲＡＭはその大きな記
憶容量と低価格によシラスタ図形表示システムに用いる
のに十分適している。しかし、ダイナミックＲＡＭのア
クセス時間は、メモリ取出しサイクルにおいて十分なデ
ータをうるために大きなデータ幅を必要とする。メモリ
スループットは１ページ”モードと呼ばれる技術を用い
ることによって増大させることができる。この構成（＃
ｃＡｇｍｇ）は速度の利点のためにダイナミックＲＡＭ
の内部アドレス指定方法を利用している。これらの型の
ＲＡＭは。
度のラスク図形表示システムは１表示画面（スクリーン
）上のビクセル（ｐｉｘｅｌ） を表わすのに十分なビ
ットを生じさせるのに高帯域幅メモリおよび／又は大き
なメモリデータバス幅を必要とする。ビクセルはメモリ
中のデータによって制御できる表示装置上の最小画素で
ある。水平およひ垂直画面解像度は図形表示システムの
解像度の限界を定め１通常は陰極線管解像度と一致する
ように選択される。ダイナミックＲＡＭはその大きな記
憶容量と低価格によシラスタ図形表示システムに用いる
のに十分適している。しかし、ダイナミックＲＡＭのア
クセス時間は、メモリ取出しサイクルにおいて十分なデ
ータをうるために大きなデータ幅を必要とする。メモリ
スループットは１ページ”モードと呼ばれる技術を用い
ることによって増大させることができる。この構成（＃
ｃＡｇｍｇ）は速度の利点のためにダイナミックＲＡＭ
の内部アドレス指定方法を利用している。これらの型の
ＲＡＭは。
多重アドレスバスを有する。ＲＡＭの内部配列は記憶素
子の行と列からなる。ＲＡＭをアドレスするためには、
先ず第１に行アドレスが行アドレスストローブ（Ｒ５Ｓ
）信号でメモリチップにストμｍプされる。次に列アド
レスがメモリチップのアドレスピン上に置かれ１列アド
レスストローブ（ＣＡＳ）信号によってストローブされ
る。ベージモード動作においては２行アドレスが上記と
同様にＲＡＳによシストロープされ２次に列アドレスが
上記と同様にＣＡＳによりストローブされる。ＲＡＳお
よびＣＡＳはいずれもデータが有効になるまで低に保持
され。
子の行と列からなる。ＲＡＭをアドレスするためには、
先ず第１に行アドレスが行アドレスストローブ（Ｒ５Ｓ
）信号でメモリチップにストμｍプされる。次に列アド
レスがメモリチップのアドレスピン上に置かれ１列アド
レスストローブ（ＣＡＳ）信号によってストローブされ
る。ベージモード動作においては２行アドレスが上記と
同様にＲＡＳによシストロープされ２次に列アドレスが
上記と同様にＣＡＳによりストローブされる。ＲＡＳお
よびＣＡＳはいずれもデータが有効になるまで低に保持
され。
次にＣＡＳ線が高にあげられ別の列アドレスがメモリチ
ップに与えられる。次にＣＡＳ線が低にさせられ新たな
列アドレスをストローブする。ベージモードのアクセス
間においてＣＡＳが高に保持されている時間間隔は列プ
リチャージ時間と呼ばれる。
ップに与えられる。次にＣＡＳ線が低にさせられ新たな
列アドレスをストローブする。ベージモードのアクセス
間においてＣＡＳが高に保持されている時間間隔は列プ
リチャージ時間と呼ばれる。
ベージモードはメモリのデータスループットを増大させ
るのに用いられて成功を収めているが、並列接続メモリ
からのスループットを更、に増大させる技術をもつこと
が望ましい。
るのに用いられて成功を収めているが、並列接続メモリ
からのスループットを更、に増大させる技術をもつこと
が望ましい。
従って１本発明の目的はメモリデータバスを多重化する
改良された方法を提供することである。
改良された方法を提供することである。
本発明のもう１つの目的は、並列接続メモリのスループ
ットを増大させる方法を提供することである。
ットを増大させる方法を提供することである。
本発明のもう１つの目的は、８又は１６ビツトバスシス
テムに対して同じメモリタイミングが使用できるように
するメモリのデータバスを多重化する方法を提供するこ
とである。
テムに対して同じメモリタイミングが使用できるように
するメモリのデータバスを多重化する方法を提供するこ
とである。
本ｉｂ明の更にもう１つの目的は、アクセス時間がよ如
速く価格がよシ安いメモリの使用を可能にするメモリ帯
域幅を増大させる方法を提供することである。
速く価格がよシ安いメモリの使用を可能にするメモリ帯
域幅を増大させる方法を提供することである。
本発明の更にもう１つの目的は、コンパニオン並列接続
メモリをアクセスするため１個のメモリーの列プリチャ
ージ時間を使用することである。
メモリをアクセスするため１個のメモリーの列プリチャ
ージ時間を使用することである。
本発明の更にもう１つの目的は、使用するメモリの帯域
幅を２倍にする必袂なしに、又は外部制御装置を付加す
る必要なしにメモリシステムからアクセスされるデータ
量を２倍にする方法を提供することである。
幅を２倍にする必袂なしに、又は外部制御装置を付加す
る必要なしにメモリシステムからアクセスされるデータ
量を２倍にする方法を提供することである。
発明の要約
本発明の上記の目的およびその他の目的および利点は並
列接続メモリをアクセスする方法によって達成される。
列接続メモリをアクセスする方法によって達成される。
並列接続メモリを有するメモリシステムにおいては、Ｃ
ＡＳを除く並列接続メモリのｉｌｏ ４ｇ号のすべては
メモリの各々に接続される。
ＡＳを除く並列接続メモリのｉｌｏ ４ｇ号のすべては
メモリの各々に接続される。
従って、第２メモリは第１メモリと同じ行アドレスおよ
び同じ列アドレスを得る。その差は第２メモリのＣＡＢ
は第１メモリデータが読取られるまで遅延するという点
で暮る。次に第２メモリＣＡＳ線が起動され、追加デー
タが第２メモリから検索される。第２メモリのデータが
検索された後に、第２ ＣＡＳ信号が高にされプリチャ
ージ時間の間保持される。同時に新らしいアドレスが第
１ ＣＡＳ信号によって第１メモリにストローブされ、
再び第１メモリからデータをアクセスする。
び同じ列アドレスを得る。その差は第２メモリのＣＡＢ
は第１メモリデータが読取られるまで遅延するという点
で暮る。次に第２メモリＣＡＳ線が起動され、追加デー
タが第２メモリから検索される。第２メモリのデータが
検索された後に、第２ ＣＡＳ信号が高にされプリチャ
ージ時間の間保持される。同時に新らしいアドレスが第
１ ＣＡＳ信号によって第１メモリにストローブされ、
再び第１メモリからデータをアクセスする。
多数のビテオ表示又はラスタ図形表示システムがある。
大部分のそのようなシステムは並列に接続されバンクに
配列されている複数のメモリを使用する。第１図は本発
明の応用を理解するのに有用な１つのそのようなビデオ
表示システムを示す。 ＲＡＭ １０はラスタメモリ制御装置（ＲＭＣ）１１の
Ａボートに延びている８ピツトデータバスに接続してい
る１〜４個のダイナミックＲＡＭのバンクを表わす。 ＲＡＭ １０はラスタメモリインタフェース（ＲＭＩ）
１２に接続されているＺバス１４上にそのアドレスを受
けとる。８Ｍ１１２もまたＲＡｔｌｏに行アドレススト
ローブ（ＲＡＳ ）信号、１込可能信号（ｒｚ）および
列アドレスストローブＣＣＡ、５）信号を与える。ＲＡ
Ｍ１０は並列接続されている複数のランダムアクセスメ
モリを表わすので、１本の１′込可能線および１本の行
アドレスストローブ線だけが備えられているが。 列アドレスストローブ線の数はＲ，４Ｍの数に等しい。 ８Ｍ１１２はまた線１５上の力２−サブキャリヤ信号を
ビデオインタフェース回路１５へ与える。 ビデオイン
ク７工−ス回路１３はまたＲＭＣ１３からの赤、緑およ
び青色信号とともに同期信号およびビデオイネーブル（
ＶＩＤＥＮ）信号を受信する。赤、緑および青色信号は
線２０によってＲｈＩＣ１１からビデオインタフェース
回路１３に結合される。 ビデオインタフェース回路１
５は線２７でビデオ出力信号を与える。ＲＭＣｌｌは線
２６によシライトベｙから入力信号を受信する。１イク
ロプロセツサ１６は８Ｍ１１２゜ＲＭＣ１１２ｗｆ＠理
回路１７オヨヒ固定メモリ（ＲＯＭ）２３ト相互接続し
ている。論理回路１７はまたＸパス１８によってリセッ
ト回路２１とＲＭＣｌｌに接続されている。テップ選択
テコード回路２２はＲＭＩ汀から信号を受信し、チップ
選択出力をＲＯＭ２５に与える。 ／ マイクロプロセッサ１６はＥクロックとして示されて・
いる基本ＭＰＵクロック信号を８Ｍ１１２から受信し、
また８Ｍ１１２からデータ応答（ａｃｋｎｏｗｌｅｄｇ
ｅ ）（ｎｒｔｃｘ）信号を受信する。ＭＰＵ１６とし
て図示されているマイクロプロセッサユニットはＱクロ
ックとしてデータ応答信号を用いる。ＭＰＵ１６は上位
データストローブ（ＵＤＳ）信号、アドレスストローブ
（Ａｓ）信号および下位データストローブ（ＬＤＳ）信
号をＲＭＩ １２に与える。ＭＰＵ１６はまたアドレス
信号を論理回路１７およびＲＯＭ２３に与える。論理回
路１７はアドレスイネーブル（ＡＤＥＮ）およびアドレ
ス選択（ＡＤＳＥＬ）信号を８Ｍ１１２から受信し、ア
ドレス信号を＋１ｌｊｌ！１８によシＲＭＩ ｉ ２お
よびＲＭＣｌｌ、に与える。 これらのアドレス信号はまたリセット回路２１へ行く。 リセット回路２１はＲＭＣ１１からリセットイネーブル
（ＲＥＮ）信号を受信する。ＲＡｆ１１２によって与え
られるアドレス選択信号−はまた線１９によってＲＭＣ
１１に接続される。８Ｍ１１２はまたいくつかのクロッ
クイｇ号とともにデータバスイネーブル（ＤＢＥＮ）信
号をＲＭＣｌｌに与える。Ｉ？ＭＣ１１は水平同期（Ｈ
５ＹＩＩＣ）信号をＲＭＩ １２に与え、 ＣＡＳスト
ローブ信号（ｃＡｓＴＥ）を受信する。ＣＡＳストロー
ブ信号はＣＡＳ信号の複合であシ、メモリサイクルの表
示部分の間にＣＡＳ信号の状態の各変化とともに状態を
変化させ１表示データをＲｊ４ｋＩ’１０からＲＭＣｌ
ｌにストローブするのに用いられる。ＲＭＣｌｌは割込
信号をＭＰＵ１６に与え、 ＭＰＵ１６から読取／書込
指令信号を受信する。読取／書込（Ｒ／）ｒ）信号はま
たＲＯＭ２３および８Ｍ１１２へ進む。データはＲＭＣ
ｌｌのＢポート線によシＲＯＭ２５およびＡｆＰＵへ転
送される。ＩＵＩ１１２は接地されているチップ選択（
ＣＳ）線を有し、システムの基本タイミングとして用い
られる水晶発振器入力を受けとる。゛ 好ましい実施例においては、第１図に示されているシス
テムは、モトローラ社が製造、販売しているＭ６ＢＯ９
Ｚマイクロプロセッサ１６を用いる。論理回路１７は好
ましい実施例では７４ＡＬＳ論理回路であシ、これもま
たモトローラ社によって製造。 販売されている。しかし上述したように、第１図は本発
明を利用できるシステムの種類の１つの実例として示し
であるにすぎない。本発明は２つのメモーリシステムか
らのデータを１本のバスに多重化するのに使用できる。 多重化されたデータはその結果として１つのメモリシス
テムからのバイトの２〜４倍の長さのバイトとすること
ができる。 バイトは一緒に処理された１群のデータビットであ見所
定数のビットを含む。ビット数は使用するマイクロプロ
セッサおよびバス幅によって変化する。 本発明は、少なくとも２つのＲＡＭが並列接続されてお
シ、その並列接続されているＲＡＭの各々がそれ自身の
個λの列アドレスストローブ（ＣＡＳ）信号を受信する
いかなるシステムにおいても有用である。ラスタ図形表
示システムのような一部のシステムでは、ＲＡＭをパン
クに編成し２次にパンクを並列接続してそのようなシス
テムに要求される必要な記憶容量を備えることが重要で
ある。そのような場合に株、パンクのメモリ数１テータ
バスによって運はれるビット数に対応する。１例をあげ
ると、８ビツトメモリバスはそれに接続された８つのＲ
ＡＭのバンクを有する。本発明を最大限に利用するため
に、８つのＲＡＭの第２バンクもまたデータバスに接続
される。データアクセス期間中に２行アドレスストロー
ブ（ＲＡＳ）信号が両方のバンクのすべてのメモリにつ
いて活動化される。次に列アドレスストローブ（ｃｉｓ
）信号が第１バンクについて活動化され、第１バンク
からのデータがデータバスに送られる。第１バンクに対
するＣＡＳ信号の非活動化の期間中に、第１バンクの列
線がプリチャージされ、同時に第２バンクに対するＣＡ
Ｓ信号が活動化され、第２バンクからのデータがデータ
バスに送られる。この方法によシデータバスは１６ビツ
ト幅の語を運ぶ。 もし第２バンクの列線がクリチャー
ジされつつある間にこの手続がくり返され、その後第１
バンクの列線がプリチャージされつつある間に第２バン
クからデータがアクセスされると、データバスは３２ビ
ツト幅の飴を運んでいるようにみえる。この同じ構成（
ｚｃＡｇｍ＋＋）は−モトローラ社のＭ６８０００マイ
クロプロセッサのような１６ ビットデータノ（スを有
するマイクロプロセッサニーニットとともに使用できる
。 本発明の動作方法は第２図に示しであるタイミング波形
によってグラフで図示されている。ＲＡＳというラベル
が付いている一番上の波形は行アドレスストローブ信号
である。ＣＡＳ Ｏというラベルが付いている２番目の
信号は第１メモリ又はメモリの第１バンクに対する列ア
ドレス′信号である。 ３番目の信号にはＣＪＳ １のラベルが付いておシ。 第２メモリ又はメモリの第２）（ツクに対する列アドレ
スストローブ信号である。その次の２つの波形にはそれ
ぞれＤＡＴＡ ＩおよびＤＡＴＡ ２のラベルが付いて
おシ、データバスがそれぞれの有効データを搬送しつつ
ある場合を示す。最後の波形はメモリに対するアドレス
を示す。メモリはＭＰＵおよび表示画面によシ共有され
る。従って、参照数字６０および３２によって示される
有効アドレスはＭＰＵ機能を指向している点に注目され
たい。参照数字３３ によって示される有効アドレスは
表示行アドルスでアシ、この時に正は低レベルになるこ
とによって活動状態になる。ＲＡＳは表示データがメモ
リからアクセスされつつある時間の間低にとどまってい
る。参照数字３４によって示される時間の間第１メモリ
又はメモリバンクに対する表示列アドレスは有効でお凱
この時にＬη０は低レベルになることによって活動状
態になる。次にＣＡＳＯは高レベルになるので第１メモ
リ又はメモリノ（ツクの列はプリチャージでき、同時に
祈１は低レベルになって第２メモリ又は第２メモリノ（
ツクに対する表示列アドレスの第１セツトをストローブ
する。ＣＡＳ １が高レベルになると一９７不０は低レ
ベルになシ、それによシ第１メモリ又はメモリバンクに
対する表示列アドレスの第２セツトをストロ７プする。 Ｃ’ＡＳＯが高になって列をプリチャージできるように
なると、ＣＡＳｌは低になシ第２メモリに刻するアドレ
スの第２セツトをストローブする。各列アドレスストロ
ーブ信号の終シにどのようにしてデータが有効になるか
という点に注意せよ。第１メモリ又はメモリの第１］く
ツクからのデータはＤＡＴＡｌとして示されておシ、一
方第２メモリ又はメモリの第２バンクからのデータはＤ
ＡＴＡ２として示されている。メモリデータバスを多重
化するこの方法は８ビツト又は１６ビツトバスシステム
に対し同じメモリタイ毫ングを可能にする。この方法は
またメモリ帯域幅を広くシ、よシ長いアクセス時間の使
用およびよシ安価なメキリの使用を可能にする。使用さ
れるランダムアクセスメモリは内部出力イネーブル信号
（ｏｕｔｐｕｔ １ｎａ−ｂｌａｚ）を有し、それによ
シ外部マルチプレクサ又は３状態バツフアの必要をなく
す。本発明はページモードアクセスを用いてメモリシス
テムからデータをうる速度を高めている。２パンクのメ
モリに対するアクセスが交互に行われるので、１本の８
ビツトバスが表示取出しくｄｉｚｐｌａｙ ｆｅｔｃｈ
）における１６ビツトに相当するものをアクセスでき、
又は１本の１６ビツトパスが６２ビツトをアクセスでき
る。この技術はデータのなおそれ以上のビットをアクセ
スするＧに拡散できることが理解されるであろう。メモ
リの一方のバンクの列プリチャージ時間を用いてメモリ
のもう一方のバンクからデータをアクセスすることによ
って、バス帯域幅を２倍にせずに、又は外部制御装置又
は多重化を用いずにアクセスされるデータ量が２倍にな
る。 上述の説明から本発明の方法は８ビツト、１６ピツト又
はそれ以上のビットのデータバスを作るように配置され
た任意の数のメモリにも範囲を拡大しうろことが判るは
ずであるラスク図形表示システムにおいては、このメモ
リアクセス概念を用いた８ビツトデータバスは、ベージ
モードおよび１２０ナノ秒アクセス時間ＲＡＭを用いて
２４ ビットのデータをうるのにかかるのと同じ時間量
で１５０ナノ秒アクセス時間ＲＡＭを用いて３２ ビッ
トの図形データを牟じさせる。 本発明をダイナミックＲＡＭに関連して説明したが、こ
の原理は必要な制御信号を有するいかなる形のメモリに
も適用することが判るであろう。本発明は１時に２つ以
上のビットを出力するメモリバンク又はメモリとともに
用いた場合に最大利点を提供する。本発明はまた１時に
１ビツトだけを出力するメモリとともに使用することも
できる。 第１図は１本発明を実施するのに適したシステムをブロ
ック図で示す。 第２図は２本発明を理解するのに有用ないくつかの信号
を示すタイミング図である。 第１図において。 １０は ＲＡＭ（ランダムアクセスメモリ）１１は ラ
スクメモリ制御装置（ｐｐｒｔｃ ）１２ハ ラスタメ
モリインタフェース １３ハ ビテオインタフェース回路 １６はマイクロプロセッサ（ＭＰＵ） １７は論理回路 ２２はデコーダ ２３はＲＯＭ 特許出願人モトローラ・インコーボレーテツド代理人
弁理士玉蟲久五部
配列されている複数のメモリを使用する。第１図は本発
明の応用を理解するのに有用な１つのそのようなビデオ
表示システムを示す。 ＲＡＭ １０はラスタメモリ制御装置（ＲＭＣ）１１の
Ａボートに延びている８ピツトデータバスに接続してい
る１〜４個のダイナミックＲＡＭのバンクを表わす。 ＲＡＭ １０はラスタメモリインタフェース（ＲＭＩ）
１２に接続されているＺバス１４上にそのアドレスを受
けとる。８Ｍ１１２もまたＲＡｔｌｏに行アドレススト
ローブ（ＲＡＳ ）信号、１込可能信号（ｒｚ）および
列アドレスストローブＣＣＡ、５）信号を与える。ＲＡ
Ｍ１０は並列接続されている複数のランダムアクセスメ
モリを表わすので、１本の１′込可能線および１本の行
アドレスストローブ線だけが備えられているが。 列アドレスストローブ線の数はＲ，４Ｍの数に等しい。 ８Ｍ１１２はまた線１５上の力２−サブキャリヤ信号を
ビデオインタフェース回路１５へ与える。 ビデオイン
ク７工−ス回路１３はまたＲＭＣ１３からの赤、緑およ
び青色信号とともに同期信号およびビデオイネーブル（
ＶＩＤＥＮ）信号を受信する。赤、緑および青色信号は
線２０によってＲｈＩＣ１１からビデオインタフェース
回路１３に結合される。 ビデオインタフェース回路１
５は線２７でビデオ出力信号を与える。ＲＭＣｌｌは線
２６によシライトベｙから入力信号を受信する。１イク
ロプロセツサ１６は８Ｍ１１２゜ＲＭＣ１１２ｗｆ＠理
回路１７オヨヒ固定メモリ（ＲＯＭ）２３ト相互接続し
ている。論理回路１７はまたＸパス１８によってリセッ
ト回路２１とＲＭＣｌｌに接続されている。テップ選択
テコード回路２２はＲＭＩ汀から信号を受信し、チップ
選択出力をＲＯＭ２５に与える。 ／ マイクロプロセッサ１６はＥクロックとして示されて・
いる基本ＭＰＵクロック信号を８Ｍ１１２から受信し、
また８Ｍ１１２からデータ応答（ａｃｋｎｏｗｌｅｄｇ
ｅ ）（ｎｒｔｃｘ）信号を受信する。ＭＰＵ１６とし
て図示されているマイクロプロセッサユニットはＱクロ
ックとしてデータ応答信号を用いる。ＭＰＵ１６は上位
データストローブ（ＵＤＳ）信号、アドレスストローブ
（Ａｓ）信号および下位データストローブ（ＬＤＳ）信
号をＲＭＩ １２に与える。ＭＰＵ１６はまたアドレス
信号を論理回路１７およびＲＯＭ２３に与える。論理回
路１７はアドレスイネーブル（ＡＤＥＮ）およびアドレ
ス選択（ＡＤＳＥＬ）信号を８Ｍ１１２から受信し、ア
ドレス信号を＋１ｌｊｌ！１８によシＲＭＩ ｉ ２お
よびＲＭＣｌｌ、に与える。 これらのアドレス信号はまたリセット回路２１へ行く。 リセット回路２１はＲＭＣ１１からリセットイネーブル
（ＲＥＮ）信号を受信する。ＲＡｆ１１２によって与え
られるアドレス選択信号−はまた線１９によってＲＭＣ
１１に接続される。８Ｍ１１２はまたいくつかのクロッ
クイｇ号とともにデータバスイネーブル（ＤＢＥＮ）信
号をＲＭＣｌｌに与える。Ｉ？ＭＣ１１は水平同期（Ｈ
５ＹＩＩＣ）信号をＲＭＩ １２に与え、 ＣＡＳスト
ローブ信号（ｃＡｓＴＥ）を受信する。ＣＡＳストロー
ブ信号はＣＡＳ信号の複合であシ、メモリサイクルの表
示部分の間にＣＡＳ信号の状態の各変化とともに状態を
変化させ１表示データをＲｊ４ｋＩ’１０からＲＭＣｌ
ｌにストローブするのに用いられる。ＲＭＣｌｌは割込
信号をＭＰＵ１６に与え、 ＭＰＵ１６から読取／書込
指令信号を受信する。読取／書込（Ｒ／）ｒ）信号はま
たＲＯＭ２３および８Ｍ１１２へ進む。データはＲＭＣ
ｌｌのＢポート線によシＲＯＭ２５およびＡｆＰＵへ転
送される。ＩＵＩ１１２は接地されているチップ選択（
ＣＳ）線を有し、システムの基本タイミングとして用い
られる水晶発振器入力を受けとる。゛ 好ましい実施例においては、第１図に示されているシス
テムは、モトローラ社が製造、販売しているＭ６ＢＯ９
Ｚマイクロプロセッサ１６を用いる。論理回路１７は好
ましい実施例では７４ＡＬＳ論理回路であシ、これもま
たモトローラ社によって製造。 販売されている。しかし上述したように、第１図は本発
明を利用できるシステムの種類の１つの実例として示し
であるにすぎない。本発明は２つのメモーリシステムか
らのデータを１本のバスに多重化するのに使用できる。 多重化されたデータはその結果として１つのメモリシス
テムからのバイトの２〜４倍の長さのバイトとすること
ができる。 バイトは一緒に処理された１群のデータビットであ見所
定数のビットを含む。ビット数は使用するマイクロプロ
セッサおよびバス幅によって変化する。 本発明は、少なくとも２つのＲＡＭが並列接続されてお
シ、その並列接続されているＲＡＭの各々がそれ自身の
個λの列アドレスストローブ（ＣＡＳ）信号を受信する
いかなるシステムにおいても有用である。ラスタ図形表
示システムのような一部のシステムでは、ＲＡＭをパン
クに編成し２次にパンクを並列接続してそのようなシス
テムに要求される必要な記憶容量を備えることが重要で
ある。そのような場合に株、パンクのメモリ数１テータ
バスによって運はれるビット数に対応する。１例をあげ
ると、８ビツトメモリバスはそれに接続された８つのＲ
ＡＭのバンクを有する。本発明を最大限に利用するため
に、８つのＲＡＭの第２バンクもまたデータバスに接続
される。データアクセス期間中に２行アドレスストロー
ブ（ＲＡＳ）信号が両方のバンクのすべてのメモリにつ
いて活動化される。次に列アドレスストローブ（ｃｉｓ
）信号が第１バンクについて活動化され、第１バンク
からのデータがデータバスに送られる。第１バンクに対
するＣＡＳ信号の非活動化の期間中に、第１バンクの列
線がプリチャージされ、同時に第２バンクに対するＣＡ
Ｓ信号が活動化され、第２バンクからのデータがデータ
バスに送られる。この方法によシデータバスは１６ビツ
ト幅の語を運ぶ。 もし第２バンクの列線がクリチャー
ジされつつある間にこの手続がくり返され、その後第１
バンクの列線がプリチャージされつつある間に第２バン
クからデータがアクセスされると、データバスは３２ビ
ツト幅の飴を運んでいるようにみえる。この同じ構成（
ｚｃＡｇｍ＋＋）は−モトローラ社のＭ６８０００マイ
クロプロセッサのような１６ ビットデータノ（スを有
するマイクロプロセッサニーニットとともに使用できる
。 本発明の動作方法は第２図に示しであるタイミング波形
によってグラフで図示されている。ＲＡＳというラベル
が付いている一番上の波形は行アドレスストローブ信号
である。ＣＡＳ Ｏというラベルが付いている２番目の
信号は第１メモリ又はメモリの第１バンクに対する列ア
ドレス′信号である。 ３番目の信号にはＣＪＳ １のラベルが付いておシ。 第２メモリ又はメモリの第２）（ツクに対する列アドレ
スストローブ信号である。その次の２つの波形にはそれ
ぞれＤＡＴＡ ＩおよびＤＡＴＡ ２のラベルが付いて
おシ、データバスがそれぞれの有効データを搬送しつつ
ある場合を示す。最後の波形はメモリに対するアドレス
を示す。メモリはＭＰＵおよび表示画面によシ共有され
る。従って、参照数字６０および３２によって示される
有効アドレスはＭＰＵ機能を指向している点に注目され
たい。参照数字３３ によって示される有効アドレスは
表示行アドルスでアシ、この時に正は低レベルになるこ
とによって活動状態になる。ＲＡＳは表示データがメモ
リからアクセスされつつある時間の間低にとどまってい
る。参照数字３４によって示される時間の間第１メモリ
又はメモリバンクに対する表示列アドレスは有効でお凱
この時にＬη０は低レベルになることによって活動状
態になる。次にＣＡＳＯは高レベルになるので第１メモ
リ又はメモリノ（ツクの列はプリチャージでき、同時に
祈１は低レベルになって第２メモリ又は第２メモリノ（
ツクに対する表示列アドレスの第１セツトをストローブ
する。ＣＡＳ １が高レベルになると一９７不０は低レ
ベルになシ、それによシ第１メモリ又はメモリバンクに
対する表示列アドレスの第２セツトをストロ７プする。 Ｃ’ＡＳＯが高になって列をプリチャージできるように
なると、ＣＡＳｌは低になシ第２メモリに刻するアドレ
スの第２セツトをストローブする。各列アドレスストロ
ーブ信号の終シにどのようにしてデータが有効になるか
という点に注意せよ。第１メモリ又はメモリの第１］く
ツクからのデータはＤＡＴＡｌとして示されておシ、一
方第２メモリ又はメモリの第２バンクからのデータはＤ
ＡＴＡ２として示されている。メモリデータバスを多重
化するこの方法は８ビツト又は１６ビツトバスシステム
に対し同じメモリタイ毫ングを可能にする。この方法は
またメモリ帯域幅を広くシ、よシ長いアクセス時間の使
用およびよシ安価なメキリの使用を可能にする。使用さ
れるランダムアクセスメモリは内部出力イネーブル信号
（ｏｕｔｐｕｔ １ｎａ−ｂｌａｚ）を有し、それによ
シ外部マルチプレクサ又は３状態バツフアの必要をなく
す。本発明はページモードアクセスを用いてメモリシス
テムからデータをうる速度を高めている。２パンクのメ
モリに対するアクセスが交互に行われるので、１本の８
ビツトバスが表示取出しくｄｉｚｐｌａｙ ｆｅｔｃｈ
）における１６ビツトに相当するものをアクセスでき、
又は１本の１６ビツトパスが６２ビツトをアクセスでき
る。この技術はデータのなおそれ以上のビットをアクセ
スするＧに拡散できることが理解されるであろう。メモ
リの一方のバンクの列プリチャージ時間を用いてメモリ
のもう一方のバンクからデータをアクセスすることによ
って、バス帯域幅を２倍にせずに、又は外部制御装置又
は多重化を用いずにアクセスされるデータ量が２倍にな
る。 上述の説明から本発明の方法は８ビツト、１６ピツト又
はそれ以上のビットのデータバスを作るように配置され
た任意の数のメモリにも範囲を拡大しうろことが判るは
ずであるラスク図形表示システムにおいては、このメモ
リアクセス概念を用いた８ビツトデータバスは、ベージ
モードおよび１２０ナノ秒アクセス時間ＲＡＭを用いて
２４ ビットのデータをうるのにかかるのと同じ時間量
で１５０ナノ秒アクセス時間ＲＡＭを用いて３２ ビッ
トの図形データを牟じさせる。 本発明をダイナミックＲＡＭに関連して説明したが、こ
の原理は必要な制御信号を有するいかなる形のメモリに
も適用することが判るであろう。本発明は１時に２つ以
上のビットを出力するメモリバンク又はメモリとともに
用いた場合に最大利点を提供する。本発明はまた１時に
１ビツトだけを出力するメモリとともに使用することも
できる。 第１図は１本発明を実施するのに適したシステムをブロ
ック図で示す。 第２図は２本発明を理解するのに有用ないくつかの信号
を示すタイミング図である。 第１図において。 １０は ＲＡＭ（ランダムアクセスメモリ）１１は ラ
スクメモリ制御装置（ｐｐｒｔｃ ）１２ハ ラスタメ
モリインタフェース １３ハ ビテオインタフェース回路 １６はマイクロプロセッサ（ＭＰＵ） １７は論理回路 ２２はデコーダ ２３はＲＯＭ 特許出願人モトローラ・インコーボレーテツド代理人
弁理士玉蟲久五部
Claims (1)
- 【特許請求の範囲】 １、並列に接続され、１つの共通の行アドレスストロー
ブおよび別個の列アドレスストローブを有する２つのメ
モリに対しメモリ帯域幅を増大する方法にして。 ２つのメモリのうちの第１メモリに対する列アドレスス
トローブを活動化させる段階。 第１メモリに対する列アドレスストローブの活動化が終
了したら２つのメモリのうちの第２メモリに対する列ア
ドレスストローブを活動化させる段階。 第２メモリに対する列アドレスストローブの活動化の期
間中に第１メモリをプリチャージする段階。 第２メモリの列アドレスストローブの活動化が終了した
ら第１メモリに対する列アドレスストローブを再び活動
化させる段階。 第１メモリに対する列アドレスストローブの再活動化の
期間中にｔＪＪＪ２メモリをプリチャージする段階。 第１メモリに対する列アドレスストローブの再活動化が
終了したら第２メモリの列アドレスストローブを再び活
動化させる段階。 を具備することを特徴とするメモリデータバスの多重化
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US55181383A | 1983-11-15 | 1983-11-15 | |
| US551813 | 1983-11-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60108953A true JPS60108953A (ja) | 1985-06-14 |
Family
ID=24202784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216024A Pending JPS60108953A (ja) | 1983-11-15 | 1984-10-15 | メモリデータバスの多重化方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0145320A2 (ja) |
| JP (1) | JPS60108953A (ja) |
| KR (1) | KR850003593A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2599527A1 (fr) * | 1986-05-27 | 1987-12-04 | Cit Alcatel | Ensemble de memoires dynamiques et dispositif de commande d'un tel ensemble |
| JP2547436B2 (ja) * | 1988-04-11 | 1996-10-23 | 富士通株式会社 | Ｐｌａ制御方式 |
| US5034917A (en) * | 1988-05-26 | 1991-07-23 | Bland Patrick M | Computer system including a page mode memory with decreased access time and method of operation thereof |
| JPH0261893A (ja) * | 1988-08-25 | 1990-03-01 | Toshiba Corp | ダイナミック型半導体メモリ |
| JPH03122752A (ja) * | 1989-10-05 | 1991-05-24 | Toshiba Corp | パーソナルコンピュータ |
| GB2269690A (en) * | 1992-08-13 | 1994-02-16 | Andor Int Ltd | Accessing data from first and second DRAMs |
| US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
| KR100230230B1 (ko) * | 1993-12-24 | 1999-11-15 | 윤종용 | 메모리 어드레싱 방법 및 장치 |
| US5598374A (en) * | 1995-07-14 | 1997-01-28 | Cirrus Logic, Inc. | Pipeland address memories, and systems and methods using the same |
-
1984
- 1984-10-15 JP JP59216024A patent/JPS60108953A/ja active Pending
- 1984-11-14 EP EP84307890A patent/EP0145320A2/en not_active Withdrawn
- 1984-11-14 KR KR1019840007126A patent/KR850003593A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0145320A2 (en) | 1985-06-19 |
| KR850003593A (ko) | 1985-06-20 |
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